JPH087935B2 - データ伸張回路 - Google Patents
データ伸張回路Info
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- JPH087935B2 JPH087935B2 JP2169031A JP16903190A JPH087935B2 JP H087935 B2 JPH087935 B2 JP H087935B2 JP 2169031 A JP2169031 A JP 2169031A JP 16903190 A JP16903190 A JP 16903190A JP H087935 B2 JPH087935 B2 JP H087935B2
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- Japan
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- bit
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ディジタルオーディオテープレコーダ（DA
T）等の記録再生装置に適用されるもので、再生データ
が非圧縮データであるモードと圧縮データであるモード
とを有する場合に、両モードに対応してデータを出力で
きるデータ伸張回路に関するものである。
T）等の記録再生装置に適用されるもので、再生データ
が非圧縮データであるモードと圧縮データであるモード
とを有する場合に、両モードに対応してデータを出力で
きるデータ伸張回路に関するものである。
従来の技術 記録再生装置において、情報の記録密度を高める方法
の一つとして情報を圧縮して記録する方法が採用されて
いる。
の一つとして情報を圧縮して記録する方法が採用されて
いる。
たとえばDATの場合、16ビットのPCMデータをそのまま
信号処理して記録するノーマルモードに対して、16ビッ
トのPCMデータを12ビットに圧縮したのち信号処理して
記録するLP（Long Play:ロングプレイ）モードがある。
信号処理して記録するノーマルモードに対して、16ビッ
トのPCMデータを12ビットに圧縮したのち信号処理して
記録するLP（Long Play:ロングプレイ）モードがある。
ここでLPモードにおけるデータの圧縮について説明す
る。第５図は、LPモードにおける12ビット圧縮データと
16ビット非圧縮データとの間の圧縮／伸張の変換則を示
す概略図である。第５図に示すように、16ビットのPCM
データの最上位ビット（第15ビット）を符号ビットとし
て圧縮データの最上位ビット（第11ビット）に割り当て
て、符号ビットと同じ値が連続するビット数に応じて
“000"から“111"までの８通りを第10ビット〜第８ビッ
トに割り当てる。そして符号ビットと異なる値になった
ビットにつづく８ビット（“ABCDEFHG"）を第７ビット
〜第０ビットに割り当てる。ただし、符号ビットと同じ
値が８個以上連続した場合には下位８ビットを第７ビッ
ト〜第０ビットに割り当てる。以上のようにして12ビッ
トの圧縮データに変換する。
る。第５図は、LPモードにおける12ビット圧縮データと
16ビット非圧縮データとの間の圧縮／伸張の変換則を示
す概略図である。第５図に示すように、16ビットのPCM
データの最上位ビット（第15ビット）を符号ビットとし
て圧縮データの最上位ビット（第11ビット）に割り当て
て、符号ビットと同じ値が連続するビット数に応じて
“000"から“111"までの８通りを第10ビット〜第８ビッ
トに割り当てる。そして符号ビットと異なる値になった
ビットにつづく８ビット（“ABCDEFHG"）を第７ビット
〜第０ビットに割り当てる。ただし、符号ビットと同じ
値が８個以上連続した場合には下位８ビットを第７ビッ
ト〜第０ビットに割り当てる。以上のようにして12ビッ
トの圧縮データに変換する。
12ビットの圧縮データは、第６図に示すように対を成
すＬチャンネルとＲチャンネルのワードデータごとにそ
れぞれの上位８ビットデータ（Liu,Riu）とそれぞれの
下位４ビットを合成した８ビットデータ（LRil）のあわ
せて３バイトのシンボルデータとして信号処理される。
一方、ノーマルモードのときにはＬチャンネルとＲチャ
ンネルのワードデータごとにそれぞれの上位８ビットデ
ータ（Liu,Riu）と下位８ビットデータ（Lil,Ril）のあ
わせて４バイトのシンボルデータとして信号処理され
る。
すＬチャンネルとＲチャンネルのワードデータごとにそ
れぞれの上位８ビットデータ（Liu,Riu）とそれぞれの
下位４ビットを合成した８ビットデータ（LRil）のあわ
せて３バイトのシンボルデータとして信号処理される。
一方、ノーマルモードのときにはＬチャンネルとＲチャ
ンネルのワードデータごとにそれぞれの上位８ビットデ
ータ（Liu,Riu）と下位８ビットデータ（Lil,Ril）のあ
わせて４バイトのシンボルデータとして信号処理され
る。
以上のような処理をして記録されたデータについて、
従来のDATでは再生時にメモリから読み出したデータを
シリアルで出力するために第４図に示すように構成して
いた。第４図を用いて従来の構成における動作を説明す
る。
従来のDATでは再生時にメモリから読み出したデータを
シリアルで出力するために第４図に示すように構成して
いた。第４図を用いて従来の構成における動作を説明す
る。
ノーマルモードのとき、メモリ401から読み出した再
生データはラッチ402,403で保持された後、セレクタ407
を介して16ビットのシフトレジスタ408によってパラレ
ル／シリアル変換して（補間処理部）DA変換部へ出力さ
れる。
生データはラッチ402,403で保持された後、セレクタ407
を介して16ビットのシフトレジスタ408によってパラレ
ル／シリアル変換して（補間処理部）DA変換部へ出力さ
れる。
LPモードのとき、メモリ401から読み出した再生デー
タはラッチ402,403で保持された後、符号ビットである
最上位ビット（D15）とその反転ビット（▲
▼）：ただし、上位４ビットが“0000"または“1111"の
ときは反転しない）、および第11〜第８ビットD11〜D
8、セレクタ405によって選択されたD7〜D4またはD3〜D0
を16ビットのシフトレジスタ406の上位に順にロードす
る。また、シフトレジスタ406の下位６ビットには“0"
をロードする。ロードしたデータは、シフト制御部404
により第５図のデータ伸張則に従って下位ビットの方向
にシフトされる。このとき最上位ビットをシフトレジス
タ406のシリアル入力SIに入力することにより符号ビッ
トが連続してシフトされる。以上のように伸張して得た
16ビットデータは、ノーマルモードのときと同様にセレ
クタ407を介してシフトレジスタ408にロードしてシリア
ル出力される。セレクタ407は、再生モード情報MODEに
応じてノーマルモードの16ビットデータかLPモードの16
ビット伸張データかのいずれかを選択する。
タはラッチ402,403で保持された後、符号ビットである
最上位ビット（D15）とその反転ビット（▲
▼）：ただし、上位４ビットが“0000"または“1111"の
ときは反転しない）、および第11〜第８ビットD11〜D
8、セレクタ405によって選択されたD7〜D4またはD3〜D0
を16ビットのシフトレジスタ406の上位に順にロードす
る。また、シフトレジスタ406の下位６ビットには“0"
をロードする。ロードしたデータは、シフト制御部404
により第５図のデータ伸張則に従って下位ビットの方向
にシフトされる。このとき最上位ビットをシフトレジス
タ406のシリアル入力SIに入力することにより符号ビッ
トが連続してシフトされる。以上のように伸張して得た
16ビットデータは、ノーマルモードのときと同様にセレ
クタ407を介してシフトレジスタ408にロードしてシリア
ル出力される。セレクタ407は、再生モード情報MODEに
応じてノーマルモードの16ビットデータかLPモードの16
ビット伸張データかのいずれかを選択する。
発明が解決しようとする課題 しかしながら上記従来の構成では、LPモードの12ビッ
トデータを伸張するための専用のシフトレジスタとその
制御手段が必要であり、データ伸張回路を含めた信号処
理回路の小型化と低価格化が十分に実現できない、とい
う問題を有していた。
トデータを伸張するための専用のシフトレジスタとその
制御手段が必要であり、データ伸張回路を含めた信号処
理回路の小型化と低価格化が十分に実現できない、とい
う問題を有していた。
本発明は上記従来の問題点を解決するもので、再生デ
ータをパラレル／シリアル変換するシフトレジスタとLP
モードの12ビットデータを16ビットデータに伸張するた
めのシフトレジスタとを兼用することによって全体の回
路規模を小さくすることのできるデータ伸張回路を提供
することを目的とする。
ータをパラレル／シリアル変換するシフトレジスタとLP
モードの12ビットデータを16ビットデータに伸張するた
めのシフトレジスタとを兼用することによって全体の回
路規模を小さくすることのできるデータ伸張回路を提供
することを目的とする。
課題を解決するための手段 この目的を達成するために本発明のデータ伸張回路
は、圧縮されたデータまたは非圧縮のデータを保持する
ラッチ手段と、データの出力モードに応じて入力データ
の所定ビットを選択して出力するセレクタ手段と、セレ
クタ手段の出力をパラレル／シリアル変換し、かつ、シ
リアル出力の際に最後尾のビットをレジスタ内に保持す
るシフトレジスタ手段と、シフトレジスタにパラレルデ
ータをロードするロードタイミング信号を生成し、か
つ、その信号のタイミングを圧縮または非圧縮のデータ
に応じて変化させるタイミング生成手段とを有してい
る。
は、圧縮されたデータまたは非圧縮のデータを保持する
ラッチ手段と、データの出力モードに応じて入力データ
の所定ビットを選択して出力するセレクタ手段と、セレ
クタ手段の出力をパラレル／シリアル変換し、かつ、シ
リアル出力の際に最後尾のビットをレジスタ内に保持す
るシフトレジスタ手段と、シフトレジスタにパラレルデ
ータをロードするロードタイミング信号を生成し、か
つ、その信号のタイミングを圧縮または非圧縮のデータ
に応じて変化させるタイミング生成手段とを有してい
る。
作用 本発明は上記した構成により、圧縮データを再生する
ときには非圧縮データの再生時に比べて圧縮データに応
じた所定の時間だけ早めにシフトレジスタにパラレルデ
ータをロードする。さらに、ロードしたデータを下位ビ
ットの方向にシフトしながら、最後尾のビット（最上位
ビット）をシフトレジスタ内に保持することにより圧縮
データの伸張とデータのシリアル出力を同一のシフトレ
ジスタで連続して行う。
ときには非圧縮データの再生時に比べて圧縮データに応
じた所定の時間だけ早めにシフトレジスタにパラレルデ
ータをロードする。さらに、ロードしたデータを下位ビ
ットの方向にシフトしながら、最後尾のビット（最上位
ビット）をシフトレジスタ内に保持することにより圧縮
データの伸張とデータのシリアル出力を同一のシフトレ
ジスタで連続して行う。
実施例 以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例によるデータ伸張回路の構
成を示すブロック図、第２図はLPモード時の第１図の回
路を動作させる制御信号のタイミングチャート図、第３
図は第１図におけるタイミング生成回路の詳細図であ
る。
成を示すブロック図、第２図はLPモード時の第１図の回
路を動作させる制御信号のタイミングチャート図、第３
図は第１図におけるタイミング生成回路の詳細図であ
る。
第１図において、101はメモリ、102,103はラッチ、10
4は４入力ANDゲート、105は４入力NORゲート（負論理表
示）、106はORゲート、107はEXNORゲート、108〜112は
セレクタ、113はロード信号のタイミング生成回路、114
は16ビットのシフトレジスタである。
4は４入力ANDゲート、105は４入力NORゲート（負論理表
示）、106はORゲート、107はEXNORゲート、108〜112は
セレクタ、113はロード信号のタイミング生成回路、114
は16ビットのシフトレジスタである。
次に、第１図の動作を説明する。
ノーマルモードのとき、ラッチ102には、メモリ101か
ら読み出したＬ・Ｒ各チャンネルの上位８ビットからな
るシンボルデータLiu,Riuが順にラッチ信号Guにより保
持される。ラッチ103には、同様に下位８ビットからな
るシンボルデータLil,Rilが順にラッチ信号G1により保
持される。これらのデータはセレクタ109〜112において
セレクタ信号MODE（ノーマルモードのとき、論理“1"）
により入力Ａが選択されて、シフトレジスタ114のパラ
レルロードデータとなる。シフトレジスタ114における
パラレルデータのロードタイミング信号PLDは、タイミ
ング生成回路113によって制御される。タイミング生成
回路113は、第３図に示すような回路からなる。第３図
において、301〜303はEXORゲート、304〜306はORゲー
ト、307は４ビットのバイナリカウンタ、308〜310はEXO
Rゲート、311はインバータ、312は４入力NORゲート、31
3はANDゲートである。ノーマルモードのとき、入力信号
MODEは論理“1"なのでORゲート304〜306の出力は、入力
D15〜D12にかかわらず全て論理“1"となる。バイナリカ
ウンタ307は、所定のタイミングでリセット信号CLRによ
りリセットされ、クロックSCKによりカウントアップす
る。バイナリカウンタ307の出力QDが論理“1"、かつ、
出力QA〜QCがそれぞれORゲート304〜306の出力と一致し
たとき４入力NORゲート312の出力が論理“1"となり、ロ
ードタイミング信号PLDが出力される。ここで、ANDゲー
ト313の入力LDENはロードタイミング信号PLDの出力を制
御するイネーブル信号である。
ら読み出したＬ・Ｒ各チャンネルの上位８ビットからな
るシンボルデータLiu,Riuが順にラッチ信号Guにより保
持される。ラッチ103には、同様に下位８ビットからな
るシンボルデータLil,Rilが順にラッチ信号G1により保
持される。これらのデータはセレクタ109〜112において
セレクタ信号MODE（ノーマルモードのとき、論理“1"）
により入力Ａが選択されて、シフトレジスタ114のパラ
レルロードデータとなる。シフトレジスタ114における
パラレルデータのロードタイミング信号PLDは、タイミ
ング生成回路113によって制御される。タイミング生成
回路113は、第３図に示すような回路からなる。第３図
において、301〜303はEXORゲート、304〜306はORゲー
ト、307は４ビットのバイナリカウンタ、308〜310はEXO
Rゲート、311はインバータ、312は４入力NORゲート、31
3はANDゲートである。ノーマルモードのとき、入力信号
MODEは論理“1"なのでORゲート304〜306の出力は、入力
D15〜D12にかかわらず全て論理“1"となる。バイナリカ
ウンタ307は、所定のタイミングでリセット信号CLRによ
りリセットされ、クロックSCKによりカウントアップす
る。バイナリカウンタ307の出力QDが論理“1"、かつ、
出力QA〜QCがそれぞれORゲート304〜306の出力と一致し
たとき４入力NORゲート312の出力が論理“1"となり、ロ
ードタイミング信号PLDが出力される。ここで、ANDゲー
ト313の入力LDENはロードタイミング信号PLDの出力を制
御するイネーブル信号である。
次に、LPモードのときの第１図の動作を説明する。
LPモードのとき、ラッチ102には、メモリ101から読み
出したＬ・Ｒ各チャンネルの上位８ビットからなるシン
ボルデータが順にラッチ信号GUにより保持される。ラッ
チ103には、第６図に示すようなＬ・Ｒ両チャンネルの
下位４ビットを合成したシンボルデータLRilがラッチ信
号GIにより保持される。従って第２図に示すように、ラ
ッチ信号GUがチャンネル識別信号LPLRの論理が“0"と
“1"の両方のときに生成されるのに対して、ラッチ信号
GIは識別信号LPLRの論理が“0"のときのみに生成され
る。
出したＬ・Ｒ各チャンネルの上位８ビットからなるシン
ボルデータが順にラッチ信号GUにより保持される。ラッ
チ103には、第６図に示すようなＬ・Ｒ両チャンネルの
下位４ビットを合成したシンボルデータLRilがラッチ信
号GIにより保持される。従って第２図に示すように、ラ
ッチ信号GUがチャンネル識別信号LPLRの論理が“0"と
“1"の両方のときに生成されるのに対して、ラッチ信号
GIは識別信号LPLRの論理が“0"のときのみに生成され
る。
ラッチ102,103に保持されたデータは、セレクタ109〜
112においてセレクタ信号MODE（LPモードのとき、論理
“０“）により入力Ｂが選択されて、シフトレジスタ11
4のパラレルロードデータとなる。ここでセレクタ112の
入力Ｂには、第５図における16ビット伸張データの下位
ビット“＊＊…＊”として“011…1"を入力する。
112においてセレクタ信号MODE（LPモードのとき、論理
“０“）により入力Ｂが選択されて、シフトレジスタ11
4のパラレルロードデータとなる。ここでセレクタ112の
入力Ｂには、第５図における16ビット伸張データの下位
ビット“＊＊…＊”として“011…1"を入力する。
シフトレジスタ114におけるパラレルデータのロード
タイミング信号PLDは、タイミング生成回路113によって
制御される。すなわち、第３図においてバイナリカウン
タ307の出力QDが論理“1"で、出力QA〜QCが入力12〜D15
とMODE（LPモードのとき、論理“0"）によって決まるOR
ゲート304〜306の出力と一致したときにロードタイミン
グ信号PLDが出力される。たとえば、メモリ101から読み
出した12ビット圧縮データが上位から順に“0101ABCEDF
GH"のときについて、第３図を用いてロードタイミング
信号PLDの生成を説明する。ここで“ABCDEFGH"は、任意
のバイナリデータ（“00000000"〜“11111111"）であ
る。
タイミング信号PLDは、タイミング生成回路113によって
制御される。すなわち、第３図においてバイナリカウン
タ307の出力QDが論理“1"で、出力QA〜QCが入力12〜D15
とMODE（LPモードのとき、論理“0"）によって決まるOR
ゲート304〜306の出力と一致したときにロードタイミン
グ信号PLDが出力される。たとえば、メモリ101から読み
出した12ビット圧縮データが上位から順に“0101ABCEDF
GH"のときについて、第３図を用いてロードタイミング
信号PLDの生成を説明する。ここで“ABCDEFGH"は、任意
のバイナリデータ（“00000000"〜“11111111"）であ
る。
このとき、第３図におけるORゲート304〜306の出力は
“101"となる。バイナリカウンタ307は、ノーマルモー
ドのときと同様に所定のタイミングでリセット信号CLR
により初期化されたあと、クロックSCKによりカウント
アップする。そして、バイナリカウンタ307の出力QDが
論理“1"、かつ、出力QA〜QCがそれぞれORゲート304〜3
06の出力“101"と一致したとき４入力NORゲート312の出
力が論理“1"となり、ロードタイミング信号PLDが出力
される。この出力タイミングは16ビットのノーマルモー
ドのときに比べると、12ビットに圧縮した分だけ必要な
最下位ビットD15（符号ビット）の予備シフトのビット
数だけ早い。即ち、上記ORゲート304〜306の出力が“10
1"のときには、出力データが次のステップで処理される
タイミング以前に２ビットだけ下位方向にデータがシフ
トされて、上位２ビットに符号ビットが当てられる。こ
れによって、データの伸張処理とシリアル出力を同一の
シフトレジスタで連続して行うことができる。
“101"となる。バイナリカウンタ307は、ノーマルモー
ドのときと同様に所定のタイミングでリセット信号CLR
により初期化されたあと、クロックSCKによりカウント
アップする。そして、バイナリカウンタ307の出力QDが
論理“1"、かつ、出力QA〜QCがそれぞれORゲート304〜3
06の出力“101"と一致したとき４入力NORゲート312の出
力が論理“1"となり、ロードタイミング信号PLDが出力
される。この出力タイミングは16ビットのノーマルモー
ドのときに比べると、12ビットに圧縮した分だけ必要な
最下位ビットD15（符号ビット）の予備シフトのビット
数だけ早い。即ち、上記ORゲート304〜306の出力が“10
1"のときには、出力データが次のステップで処理される
タイミング以前に２ビットだけ下位方向にデータがシフ
トされて、上位２ビットに符号ビットが当てられる。こ
れによって、データの伸張処理とシリアル出力を同一の
シフトレジスタで連続して行うことができる。
発明の効果 以上のように本発明は、圧縮されたデータまたは非圧
縮のデータを保持するラッチ手段と、データの出力モー
ドに応じて、入力データの所定ビットを選択して出力す
るセレクタ手段と、セレクタ手段の出力をパラレル／シ
リアル変換し、かつシリアル出力の際に最後尾のビット
をレジスタ内に保持するシフトレジスタ手段と、圧縮ま
たは非圧縮のデータに応じてシフトレジスタにパラレル
データをロードするロード信号のタイミング生成手段と
を備えることによって、データをシリアル出力するため
のシフトレジスタとシフトレジスタにパラレルデータを
ロードするためのロード信号のタイミング生成回路を圧
縮データの伸張に兼用することができる。これにより、
回路規模の小さいデータ伸張回路でノーマルモードとLP
モードの両モードに対応が可能な信号処理回路を構成す
ることができる。
縮のデータを保持するラッチ手段と、データの出力モー
ドに応じて、入力データの所定ビットを選択して出力す
るセレクタ手段と、セレクタ手段の出力をパラレル／シ
リアル変換し、かつシリアル出力の際に最後尾のビット
をレジスタ内に保持するシフトレジスタ手段と、圧縮ま
たは非圧縮のデータに応じてシフトレジスタにパラレル
データをロードするロード信号のタイミング生成手段と
を備えることによって、データをシリアル出力するため
のシフトレジスタとシフトレジスタにパラレルデータを
ロードするためのロード信号のタイミング生成回路を圧
縮データの伸張に兼用することができる。これにより、
回路規模の小さいデータ伸張回路でノーマルモードとLP
モードの両モードに対応が可能な信号処理回路を構成す
ることができる。
第１図は本発明の一実施例によるデータ伸張回路の構成
を示すブロック図、第２図は第１図の回路を動作させる
制御信号のタイミングチャート図、第３図は第１図にお
けるロードタイミング信号生成回路の詳細図、第４図は
従来のデータ伸張回路の構成を示すブロック図、第５図
はDATのLPモードにおけるデータ圧縮／伸張の変換則を
示す概略図、第６図はLPモードでの12ビットのワードデ
ータを８ビットのシンボルデータに変換する規則を示す
概略図である。 101……メモリ、102,103……８入力ラッチ、108,109,11
0,111,112……セレクタ、113……タイミング生成回路、
114……シフトレジスタ。
を示すブロック図、第２図は第１図の回路を動作させる
制御信号のタイミングチャート図、第３図は第１図にお
けるロードタイミング信号生成回路の詳細図、第４図は
従来のデータ伸張回路の構成を示すブロック図、第５図
はDATのLPモードにおけるデータ圧縮／伸張の変換則を
示す概略図、第６図はLPモードでの12ビットのワードデ
ータを８ビットのシンボルデータに変換する規則を示す
概略図である。 101……メモリ、102,103……８入力ラッチ、108,109,11
0,111,112……セレクタ、113……タイミング生成回路、
114……シフトレジスタ。
Claims (1)
- 【請求項１】圧縮されたデータまたは非圧縮のデータを
保持するラッチ手段と、 データの出力モードに応じて、入力データの所定ビット
を選択して出力するセレクタ手段と、 上記セレクタ手段の出力をパラレル／シリアル変換し、
かつ、シリアル出力の際に最後尾のビットをレジスタ内
に保持するシフトレジスタ手段と、 上記シフトレジスタにパラレルデータをロードするロー
ドタイミング信号を生成し、かつ、その信号のタイミン
グを上記圧縮または非圧縮のデータに応じて変化させる
タイミング生成手段とを備えたデータ伸張回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169031A JPH087935B2 (ja) | 1990-06-27 | 1990-06-27 | データ伸張回路 |
| US07/711,013 US5325240A (en) | 1990-06-27 | 1991-06-06 | Data compression and expansion apparatus for audio recorders |
| GB9112422A GB2246220B (en) | 1990-06-27 | 1991-06-10 | Digital audio tape recorder apparatus |
| DE4121122A DE4121122A1 (de) | 1990-06-27 | 1991-06-26 | Digitale audio-bandaufzeichnungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169031A JPH087935B2 (ja) | 1990-06-27 | 1990-06-27 | データ伸張回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461667A JPH0461667A (ja) | 1992-02-27 |
| JPH087935B2 true JPH087935B2 (ja) | 1996-01-29 |
Family
ID=15879041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2169031A Expired - Fee Related JPH087935B2 (ja) | 1990-06-27 | 1990-06-27 | データ伸張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087935B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314022A (ja) * | 1988-06-13 | 1989-12-19 | Mitsubishi Electric Corp | ディジタル信号処理回路 |
-
1990
- 1990-06-27 JP JP2169031A patent/JPH087935B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461667A (ja) | 1992-02-27 |
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