JPH0461667A - データ伸張回路 - Google Patents
データ伸張回路Info
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- JPH0461667A JPH0461667A JP16903190A JP16903190A JPH0461667A JP H0461667 A JPH0461667 A JP H0461667A JP 16903190 A JP16903190 A JP 16903190A JP 16903190 A JP16903190 A JP 16903190A JP H0461667 A JPH0461667 A JP H0461667A
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- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 230000006837 decompression Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 238000007906 compression Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000013144 data compression Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルオーディオチーブレコーダ（ＤＡ
Ｔ）等の記録再生装置に適用されるもので、再生データ
が非圧縮データであるモードと圧縮データであるモード
とを有する場合に、両モードに対応してデータを出力で
きるデータ伸張回路に関するものである。
Ｔ）等の記録再生装置に適用されるもので、再生データ
が非圧縮データであるモードと圧縮データであるモード
とを有する場合に、両モードに対応してデータを出力で
きるデータ伸張回路に関するものである。
従来の技術
記録再生装置において、情報の記録密度を高める方法の
一つとして情報を圧縮して記録する方法が採用されてい
る。
一つとして情報を圧縮して記録する方法が採用されてい
る。
たとえばＤＡＴの場合、１６ビツトのＰＣＭデータをそ
のまま信号処理して記録するノーマルモードに対して、
１６ビツトのＰＣＭデータを１２ビツトに圧縮したの
ち信号処理して記録するＬＰ（Ｌｏｎｇ ＰｌａＹ：
ロングプレイ）モードがある。
のまま信号処理して記録するノーマルモードに対して、
１６ビツトのＰＣＭデータを１２ビツトに圧縮したの
ち信号処理して記録するＬＰ（Ｌｏｎｇ ＰｌａＹ：
ロングプレイ）モードがある。
ここでＬＰモードにおけるデータの圧縮について説明す
る。第５図は、ＬＰモードにおける１２ビツト圧縮デー
タと１６ビツト非圧縮データとの間の圧縮／伸張の変換
則を示す概略図である。第５図に示すように、１６ビツ
トのＰＣＭデータの最上位ビット（第１５ビツト）を符
号ビットとして圧縮データの最上位ビット（第１１ビツ
ト）に割り当てて、符号ビットと同じ値が連続するビッ
ト数に応じて“０００”から“１１１”までの８通りを
第１０ビツト〜第８ビツトに割り当てる。そして符号ビ
ットと異なる値になったビットにつづく８ビツト（“Ａ
ＢＣＤＥＦＨＧ”）を第７ビツト〜第Ｏビツトに割り当
てる。ただし、符号ビットと同じ値が８個以上連続した
場合には下位８ビツトを第７ビツト〜第Ｏビツトに割り
当てる。以上のようにして１２ビツトの圧縮データに変
換する。
る。第５図は、ＬＰモードにおける１２ビツト圧縮デー
タと１６ビツト非圧縮データとの間の圧縮／伸張の変換
則を示す概略図である。第５図に示すように、１６ビツ
トのＰＣＭデータの最上位ビット（第１５ビツト）を符
号ビットとして圧縮データの最上位ビット（第１１ビツ
ト）に割り当てて、符号ビットと同じ値が連続するビッ
ト数に応じて“０００”から“１１１”までの８通りを
第１０ビツト〜第８ビツトに割り当てる。そして符号ビ
ットと異なる値になったビットにつづく８ビツト（“Ａ
ＢＣＤＥＦＨＧ”）を第７ビツト〜第Ｏビツトに割り当
てる。ただし、符号ビットと同じ値が８個以上連続した
場合には下位８ビツトを第７ビツト〜第Ｏビツトに割り
当てる。以上のようにして１２ビツトの圧縮データに変
換する。
１２ビツトの圧縮データは、第６図に示すように対を成
すＬチャンネルとＲチャンネルのワードデータごとにそ
れぞれの上位８ビツトデータ（Ｌｊｕ。
すＬチャンネルとＲチャンネルのワードデータごとにそ
れぞれの上位８ビツトデータ（Ｌｊｕ。
ＲＩｕ）とそれぞれの下位４ビツトを合成した８ビツト
データ（ＬＲＩＩ）のあわせて３バイトのシンボルデー
タとして信号処理される。一方、ノーマルモードのとき
にはＬチャンネルとＲチャンネルのワードデータごとに
それぞれの上位８ビツトデータ（Ｌ ｌｕ、ＲＩｕ）と
下位８ビツトデータ（Ｌ １１．ＲＩ＋）のあわせて４
バイトのシンボルデータとして信号処理される。
データ（ＬＲＩＩ）のあわせて３バイトのシンボルデー
タとして信号処理される。一方、ノーマルモードのとき
にはＬチャンネルとＲチャンネルのワードデータごとに
それぞれの上位８ビツトデータ（Ｌ ｌｕ、ＲＩｕ）と
下位８ビツトデータ（Ｌ １１．ＲＩ＋）のあわせて４
バイトのシンボルデータとして信号処理される。
以上のような処理をして記録されたデータについて、従
来のＤＡＴでは再生時にメモリから読み出したデータを
シリアルで出力するために第４図に示すように構成して
いた。第４図を用いて従来の構成における動作を説明す
る。
来のＤＡＴでは再生時にメモリから読み出したデータを
シリアルで出力するために第４図に示すように構成して
いた。第４図を用いて従来の構成における動作を説明す
る。
ノーマルモードのとき、メモリ４０１から読み出した再
生データはラッチ４０２．４０３で保持された後、セレ
クタ４０７を介して１６ビツトのシフトレジスタ４０８
によってパラレル／シリアル変換して（補間処理部）Ｄ
Ａ変換部へ出力される。
生データはラッチ４０２．４０３で保持された後、セレ
クタ４０７を介して１６ビツトのシフトレジスタ４０８
によってパラレル／シリアル変換して（補間処理部）Ｄ
Ａ変換部へ出力される。
ＬＰモードのとき、メモリ４０１から読み出した再生デ
ータはラッチ４０２．４０３で保持された後、符号ビッ
トである最上位ピッ１−（Ｄ１５）とその反転ビット（
ｒ： ただし、上位４ビツトが“００００”または“１
１１１”のときは反転しない）、および第１１〜第８ビ
ツトＤＩｌ〜Ｄ８、セレクタ４０５によって選択された
Ｄ７〜Ｄ４またはＤ３〜ＤＯを１６ビツトのシフトレジ
スタ４０６の上位に順にロードする。また、シフトレジ
スタ４０６の下位８ビツトには“０”をロードする。ロ
ードしたデータは、シフト制御部４０４により第５図の
データ伸張剤に従って下位ビットの方向にシフトされる
。このとき最上位ビットをシフトレジスタ４０６のシリ
アル人力ＳＩに入力することにより符号ビットが連続し
てシフトされる。以上のように伸張して得た１６ビツト
データは、ノーマルモードのときと同様にセレクタ４０
７を介してシフトレジスタ４０８にロードしてシリアル
出力される。セレクタ４０７は、再生モード情報ＭＯＤ
Ｅに応じてノーマルモードの１６ビツトデータかＬＰモ
ードの１６ビツト伸張データかのいずれかを選択する。
ータはラッチ４０２．４０３で保持された後、符号ビッ
トである最上位ピッ１−（Ｄ１５）とその反転ビット（
ｒ： ただし、上位４ビツトが“００００”または“１
１１１”のときは反転しない）、および第１１〜第８ビ
ツトＤＩｌ〜Ｄ８、セレクタ４０５によって選択された
Ｄ７〜Ｄ４またはＤ３〜ＤＯを１６ビツトのシフトレジ
スタ４０６の上位に順にロードする。また、シフトレジ
スタ４０６の下位８ビツトには“０”をロードする。ロ
ードしたデータは、シフト制御部４０４により第５図の
データ伸張剤に従って下位ビットの方向にシフトされる
。このとき最上位ビットをシフトレジスタ４０６のシリ
アル人力ＳＩに入力することにより符号ビットが連続し
てシフトされる。以上のように伸張して得た１６ビツト
データは、ノーマルモードのときと同様にセレクタ４０
７を介してシフトレジスタ４０８にロードしてシリアル
出力される。セレクタ４０７は、再生モード情報ＭＯＤ
Ｅに応じてノーマルモードの１６ビツトデータかＬＰモ
ードの１６ビツト伸張データかのいずれかを選択する。
発明が解決しようとする課題
しかしながら上記従来の構成では、ＬＰモードの１２ビ
ツトデータを伸張するための専用のシフトレジスタとそ
の制御手段が必要であり、データ伸張回路を含めた信号
処理回路の小型化と低価格化が十分に実現できない、と
いう問題を有してい本発明は上記従来の問題点を解決す
るもので、再生データをパラレル／シリアル変換するシ
フトレジスタとＬＰモードの１２ビツトデータを１６ビ
ツトデータに伸張するためのシフトレジスタとを兼用す
ることによって全体の回路規模を小さくすることのでき
るデータ伸張回路を提供することを目的とする。
ツトデータを伸張するための専用のシフトレジスタとそ
の制御手段が必要であり、データ伸張回路を含めた信号
処理回路の小型化と低価格化が十分に実現できない、と
いう問題を有してい本発明は上記従来の問題点を解決す
るもので、再生データをパラレル／シリアル変換するシ
フトレジスタとＬＰモードの１２ビツトデータを１６ビ
ツトデータに伸張するためのシフトレジスタとを兼用す
ることによって全体の回路規模を小さくすることのでき
るデータ伸張回路を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のデータ伸張回路は、
圧縮されたデータまたは非圧縮のデータを保持するラッ
チ手段と、データの出力モードに応じて入力データの所
定ビットを選択して出力するセレクタ手段と、セレクタ
手段の出力をパラレル／シリアル変換し、かつ、シリア
ル出力の際に最後尾のビットをレジスタ内に保持するシ
フトレジスタ手段と、シフトレジスタパラレルデータを
ロードするロードタイミング信号を生成し、かつ、その
信号のタイミングを圧縮または非圧縮のデータに応じて
変化させるタイミング生成手段とを有している。
圧縮されたデータまたは非圧縮のデータを保持するラッ
チ手段と、データの出力モードに応じて入力データの所
定ビットを選択して出力するセレクタ手段と、セレクタ
手段の出力をパラレル／シリアル変換し、かつ、シリア
ル出力の際に最後尾のビットをレジスタ内に保持するシ
フトレジスタ手段と、シフトレジスタパラレルデータを
ロードするロードタイミング信号を生成し、かつ、その
信号のタイミングを圧縮または非圧縮のデータに応じて
変化させるタイミング生成手段とを有している。
作用
本発明は上記した構成により、圧縮データを再生すると
きには非圧縮データの再生時に比べて圧縮データに応じ
た所定の時間だけ早めにシフトレジスタパラレルデータ
をロードする。さらに、ロードしたデータを下位ビット
の方向にシフトしながら、最後尾のビット（最上位ビッ
ト）をシフトレジスタ内に保持することにより圧縮デー
タの伸張とデータのシリアル出力を同一のシフトレジス
タで連続して行う。
きには非圧縮データの再生時に比べて圧縮データに応じ
た所定の時間だけ早めにシフトレジスタパラレルデータ
をロードする。さらに、ロードしたデータを下位ビット
の方向にシフトしながら、最後尾のビット（最上位ビッ
ト）をシフトレジスタ内に保持することにより圧縮デー
タの伸張とデータのシリアル出力を同一のシフトレジス
タで連続して行う。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例によるデータ伸張回路の構成
を示すブロック図、第２図はＬＰモード時の第１図の回
路を動作させる制御信号のタイミングチャート図、第３
図は第１図におけるタイミング生成回路の詳細図である
。
を示すブロック図、第２図はＬＰモード時の第１図の回
路を動作させる制御信号のタイミングチャート図、第３
図は第１図におけるタイミング生成回路の詳細図である
。
第１図において、１０１はメモリ、１０２．１Ｏ３はラ
ッチ、１０４は４人力ＡＮＤゲート、工０５は４人力Ｎ
ＯＲゲート（負論理表示）、１０６はＯＲゲート、１０
７はＥＸＮＯＲゲート、１０８〜１１２はセレクタ、１
１３はロード信号のタイミング生成回路、１１４は１６
ビツトのシフトレジスタである。
ッチ、１０４は４人力ＡＮＤゲート、工０５は４人力Ｎ
ＯＲゲート（負論理表示）、１０６はＯＲゲート、１０
７はＥＸＮＯＲゲート、１０８〜１１２はセレクタ、１
１３はロード信号のタイミング生成回路、１１４は１６
ビツトのシフトレジスタである。
次に、第１図の動作を説明する。
ノーマルモードのとき、ラッチ１０２には、メモリ１０
１から読み出したＬ＠Ｒ各チケチヤンネル位８ビツトか
らなるシンボルデータＬ１υ＋ＲＩｕが順にラッチ信号
Ｇ８により保持される。ラッチ１０３には、同様に下位
８ビツトからなるシンボルデータＬｌｌ、 Ｒ１１が
順にラッチ信号Ｇ１により保持される。これらのデータ
はセレクタ１０９〜１１２においてセレクタ信号ＭＯＤ
Ｅ （ノーマルモードのとき、論理“１”）により入力
Ａが選択されて、シフトレジスタ１１４のパラレルロー
ドデータとなる。シフトレジスタ１１４におけるパラレ
ルデータのロードタイミング信号ＰＬＤは、タイミング
生成回路１１３によって制御される。タイミング生成回
路１１３は、第３図に示すような回路からなる。第３図
において、３０１〜３０３はＥＸＯＲゲート、３０４〜
３０６はＯＲゲート、３０７は４ビツトのバイナリカウ
ンタ、３０８〜３１０はＥＸＯＲゲート、３１１はイン
バータ、３１２は４人力ＮＯＲゲート、３１３はＡＮＤ
ゲートである。ノーマルモードのとき、入力信号ＭＯＤ
Ｅは論理“１”なのでＯＲゲート３０４〜３０６の出力
は、入力Ｄ１５〜Ｄ１２にかかわらず全て論理“１”と
なる。バイナリカウンタ３０７は、所定のタイミングで
リセット信号ＣＬＲによりリセットされ、クロックＳＣ
Ｋによりカウントアツプする。バイナリカウンタ３０７
の出力Ｑｎが論理“１” かっ、出力Ｑ、〜Ｑｃがそれ
ぞれＯＲゲー）３０４〜３０６の出方と一致したとき４
人力ＮＯＲゲート３１２の出力が論理“１”となり、ロ
ードタイミング信号ＰＬＤが出力される。ここで、ＡＮ
Ｄゲート３１８の入力ＬＤＥＮはロードタイミング信号
ＰＬＤの出力を制御するイネーブル信号である。
１から読み出したＬ＠Ｒ各チケチヤンネル位８ビツトか
らなるシンボルデータＬ１υ＋ＲＩｕが順にラッチ信号
Ｇ８により保持される。ラッチ１０３には、同様に下位
８ビツトからなるシンボルデータＬｌｌ、 Ｒ１１が
順にラッチ信号Ｇ１により保持される。これらのデータ
はセレクタ１０９〜１１２においてセレクタ信号ＭＯＤ
Ｅ （ノーマルモードのとき、論理“１”）により入力
Ａが選択されて、シフトレジスタ１１４のパラレルロー
ドデータとなる。シフトレジスタ１１４におけるパラレ
ルデータのロードタイミング信号ＰＬＤは、タイミング
生成回路１１３によって制御される。タイミング生成回
路１１３は、第３図に示すような回路からなる。第３図
において、３０１〜３０３はＥＸＯＲゲート、３０４〜
３０６はＯＲゲート、３０７は４ビツトのバイナリカウ
ンタ、３０８〜３１０はＥＸＯＲゲート、３１１はイン
バータ、３１２は４人力ＮＯＲゲート、３１３はＡＮＤ
ゲートである。ノーマルモードのとき、入力信号ＭＯＤ
Ｅは論理“１”なのでＯＲゲート３０４〜３０６の出力
は、入力Ｄ１５〜Ｄ１２にかかわらず全て論理“１”と
なる。バイナリカウンタ３０７は、所定のタイミングで
リセット信号ＣＬＲによりリセットされ、クロックＳＣ
Ｋによりカウントアツプする。バイナリカウンタ３０７
の出力Ｑｎが論理“１” かっ、出力Ｑ、〜Ｑｃがそれ
ぞれＯＲゲー）３０４〜３０６の出方と一致したとき４
人力ＮＯＲゲート３１２の出力が論理“１”となり、ロ
ードタイミング信号ＰＬＤが出力される。ここで、ＡＮ
Ｄゲート３１８の入力ＬＤＥＮはロードタイミング信号
ＰＬＤの出力を制御するイネーブル信号である。
次に、ＬＰモードのときの第１図の動作を説明する。
ＬＰモードのとき、ラッチ１０２には、メモリ１０１か
ら読み出したＬ＠Ｒ各チケチヤンネル位８ビツトからな
るシンボルデータが順にラッチ信号Ｇ、により保持され
る。ラッチ１０３には、第６図に示すようなＬ−Ｒ両チ
ャンネルの下位４ビツトを合成したシンボルデータＬＲ
Ｉ＋がラッチ信号Ｇ１により保持される。従って第２図
に示すように、ラッチ信号Ｇ、、がチャンネル識別信号
ＬＰＬＲの論理が“Ｏ”と“１”の両方のときに生成さ
れるのに対して、ラッチ信号Ｇ１は識別信号ＬＰＬＲの
論理が“０″のときのみに生成される。
ら読み出したＬ＠Ｒ各チケチヤンネル位８ビツトからな
るシンボルデータが順にラッチ信号Ｇ、により保持され
る。ラッチ１０３には、第６図に示すようなＬ−Ｒ両チ
ャンネルの下位４ビツトを合成したシンボルデータＬＲ
Ｉ＋がラッチ信号Ｇ１により保持される。従って第２図
に示すように、ラッチ信号Ｇ、、がチャンネル識別信号
ＬＰＬＲの論理が“Ｏ”と“１”の両方のときに生成さ
れるのに対して、ラッチ信号Ｇ１は識別信号ＬＰＬＲの
論理が“０″のときのみに生成される。
ラッｆ−１０２，１０３に保持されたデータは、セレク
タ１０９〜１１２においてセレクタ信号ＭＯＤＥ （Ｌ
Ｐモードのとき、論理“０”）により入力Ｂが選択され
て、シフトレジスタ１１４のバラＬ／ ルＯ−）’デー
タとなる。ここでセレクタ１１２の入力Ｂには、第５図
における１６ビツト伸張データの下位ビット“＊＊・・
・＊”として“０１１・・・１″を入力する。
タ１０９〜１１２においてセレクタ信号ＭＯＤＥ （Ｌ
Ｐモードのとき、論理“０”）により入力Ｂが選択され
て、シフトレジスタ１１４のバラＬ／ ルＯ−）’デー
タとなる。ここでセレクタ１１２の入力Ｂには、第５図
における１６ビツト伸張データの下位ビット“＊＊・・
・＊”として“０１１・・・１″を入力する。
シフトレジスタ１１４におけるパラレルデータのロード
タイミング信号ＰＬＤは、タイミング生成回路１１３に
よって制御される。すなわち、第３図においてバイナリ
カウンタ３０７の出力Ｑ、が論理“工”で、出力ＱＡ”
Ｑｃが入力Ｄ１２〜Ｄｉ５とＭＯＤＥ （ＬＰモードの
とき、論理ｉ（Ｏｔ＋ ）によって決まるＯＲゲート３
０４〜３０６の出力と一致したときにロードタイミング
信号ＰＬＤが出力される。たとえば、メモリ１０１から
読み出した１２ビツト圧縮データが上位から順に”０１
０１ＡＢＣＥＤＦＧＨ”のときについて、第３図を用い
てロードタイミング信号ＰＬＤの生成を説明する。ここ
で”ＡＢＣＤＥＦＧＨ”は、任意のバイナリデータ（”
ｏｏｏｏｏｏｏｏ”〜 １１１１１１１１”）である。
タイミング信号ＰＬＤは、タイミング生成回路１１３に
よって制御される。すなわち、第３図においてバイナリ
カウンタ３０７の出力Ｑ、が論理“工”で、出力ＱＡ”
Ｑｃが入力Ｄ１２〜Ｄｉ５とＭＯＤＥ （ＬＰモードの
とき、論理ｉ（Ｏｔ＋ ）によって決まるＯＲゲート３
０４〜３０６の出力と一致したときにロードタイミング
信号ＰＬＤが出力される。たとえば、メモリ１０１から
読み出した１２ビツト圧縮データが上位から順に”０１
０１ＡＢＣＥＤＦＧＨ”のときについて、第３図を用い
てロードタイミング信号ＰＬＤの生成を説明する。ここ
で”ＡＢＣＤＥＦＧＨ”は、任意のバイナリデータ（”
ｏｏｏｏｏｏｏｏ”〜 １１１１１１１１”）である。
このとき、第３図におけるＯＲゲート３０４〜３０６の
出力は”１０１”となる。バイナリカウンタ３０７は、
ノーマルモードのときと同様に所定のタイミングでリセ
ット信号ＣＬＲにより初期化されたあと、クロックＳＣ
Ｋによりカウントアツプする。そして、バイナリカウン
タ３０７の出力ＱＤが論理パ１” かつ、出力Ｑ、〜Ｑ
ｃがそれぞれＯＲゲート３０４〜３０Ｂの出力”１０１
”と一致したとき４人力ＮＯＲゲート３１２の出力が論
理”１”となり、ロードタイミング信号ＰＬＤが出力さ
れる。この出力タイミングは１６ビツトのノーマルモー
ドのときに比べると、１２ビツトに圧縮した分だけ必要
な最下位ピッ）Ｄ１５（符号ビット）の予備シフトのビ
ット数だけ早い。即ち、上記ＯＲゲート３０４〜３０６
の出力が”１０１”のときには、出力データが次のステ
ップで処理されるタイミング以前に２ビツトだけ下位方
向にデータがシフトされて、上位２ビツトに符号ビット
が当てられる。これによって、データの伸張処理とシリ
アル出力を同一のシフトレジスタで連続して行うことが
できる。
出力は”１０１”となる。バイナリカウンタ３０７は、
ノーマルモードのときと同様に所定のタイミングでリセ
ット信号ＣＬＲにより初期化されたあと、クロックＳＣ
Ｋによりカウントアツプする。そして、バイナリカウン
タ３０７の出力ＱＤが論理パ１” かつ、出力Ｑ、〜Ｑ
ｃがそれぞれＯＲゲート３０４〜３０Ｂの出力”１０１
”と一致したとき４人力ＮＯＲゲート３１２の出力が論
理”１”となり、ロードタイミング信号ＰＬＤが出力さ
れる。この出力タイミングは１６ビツトのノーマルモー
ドのときに比べると、１２ビツトに圧縮した分だけ必要
な最下位ピッ）Ｄ１５（符号ビット）の予備シフトのビ
ット数だけ早い。即ち、上記ＯＲゲート３０４〜３０６
の出力が”１０１”のときには、出力データが次のステ
ップで処理されるタイミング以前に２ビツトだけ下位方
向にデータがシフトされて、上位２ビツトに符号ビット
が当てられる。これによって、データの伸張処理とシリ
アル出力を同一のシフトレジスタで連続して行うことが
できる。
発明の効果
以上のように本発明は、圧縮されたデータまたは非圧縮
のデータを保持するラッチ手段と、データの出力モード
に応じて、入力データの所定ビットを選択して出力する
セレクタ手段と、セレクタ手段の出力をパラレル／シリ
アル変換し、かつシリアル出力の際に最後尾のビットを
レジスタ内に保持するシフトレジスタ手段と、圧縮また
は非圧縮のデータに応じてシフトレジスタパラレルデー
タをロードするロード信号のタイミング生成手段とを備
えることによって、データをシリアル出力するためのシ
フトレジスタとシフトレジスタパラレルデータをロード
するためのロード信号のタイミング生成回路を圧縮デー
タの伸張に兼用することができる。これにより、回路規
模の小さいデータ伸張回路でノーマルモードとＬＰモー
ドの両モードに対応が可能な信号処理回路を構成するこ
とができる。
のデータを保持するラッチ手段と、データの出力モード
に応じて、入力データの所定ビットを選択して出力する
セレクタ手段と、セレクタ手段の出力をパラレル／シリ
アル変換し、かつシリアル出力の際に最後尾のビットを
レジスタ内に保持するシフトレジスタ手段と、圧縮また
は非圧縮のデータに応じてシフトレジスタパラレルデー
タをロードするロード信号のタイミング生成手段とを備
えることによって、データをシリアル出力するためのシ
フトレジスタとシフトレジスタパラレルデータをロード
するためのロード信号のタイミング生成回路を圧縮デー
タの伸張に兼用することができる。これにより、回路規
模の小さいデータ伸張回路でノーマルモードとＬＰモー
ドの両モードに対応が可能な信号処理回路を構成するこ
とができる。
第１図は本発明の一実施例によるデータ伸張回路の構成
を示すブロック図、第２図は第１図の回路を動作させる
制御信号のタイミングチャート図、第３図は第１図にお
けるロードタイミング信号生成回路の詳細図、第４図は
従来のデータ伸張回路の構成を示すブロック図、第５図
はＤＡＴのＬＰモードにおけるデータ圧縮／伸張の変換
則を示す概略図、第６図はＬＰモードでの１２ビツトの
ワードデータを８ビツトのシンボルデータに変換する規
則を示す概略図である。 １０１・・・メモリ、 １０２，１０３・・・８人カ
ラッチ、 １０８． １０９． １１０． １１１
． １１２・・・セレクタ、 １１３・・・タイミン
グ生成回路、１１４・・・シフトレジスタ。 代理人の氏名 弁理士 粟野 重孝 はか１名第 図 １３ｔ’−ｉトシンホ゛ルチー９
を示すブロック図、第２図は第１図の回路を動作させる
制御信号のタイミングチャート図、第３図は第１図にお
けるロードタイミング信号生成回路の詳細図、第４図は
従来のデータ伸張回路の構成を示すブロック図、第５図
はＤＡＴのＬＰモードにおけるデータ圧縮／伸張の変換
則を示す概略図、第６図はＬＰモードでの１２ビツトの
ワードデータを８ビツトのシンボルデータに変換する規
則を示す概略図である。 １０１・・・メモリ、 １０２，１０３・・・８人カ
ラッチ、 １０８． １０９． １１０． １１１
． １１２・・・セレクタ、 １１３・・・タイミン
グ生成回路、１１４・・・シフトレジスタ。 代理人の氏名 弁理士 粟野 重孝 はか１名第 図 １３ｔ’−ｉトシンホ゛ルチー９
Claims (1)
- 【特許請求の範囲】 圧縮されたデータまたは非圧縮のデータを保持するラ
ッチ手段と、 データの出力モードに応じて、入力データの所定ビット
を選択して出力するセレクタ手段と、上記セレクタ手段
の出力をパラレル／シリアル変換し、かつ、シリアル出
力の際に最後尾のビットをレジスタ内に保持するシフト
レジスタ手段と、上記シフトレジスタパラレルデータを
ロードするロードタイミング信号を生成し、かつ、その
信号のタイミングを上記圧縮または非圧縮のデータに応
じて変化させるタイミング生成手段とを備えたデータ伸
張回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2169031A JPH087935B2 (ja) | 1990-06-27 | 1990-06-27 | データ伸張回路 |
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Applications Claiming Priority (1)
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| JP2169031A JPH087935B2 (ja) | 1990-06-27 | 1990-06-27 | データ伸張回路 |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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Citations (1)
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-
1990
- 1990-06-27 JP JP2169031A patent/JPH087935B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01314022A (ja) * | 1988-06-13 | 1989-12-19 | Mitsubishi Electric Corp | ディジタル信号処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH087935B2 (ja) | 1996-01-29 |
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