JPH0582960B2 - - Google Patents
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- JPH0582960B2 JPH0582960B2 JP60269067A JP26906785A JPH0582960B2 JP H0582960 B2 JPH0582960 B2 JP H0582960B2 JP 60269067 A JP60269067 A JP 60269067A JP 26906785 A JP26906785 A JP 26906785A JP H0582960 B2 JPH0582960 B2 JP H0582960B2
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Description
（産業上の利用分野）
この発明はADPCM再生器における多チヤネル
合成装置に関する。 （従来の技術） 人の発声する音声、楽器の音、その他種々の音
を合成する技術が開発され実用化されている。 第２図は、従来提案されたADPCM多チヤネル
合成装置の一例を示すブロツク図である。 この発明の理解を容易にするため、この従来装
置につき説明する。 第２図において、５０，５１，５２，５３は送
られてくるADPCM符号の入力端子で、５０は極
性ビツト、５１はADPCM符号の振幅ビツトのう
ちで最上位桁ビツトの、５２は２番目の、５３は
最下位桁ビツトの入力端子である。５４はレジス
タ５８のシリアル入力である。５５，５６，５
７，５８はADPCM符号を格納しておくための１
ビツトのレジスタである。レジスタ５６〜５８は
シフト機能を有する。５９はリードオンリーメモ
リ（以下ROMという）で、レジスタ５６の出力
をアドレスの最上位、レジスタ５７の出力を２番
目のアドレス、レジスタ５８の出力を３番目のア
ドレス（アドレスの最下位）とし、ポインタ移動
量Doを出力する。６０は出力10ビツトのポイン
タでROM５９の出力Doによつて、出力Poを変化
させる。６１はポインタリミツタで、ポインタ６
０の出力Poを特定の範囲に限定してQoを出力す
る。６２はROMで、ポインタリミツタ６１の出
力Qoをアドレスとして、16ビツトのデータＸを
出力する。このＸは量子化ステツプサイズに対応
した量であり、この例では振幅ビツトの最上位桁
ビツトの復調量に対応した基準値である。６３は
16ビツトのシフトレジスタで、ROM６２の出力
を格納し、かつ、シフトダウンする機能を有す
る。６４は16個のEx−ORゲートによつて構成さ
れ、それぞれのEx−ORゲートの一入力は、共通
にレジスタ５５の出力と接続している。 従つて、レジスタ５５の出力が１の場合、Ex
−ORゲート６４はシフトレジスタ６３の出力ビ
ツトを反転させ、加算器６５に出力する。シフト
レジスタ５５の出力が０の場合には、Ex−ORゲ
ート６４はシフトレジスタ６３の出力ビツトをそ
のまま加算器６５に出力する。６５は16ビツトの
加算器で、Ex−ORゲート６４の出力とレジスタ
６６との出力とを加算する。レジスタ５６の出力
が１のときのみ、レジスタ６６に結果を格納す
る。６６は16ビツトのレジスタである。６７は16
ビツトのレジスタである。６８はレジスタ６７の
出力端子である。７０はレジスタ６６に初期ロー
ド値をセツトするための初期値入力端子、７１は
ポインタ６０にポインタ初期値をセツトするため
のポインタ初期値入力端子である。 次に動作を説明する。各レジスタに格納された
データのうち、初期ロード値は端子７０から入力
されてレジスタ６６にセツトされる。また、ポイ
ンタ初期値（６ビツト）は端子７１から入力され
てポインタ６０にセツトされる。ポインタ６０で
はポインタ初期値に対して上位４ビツトを付加す
る符号拡張を行い出力10ビツトにする。 次に、メモリから読み出されるADPCM符号は
入力端子５０，５１，５２，５３に入力される。
入力端子５０，５１，５２，５３からの４ビツト
のADPCM符号はそれぞれレジスタ５５、レジス
タ５６、レジスタ５７、レジスタ５８に格納され
る。各レジスタのパターンとLoの関係を第１表
に示す。これらのデータが格納されると同時に、
ROM６２の出力Ｘはシフトレジスタ６３に格納
される。レジスタ５５、レジスタ５６、レジスタ
５７、レジスタ５８の出力ビツトパターンによ
り、第１表で示される演算を加算器６５で行な
う。ただし、第１表において＊は演算前のレジス
タ６６の値を示す。また〔・〕はその中の数を越
えない最大の整数（一般にガウス記号と呼ばれて
いる）を表わす。 次に、 △o+1＝△o・Mo ……(1) の演算を乗算を行なうことなく実行する原理を説
明する。(1)式においてMo、△oをそれぞれ次のよ
うに変形する。 Mo＝AD N ……(2) △o＝△nio・AP o ……(3) ただし、Ａ、△nioは正の定数、Do、Poは整数
とする。すると(1)式により △o+1＝△nio・AP o +D o ……(4) と表わされ、Po、Doは整数であるから、 Po+1＝Po＋Do ……(5) も整数であり、(4)式は、 △o+1＝△nio・AP o+1 ……(6) となり、△o+1も△oと同じ形の式で表現できる。 また、量子化ステツプサイズ△o+1の最大値△n
ａｘと最小値△nioとについても同じ形で表現され
る。 △nio＝△nio・AO ……(7) △nax＝△nio・AP nax ……(8) (6)式、(7)式、(8)式よりPo+1は０〜Pnaxの範囲で
あれば(6)式の△o+1は△nio〜△nax範囲の値に限定
される。したがつて、０〜Pnaxの範囲の整数につ
いて、△nio・AP oの値をあらかじめ計算してお
き、メモリに格納し、Poをポインタ出力（記憶
素子のアドレス）として用いれば、(5)式の演算だ
けで、(1)式の乗算を行なうことなく、量子化ステ
ツプサイズ△o+1を決定できる。(5)式におけるDo
は量子化ステツプサイズ移動係数Moと同様に音
声の圧縮符号Loと対応した値で、ここではポイ
ンタ移動量と称し、その値を第２表に示す。 ROM５９によつて第２表に示されるADPCM
符号Loからポインタ移動量Doへの変換が行なわ
れポインタ６０において(5)式の演算を実行してい
る。 またポインタリミツタ６１によつて、ポインタ
６０の出力は０〜Pnaxの範囲に制限される。ポイ
ンタリミツタ６１の出力Qoは、ROM６２のアド
レス入力となる。ROM６２では、ポインタリミ
ツタ出力Qoをアドレスとして、量子化ステツプ
サイズ△nioAO〜△nioAP naxまでの値が格納されて
いる。しかし、演算の処理上、実際には上記
（ADPCM符号における最上位振幅ビツトの復調
器）の４倍の値が格納されている。その内容を第
３表に示す。 次に、ROM６２の出力はシフトレジスタ６３
に格納される。レジスタ５５、レジスタ５６、レ
ジスタ５７、レジスタ５８の出力ビツトパターン
により、第１表で示される演算を加算器６５で行
う。 この演算結果はレジスタ６６に格納された後、
レジスタ６７を介して出力される。 このようにして、ADPCM符号データ１個に対
しての処理が終了すると、メモリ（図示せず）か
ら次のADPCM符号が入力され、レジスタ５５，
５６，５７，５８に格納され、前述の如き処理を
くり返す。 第３図は、第２図に示される従来のADPCM再
生装置を基本の構成として、複数（Ｎ）の異なる
チヤネルの独立したADPCM符号化したデータを
入力にもち且つ、この複数のデータを伸長時にそ
れぞれ任意の減衰率で減衰させた後、加算するこ
とにより、合成しPCM伸長符号データを出力さ
せるようにした従来の多チヤネル合成装置を示
す。 第３図において第２図と同一の機能を有する構
成成分には同一符号を付して示す。６６(1)、６６
(2)、６６(3)……，６６(N)は第２図のレジスタ６６
と同じ機能をもつたレジスタである。７２はデジ
タルの減衰器である。７５はこの減衰器の減衰率
を指示する入力端子である。７３はこの減衰器７
２の出力とレジスタ７４の出力とを加算する加算
器であり、加算結果をレジスタ７４に出力する。
レジスタ６７はレジスタ７４の出力に接続された
レジスタである。６８はレジスタ６７の出力端子
である。 次に第３図の動作を説明する。 端子５０，５１，５２，５３よりADPCM符号
化され、且つ独立した内容を持つた互いに独立し
た複数組(N)のチヤネルのデータが所定時間(T)内
に、１組ずつ順にＮ組分入力される。この所定時
間ＴをＮ等分する時間をtoとした場合、複数組Ｎ
のうち１組（ある１つのチヤネルに対応する）で
一番目のデータは、第２図で説明した動作によ
り、時間to内に例えばレジスタ６６(1)を使い、伸
長（再生）されたデータとして格納される。次
に、この伸長された一番目のデータは、減衰器７
２に入力される。この減衰器７２では、端子７５
より入力される減衰率指示信号により、伸長され
た一番目のデータを所定のデータに減衰して出力
する。次に、この減衰した一番目のデータは加算
器７３に入力され、レジスタ７４の出力（初期値
は０）と加算し、更新されたデータとしてレジス
タ７４に格納される。以下、同様の動作をチヤネ
ル数すなわちＮ回くり返し、レジスタ７４には複
数組Ｎの入力データがそれぞれ所定の減衰を受け
た伸長データの総加算されたデータとして格納さ
れる。 その後、この総加算されたデータは、レジスタ
６７に格納され端子６８を通して、合成された
PCM伸長符号データとして、出力される。以下、
順にＴ期間毎に同様な動作を行い、端子６８から
はＮ組の独立したデータがそれぞれ所定の減衰を
受けて合成された一つのPCM伸長符号データと
して出力される。ここで減衰率は最大１であり、
チヤネル数が１のときには減衰器７２を素通りし
て通過し、チヤネル数Ｎのときには、各チヤネル
毎の伸長データは1/Nに減衰するようになしてい
る。 ところで、この第３図に示す構成において、
ADPCM圧縮符号データの各ビツトが入力する入
力端子５０〜５３及びレジスタ５５〜５８入力部
８０を構成している。また、ROM５９からポイ
ンタ６０(1)〜６０(N)、ポインタリミツタ６１、
ROM６２、シフトレジスタ６３、Ex−ORゲー
ト６４、加算器６５、レジスタ６６(1)〜６６(N)は
伸長部８１を構成しており、特にEx−ORゲート
６４、加算器６５及びレジスタ６６(1)〜６６(N)は
圧縮符号データの伸長値を各チヤネル毎に算出し
かつ各チヤネル毎に算出された伸長値を合成して
合成されたPCM伸長符号データを出力する演算
部８２を構成している。 （発明が解決しようとする問題点） しかしながら、第３図に示すような多チヤネル
合成装置では、伸長部特にその演算部に各チヤネ
ル毎の伸長データを格納するためのチヤネル数に
応じた個数のレジスタ６６(1)〜６６(N)が必要とな
り、これがため、装置の構成が複雑かつ高価とな
るという問題点があつた。 さらに、減衰器をPCM伸長段の後段に設けて
いるため、PCM伸長処理と減衰演算とを時間順
次に行うこととなり、従つて多チヤネル合成のた
めの時間が長びくといつた問題点があつた。 この発明の目的は、以上述べた欠点を除去し、
伸長データを格納するレジスタをチヤネル数に依
存せず常に一つとし、減衰器をPCM伸長処理中
に同時に作用するように設定したため、少ない回
路規模で短い時間内に所定の演算が行える優れた
多チヤネル合成装置を提供することにある。 （問題を解決するための手段） この発明は、ADPCM多チヤネル合成装置にお
いて、入力するADPCM圧縮符号データに所定の
減衰率を乗ずる回路を設けたものである。 従つて、この発明の多チヤネル合成装置におい
ては、圧縮符号データを桁上げする桁上げ部と、
この圧縮符号データの減衰率を決める減衰率決定
部と、桁上げされた圧縮データと減衰率とを乗算
する乗算部と、演算部に設けられ伸長値をこの乗
算結果により減衰しかつ合成されたPCM符号デ
ータを出力するレジスタとを具えることを特徴と
する。 （作用） このように、この発明の構成によれば、入力す
る圧縮符号データに対応する減衰率の決定を伸長
処理とは別個に並列的に出来るので、チヤネル合
成の時間を短縮できる。 さらに、この発明の構成によれば、演算部のレ
ジスタを各チヤネル共通の一個のレジスタとして
構成するので、装置の構成が簡単かつ安価とな
る。 （実施例） 以下、図面を参照してこの発明の実施例につき
説明する。 第１図は、この発明の第一の実施例を示す回路
図であつて、１２０は入力したADPCM符号デー
タLoのビツトの桁上げを行う桁上げ部で、 １４１，１４２，１４３，１４４は桁上げ部１
２０を構成する各１ビツトのレジスタである。１
２１は減衰率決定部で、例えば３ビツトで減衰率
αを指定する入力端子１３０，１３１，１３２、
論理ゲート１３３及びシフトレジスタ１３４で構
成している。さらに１２２は圧縮データLoと減
衰率αとの乗算を行う乗算部で、加算器１３５、
レジスタ１３６及びシフトレジスタ１３７で構成
している。構成成分１５０〜１７１は、第２図に
示した構成成分５０〜７１と全く同一の機能であ
るので説明は省略し名称のみ述べる。 １５０，１５１，１５２，１５３はADPCM圧
縮符号データLoの入力端子、１５４はシリアル
入力端子、１５５，１５６，１５７，１５８はレ
ジスタ１４１〜１４４と連動する各１ビツトのレ
ジスタ、１５９はリードオンリーメモリ（以下
ROMという）、１６０(1)〜１６０(N)はポインタ
でROM１５９の出力Doによつて出力Poを変化さ
せる。 １６１はポインタリミツタ、１６２はROM、
１６３はシフトレジスタ、１６４はEx−ORゲー
ト、１６５は加算器、１６６はレジスタ、１６７
はレジスタ、１６８はレジスタ１６７の出力端子
である。 以下、第１図の実施例の動作について説明す
る。入力部１８０の入力端子１５０，１５１，１
５２，１５３から入力される第一組（第一チヤネ
ル）の４ビツトのADPCM圧縮符号データLoはそ
の極性ビツト、最上位、第二番目及び最下位ビツ
トがそれぞれレジスタ１５５，１５６，１５７，
１５８に格納される。同時に減衰率決定部１２０
のレジスタ１４１，１４２，１４３，１４４には
固定のデイジタル値“１”、“０”、“０”、“０”が
それぞれ格納され、圧縮符号データLoのビツト
の桁上げが行われる。４ビツトの圧縮データLo
は伸長部１８１に供給され、先ずそのROM１５
９に加えられ、第３図につき説明したように、動
作が行われ、出力Doによつてポインタ１６０(1)
から出力Poを生じ、この出力Poによつてポイン
タリミツタ１６１から出力Qoを生じ、この出力
QoがROM１６２に入力する。そして、ROM１
６２の最上位桁ビツトの伸長の基準値である出力
Ｘはシフトレジスタ１６３に格納される。 この第一組のADPCM圧縮符号データLoの格納
と共に、減衰率決定部１２１の入力端子１３０，
１３１，１３２からこの圧縮符号データLoに対
応した第一の減衰率指定信号がシフトレジスタに
直接格納されると共に、これら指定信号の一部が
ゲート１３３を介してシフトレジスタ１３４に格
納される。このシフトレジスタ１３４からの減衰
率αの出力と、レジスタ１５６，１５７，１５
８，１４１，１４２，１４３，１４４からの出力
すなわち下位に４ビツトデータ拡張（桁上げ）さ
れた圧縮符号データLoとが乗算部１２２に供給
され、この乗算部１２２における加算器１３５と
レジスタ１３６とによつて、第４表による圧縮符
号データLoと減衰率αとの乗算を行う。その後、
乗算結果Lo・αはシフトレジスタ１３７に格納
される。 シフトレジスタ１６３に格納された出力Ｘと、
シフトレジスタ１３７の出力｜Lo・α｜は、伸
長部１８１の演算部１８２に送られ、この演算部
１８２従つてEx−OR１６４と、加算器１６５
と、レジスタ１６６とにより、第５表にある
「Loに対応する演算」を行い、第一のデータは所
定の減衰による伸長（再生）を完了し、レジスタ
１６６に格納される。この一連の処理に並行し
て、圧縮符号データLoはROM１５９により第２
表に従つた変換を行い出力Doとなり、ポインタ
１６０(1)を更新する。 次に入力端子１５０，１５１，１５２，１５３
及び１３０，１３１，１３２から第一のデータ
Loと無関係な次のチヤネルのADPCM圧縮符号デ
ータLoが入力される。ROM１６２の出力Ｘがポ
インタ１６０(2)の出力Poに依存していることと、
ROM１５９を通じて第２のデータLoが変換され
たDoが該ポインタ１６０(2)を更新すること以外、
第一のデータの処理と全く同一の処理が行われ、
レジスタ１６６には第一のデータの伸長値（再生
値）と第二のデータの伸長値（再生値）が、それ
ぞれ所定の減衰を受けて加算された結果が格納さ
れている。 このように複数組ＮのチヤネルのADPCM圧縮
符号データLoの入力データが同様な処理により
演算された後、レジスタ１６６の出力はレジスタ
１６７に格納され、出力端子よりＮチヤネルの合
成されたPCM伸長符号データとして出力される。 このＮチヤネルの演算は所定時間Ｔ内で完了
し、次の所定時間Ｔでは再び、次の第一のデータ
の処理から行われるものである。 上述した実施例では減衰率αを８段階に設定し
たが、例えば16段階にする場合、レジスタ１４１
〜１４４にもう１つ類似レジスタを追加し、１３
４のシフトレジスタをもう１ビツト追加するだけ
で達成できる。 第４図は第二の実施例を示す回路図であつて、
第１図に示したレジスタ１５５〜１５８，１４１
〜１４４と、論理ゲート１３３と、シフトレジス
タ１３４と、加算器１３５と、レジスタ１３６と
をROM１３８で構成した例である。この実施例
では入力端子１５１，１５２，１５３，１３０，
１３１，１３２を直接、このROMの入力とし、
これら入力端子よりの入力データLoと減衰率α
との積を第５表に従つて出力するものである。こ
のようにROM１３８は第１図におけるレジスタ
１４１，１４２，１４３，１４４と、加算器１３
５と、レジスタ１３６と、ゲート１３３と、シフ
トレジスタ１３４の総合した動作を代用するもの
である。第４図中に示すROM１３８以外の構成
成分は全て第１図の動作と全く同じ動作をするの
で、ここではその説明を省略する。 （発明の効果） 以上詳細に説明したように、この発明によれば
ADPCM圧縮符号データLoと減衰率αとの積を予
めとつておき、伸長処理と同時に減衰を実行する
ようにしたため、伸長後に減衰演算をする手間が
省け、時間の節約が図れる。 さらに、この発明では、第３図に示した従来装
置で各チヤネルの伸長データを格納していたレジ
スタが、チヤネル数によらず１個ですむため、回
路の節約が図れる効果がある。 また、チヤネル数によらず、入力部のレジスタ
は四段で済み、また桁上げ部のレジスタも四段で
済み、しかも、チヤネル数の増減に応じてポイン
タの段数を設定すれば伸長処理が出来るので、構
成が簡単となる。 従つて、この発明は高速サンプリング周波数
で、複数のADPCM音源の同時伸長を期待する電
子楽器装置に適用して好適であると共に、装置を
LSI化して安価な音声合成装置を提供することも
可能である。
合成装置に関する。 （従来の技術） 人の発声する音声、楽器の音、その他種々の音
を合成する技術が開発され実用化されている。 第２図は、従来提案されたADPCM多チヤネル
合成装置の一例を示すブロツク図である。 この発明の理解を容易にするため、この従来装
置につき説明する。 第２図において、５０，５１，５２，５３は送
られてくるADPCM符号の入力端子で、５０は極
性ビツト、５１はADPCM符号の振幅ビツトのう
ちで最上位桁ビツトの、５２は２番目の、５３は
最下位桁ビツトの入力端子である。５４はレジス
タ５８のシリアル入力である。５５，５６，５
７，５８はADPCM符号を格納しておくための１
ビツトのレジスタである。レジスタ５６〜５８は
シフト機能を有する。５９はリードオンリーメモ
リ（以下ROMという）で、レジスタ５６の出力
をアドレスの最上位、レジスタ５７の出力を２番
目のアドレス、レジスタ５８の出力を３番目のア
ドレス（アドレスの最下位）とし、ポインタ移動
量Doを出力する。６０は出力10ビツトのポイン
タでROM５９の出力Doによつて、出力Poを変化
させる。６１はポインタリミツタで、ポインタ６
０の出力Poを特定の範囲に限定してQoを出力す
る。６２はROMで、ポインタリミツタ６１の出
力Qoをアドレスとして、16ビツトのデータＸを
出力する。このＸは量子化ステツプサイズに対応
した量であり、この例では振幅ビツトの最上位桁
ビツトの復調量に対応した基準値である。６３は
16ビツトのシフトレジスタで、ROM６２の出力
を格納し、かつ、シフトダウンする機能を有す
る。６４は16個のEx−ORゲートによつて構成さ
れ、それぞれのEx−ORゲートの一入力は、共通
にレジスタ５５の出力と接続している。 従つて、レジスタ５５の出力が１の場合、Ex
−ORゲート６４はシフトレジスタ６３の出力ビ
ツトを反転させ、加算器６５に出力する。シフト
レジスタ５５の出力が０の場合には、Ex−ORゲ
ート６４はシフトレジスタ６３の出力ビツトをそ
のまま加算器６５に出力する。６５は16ビツトの
加算器で、Ex−ORゲート６４の出力とレジスタ
６６との出力とを加算する。レジスタ５６の出力
が１のときのみ、レジスタ６６に結果を格納す
る。６６は16ビツトのレジスタである。６７は16
ビツトのレジスタである。６８はレジスタ６７の
出力端子である。７０はレジスタ６６に初期ロー
ド値をセツトするための初期値入力端子、７１は
ポインタ６０にポインタ初期値をセツトするため
のポインタ初期値入力端子である。 次に動作を説明する。各レジスタに格納された
データのうち、初期ロード値は端子７０から入力
されてレジスタ６６にセツトされる。また、ポイ
ンタ初期値（６ビツト）は端子７１から入力され
てポインタ６０にセツトされる。ポインタ６０で
はポインタ初期値に対して上位４ビツトを付加す
る符号拡張を行い出力10ビツトにする。 次に、メモリから読み出されるADPCM符号は
入力端子５０，５１，５２，５３に入力される。
入力端子５０，５１，５２，５３からの４ビツト
のADPCM符号はそれぞれレジスタ５５、レジス
タ５６、レジスタ５７、レジスタ５８に格納され
る。各レジスタのパターンとLoの関係を第１表
に示す。これらのデータが格納されると同時に、
ROM６２の出力Ｘはシフトレジスタ６３に格納
される。レジスタ５５、レジスタ５６、レジスタ
５７、レジスタ５８の出力ビツトパターンによ
り、第１表で示される演算を加算器６５で行な
う。ただし、第１表において＊は演算前のレジス
タ６６の値を示す。また〔・〕はその中の数を越
えない最大の整数（一般にガウス記号と呼ばれて
いる）を表わす。 次に、 △o+1＝△o・Mo ……(1) の演算を乗算を行なうことなく実行する原理を説
明する。(1)式においてMo、△oをそれぞれ次のよ
うに変形する。 Mo＝AD N ……(2) △o＝△nio・AP o ……(3) ただし、Ａ、△nioは正の定数、Do、Poは整数
とする。すると(1)式により △o+1＝△nio・AP o +D o ……(4) と表わされ、Po、Doは整数であるから、 Po+1＝Po＋Do ……(5) も整数であり、(4)式は、 △o+1＝△nio・AP o+1 ……(6) となり、△o+1も△oと同じ形の式で表現できる。 また、量子化ステツプサイズ△o+1の最大値△n
ａｘと最小値△nioとについても同じ形で表現され
る。 △nio＝△nio・AO ……(7) △nax＝△nio・AP nax ……(8) (6)式、(7)式、(8)式よりPo+1は０〜Pnaxの範囲で
あれば(6)式の△o+1は△nio〜△nax範囲の値に限定
される。したがつて、０〜Pnaxの範囲の整数につ
いて、△nio・AP oの値をあらかじめ計算してお
き、メモリに格納し、Poをポインタ出力（記憶
素子のアドレス）として用いれば、(5)式の演算だ
けで、(1)式の乗算を行なうことなく、量子化ステ
ツプサイズ△o+1を決定できる。(5)式におけるDo
は量子化ステツプサイズ移動係数Moと同様に音
声の圧縮符号Loと対応した値で、ここではポイ
ンタ移動量と称し、その値を第２表に示す。 ROM５９によつて第２表に示されるADPCM
符号Loからポインタ移動量Doへの変換が行なわ
れポインタ６０において(5)式の演算を実行してい
る。 またポインタリミツタ６１によつて、ポインタ
６０の出力は０〜Pnaxの範囲に制限される。ポイ
ンタリミツタ６１の出力Qoは、ROM６２のアド
レス入力となる。ROM６２では、ポインタリミ
ツタ出力Qoをアドレスとして、量子化ステツプ
サイズ△nioAO〜△nioAP naxまでの値が格納されて
いる。しかし、演算の処理上、実際には上記
（ADPCM符号における最上位振幅ビツトの復調
器）の４倍の値が格納されている。その内容を第
３表に示す。 次に、ROM６２の出力はシフトレジスタ６３
に格納される。レジスタ５５、レジスタ５６、レ
ジスタ５７、レジスタ５８の出力ビツトパターン
により、第１表で示される演算を加算器６５で行
う。 この演算結果はレジスタ６６に格納された後、
レジスタ６７を介して出力される。 このようにして、ADPCM符号データ１個に対
しての処理が終了すると、メモリ（図示せず）か
ら次のADPCM符号が入力され、レジスタ５５，
５６，５７，５８に格納され、前述の如き処理を
くり返す。 第３図は、第２図に示される従来のADPCM再
生装置を基本の構成として、複数（Ｎ）の異なる
チヤネルの独立したADPCM符号化したデータを
入力にもち且つ、この複数のデータを伸長時にそ
れぞれ任意の減衰率で減衰させた後、加算するこ
とにより、合成しPCM伸長符号データを出力さ
せるようにした従来の多チヤネル合成装置を示
す。 第３図において第２図と同一の機能を有する構
成成分には同一符号を付して示す。６６(1)、６６
(2)、６６(3)……，６６(N)は第２図のレジスタ６６
と同じ機能をもつたレジスタである。７２はデジ
タルの減衰器である。７５はこの減衰器の減衰率
を指示する入力端子である。７３はこの減衰器７
２の出力とレジスタ７４の出力とを加算する加算
器であり、加算結果をレジスタ７４に出力する。
レジスタ６７はレジスタ７４の出力に接続された
レジスタである。６８はレジスタ６７の出力端子
である。 次に第３図の動作を説明する。 端子５０，５１，５２，５３よりADPCM符号
化され、且つ独立した内容を持つた互いに独立し
た複数組(N)のチヤネルのデータが所定時間(T)内
に、１組ずつ順にＮ組分入力される。この所定時
間ＴをＮ等分する時間をtoとした場合、複数組Ｎ
のうち１組（ある１つのチヤネルに対応する）で
一番目のデータは、第２図で説明した動作によ
り、時間to内に例えばレジスタ６６(1)を使い、伸
長（再生）されたデータとして格納される。次
に、この伸長された一番目のデータは、減衰器７
２に入力される。この減衰器７２では、端子７５
より入力される減衰率指示信号により、伸長され
た一番目のデータを所定のデータに減衰して出力
する。次に、この減衰した一番目のデータは加算
器７３に入力され、レジスタ７４の出力（初期値
は０）と加算し、更新されたデータとしてレジス
タ７４に格納される。以下、同様の動作をチヤネ
ル数すなわちＮ回くり返し、レジスタ７４には複
数組Ｎの入力データがそれぞれ所定の減衰を受け
た伸長データの総加算されたデータとして格納さ
れる。 その後、この総加算されたデータは、レジスタ
６７に格納され端子６８を通して、合成された
PCM伸長符号データとして、出力される。以下、
順にＴ期間毎に同様な動作を行い、端子６８から
はＮ組の独立したデータがそれぞれ所定の減衰を
受けて合成された一つのPCM伸長符号データと
して出力される。ここで減衰率は最大１であり、
チヤネル数が１のときには減衰器７２を素通りし
て通過し、チヤネル数Ｎのときには、各チヤネル
毎の伸長データは1/Nに減衰するようになしてい
る。 ところで、この第３図に示す構成において、
ADPCM圧縮符号データの各ビツトが入力する入
力端子５０〜５３及びレジスタ５５〜５８入力部
８０を構成している。また、ROM５９からポイ
ンタ６０(1)〜６０(N)、ポインタリミツタ６１、
ROM６２、シフトレジスタ６３、Ex−ORゲー
ト６４、加算器６５、レジスタ６６(1)〜６６(N)は
伸長部８１を構成しており、特にEx−ORゲート
６４、加算器６５及びレジスタ６６(1)〜６６(N)は
圧縮符号データの伸長値を各チヤネル毎に算出し
かつ各チヤネル毎に算出された伸長値を合成して
合成されたPCM伸長符号データを出力する演算
部８２を構成している。 （発明が解決しようとする問題点） しかしながら、第３図に示すような多チヤネル
合成装置では、伸長部特にその演算部に各チヤネ
ル毎の伸長データを格納するためのチヤネル数に
応じた個数のレジスタ６６(1)〜６６(N)が必要とな
り、これがため、装置の構成が複雑かつ高価とな
るという問題点があつた。 さらに、減衰器をPCM伸長段の後段に設けて
いるため、PCM伸長処理と減衰演算とを時間順
次に行うこととなり、従つて多チヤネル合成のた
めの時間が長びくといつた問題点があつた。 この発明の目的は、以上述べた欠点を除去し、
伸長データを格納するレジスタをチヤネル数に依
存せず常に一つとし、減衰器をPCM伸長処理中
に同時に作用するように設定したため、少ない回
路規模で短い時間内に所定の演算が行える優れた
多チヤネル合成装置を提供することにある。 （問題を解決するための手段） この発明は、ADPCM多チヤネル合成装置にお
いて、入力するADPCM圧縮符号データに所定の
減衰率を乗ずる回路を設けたものである。 従つて、この発明の多チヤネル合成装置におい
ては、圧縮符号データを桁上げする桁上げ部と、
この圧縮符号データの減衰率を決める減衰率決定
部と、桁上げされた圧縮データと減衰率とを乗算
する乗算部と、演算部に設けられ伸長値をこの乗
算結果により減衰しかつ合成されたPCM符号デ
ータを出力するレジスタとを具えることを特徴と
する。 （作用） このように、この発明の構成によれば、入力す
る圧縮符号データに対応する減衰率の決定を伸長
処理とは別個に並列的に出来るので、チヤネル合
成の時間を短縮できる。 さらに、この発明の構成によれば、演算部のレ
ジスタを各チヤネル共通の一個のレジスタとして
構成するので、装置の構成が簡単かつ安価とな
る。 （実施例） 以下、図面を参照してこの発明の実施例につき
説明する。 第１図は、この発明の第一の実施例を示す回路
図であつて、１２０は入力したADPCM符号デー
タLoのビツトの桁上げを行う桁上げ部で、 １４１，１４２，１４３，１４４は桁上げ部１
２０を構成する各１ビツトのレジスタである。１
２１は減衰率決定部で、例えば３ビツトで減衰率
αを指定する入力端子１３０，１３１，１３２、
論理ゲート１３３及びシフトレジスタ１３４で構
成している。さらに１２２は圧縮データLoと減
衰率αとの乗算を行う乗算部で、加算器１３５、
レジスタ１３６及びシフトレジスタ１３７で構成
している。構成成分１５０〜１７１は、第２図に
示した構成成分５０〜７１と全く同一の機能であ
るので説明は省略し名称のみ述べる。 １５０，１５１，１５２，１５３はADPCM圧
縮符号データLoの入力端子、１５４はシリアル
入力端子、１５５，１５６，１５７，１５８はレ
ジスタ１４１〜１４４と連動する各１ビツトのレ
ジスタ、１５９はリードオンリーメモリ（以下
ROMという）、１６０(1)〜１６０(N)はポインタ
でROM１５９の出力Doによつて出力Poを変化さ
せる。 １６１はポインタリミツタ、１６２はROM、
１６３はシフトレジスタ、１６４はEx−ORゲー
ト、１６５は加算器、１６６はレジスタ、１６７
はレジスタ、１６８はレジスタ１６７の出力端子
である。 以下、第１図の実施例の動作について説明す
る。入力部１８０の入力端子１５０，１５１，１
５２，１５３から入力される第一組（第一チヤネ
ル）の４ビツトのADPCM圧縮符号データLoはそ
の極性ビツト、最上位、第二番目及び最下位ビツ
トがそれぞれレジスタ１５５，１５６，１５７，
１５８に格納される。同時に減衰率決定部１２０
のレジスタ１４１，１４２，１４３，１４４には
固定のデイジタル値“１”、“０”、“０”、“０”が
それぞれ格納され、圧縮符号データLoのビツト
の桁上げが行われる。４ビツトの圧縮データLo
は伸長部１８１に供給され、先ずそのROM１５
９に加えられ、第３図につき説明したように、動
作が行われ、出力Doによつてポインタ１６０(1)
から出力Poを生じ、この出力Poによつてポイン
タリミツタ１６１から出力Qoを生じ、この出力
QoがROM１６２に入力する。そして、ROM１
６２の最上位桁ビツトの伸長の基準値である出力
Ｘはシフトレジスタ１６３に格納される。 この第一組のADPCM圧縮符号データLoの格納
と共に、減衰率決定部１２１の入力端子１３０，
１３１，１３２からこの圧縮符号データLoに対
応した第一の減衰率指定信号がシフトレジスタに
直接格納されると共に、これら指定信号の一部が
ゲート１３３を介してシフトレジスタ１３４に格
納される。このシフトレジスタ１３４からの減衰
率αの出力と、レジスタ１５６，１５７，１５
８，１４１，１４２，１４３，１４４からの出力
すなわち下位に４ビツトデータ拡張（桁上げ）さ
れた圧縮符号データLoとが乗算部１２２に供給
され、この乗算部１２２における加算器１３５と
レジスタ１３６とによつて、第４表による圧縮符
号データLoと減衰率αとの乗算を行う。その後、
乗算結果Lo・αはシフトレジスタ１３７に格納
される。 シフトレジスタ１６３に格納された出力Ｘと、
シフトレジスタ１３７の出力｜Lo・α｜は、伸
長部１８１の演算部１８２に送られ、この演算部
１８２従つてEx−OR１６４と、加算器１６５
と、レジスタ１６６とにより、第５表にある
「Loに対応する演算」を行い、第一のデータは所
定の減衰による伸長（再生）を完了し、レジスタ
１６６に格納される。この一連の処理に並行し
て、圧縮符号データLoはROM１５９により第２
表に従つた変換を行い出力Doとなり、ポインタ
１６０(1)を更新する。 次に入力端子１５０，１５１，１５２，１５３
及び１３０，１３１，１３２から第一のデータ
Loと無関係な次のチヤネルのADPCM圧縮符号デ
ータLoが入力される。ROM１６２の出力Ｘがポ
インタ１６０(2)の出力Poに依存していることと、
ROM１５９を通じて第２のデータLoが変換され
たDoが該ポインタ１６０(2)を更新すること以外、
第一のデータの処理と全く同一の処理が行われ、
レジスタ１６６には第一のデータの伸長値（再生
値）と第二のデータの伸長値（再生値）が、それ
ぞれ所定の減衰を受けて加算された結果が格納さ
れている。 このように複数組ＮのチヤネルのADPCM圧縮
符号データLoの入力データが同様な処理により
演算された後、レジスタ１６６の出力はレジスタ
１６７に格納され、出力端子よりＮチヤネルの合
成されたPCM伸長符号データとして出力される。 このＮチヤネルの演算は所定時間Ｔ内で完了
し、次の所定時間Ｔでは再び、次の第一のデータ
の処理から行われるものである。 上述した実施例では減衰率αを８段階に設定し
たが、例えば16段階にする場合、レジスタ１４１
〜１４４にもう１つ類似レジスタを追加し、１３
４のシフトレジスタをもう１ビツト追加するだけ
で達成できる。 第４図は第二の実施例を示す回路図であつて、
第１図に示したレジスタ１５５〜１５８，１４１
〜１４４と、論理ゲート１３３と、シフトレジス
タ１３４と、加算器１３５と、レジスタ１３６と
をROM１３８で構成した例である。この実施例
では入力端子１５１，１５２，１５３，１３０，
１３１，１３２を直接、このROMの入力とし、
これら入力端子よりの入力データLoと減衰率α
との積を第５表に従つて出力するものである。こ
のようにROM１３８は第１図におけるレジスタ
１４１，１４２，１４３，１４４と、加算器１３
５と、レジスタ１３６と、ゲート１３３と、シフ
トレジスタ１３４の総合した動作を代用するもの
である。第４図中に示すROM１３８以外の構成
成分は全て第１図の動作と全く同じ動作をするの
で、ここではその説明を省略する。 （発明の効果） 以上詳細に説明したように、この発明によれば
ADPCM圧縮符号データLoと減衰率αとの積を予
めとつておき、伸長処理と同時に減衰を実行する
ようにしたため、伸長後に減衰演算をする手間が
省け、時間の節約が図れる。 さらに、この発明では、第３図に示した従来装
置で各チヤネルの伸長データを格納していたレジ
スタが、チヤネル数によらず１個ですむため、回
路の節約が図れる効果がある。 また、チヤネル数によらず、入力部のレジスタ
は四段で済み、また桁上げ部のレジスタも四段で
済み、しかも、チヤネル数の増減に応じてポイン
タの段数を設定すれば伸長処理が出来るので、構
成が簡単となる。 従つて、この発明は高速サンプリング周波数
で、複数のADPCM音源の同時伸長を期待する電
子楽器装置に適用して好適であると共に、装置を
LSI化して安価な音声合成装置を提供することも
可能である。
【表】
【表】
【表】
【表】
【表】
【表】
【表】
第１図及び第４図はこの発明の多チヤネル合成
装置の実施例をそれぞれ示すブロツク図、第２図
及び第３図は従来の多チヤネル合成装置を示すブ
ロツク図である。 １２０……桁上げ部、１２１……減衰率決定
部、１２２……乗算部、１３０〜１３２，１５０
〜１５３，１７０……入力端子、１３６，１４１
〜１４１，１５５，１６６，１６７……レジス
タ、１３３……論理ゲート、１３４，１３７，１
６３……シフトレジスタ、１３５，１６５……加
算器、１５４……シリアル入力端子、１５９，１
６２……リードオンリーメモリ（ROM）、１６
０(1)〜１６０(N)……ポインタ、１６１……ポイン
タリミツタ、１６４……Ex−ORゲート、１６８
……出力端子、１８０……入力部、１８１……伸
長部、１８２……演算部。
装置の実施例をそれぞれ示すブロツク図、第２図
及び第３図は従来の多チヤネル合成装置を示すブ
ロツク図である。 １２０……桁上げ部、１２１……減衰率決定
部、１２２……乗算部、１３０〜１３２，１５０
〜１５３，１７０……入力端子、１３６，１４１
〜１４１，１５５，１６６，１６７……レジス
タ、１３３……論理ゲート、１３４，１３７，１
６３……シフトレジスタ、１３５，１６５……加
算器、１５４……シリアル入力端子、１５９，１
６２……リードオンリーメモリ（ROM）、１６
０(1)〜１６０(N)……ポインタ、１６１……ポイン
タリミツタ、１６４……Ex−ORゲート、１６８
……出力端子、１８０……入力部、１８１……伸
長部、１８２……演算部。
Claims (1)
- 【特許請求の範囲】 １ 所定のビツト数から成るADPCM圧縮符号デ
ータがチヤネル毎に供給される入力部と、 該チヤネル数に対応して設けられ該圧縮符号デ
ータを第１のアドレスにもち対応するポインター
移動量を出力する第１のリードオンリーメモリ
と、該ポインター移動量に対応した第２のアドレ
スを生ずるポインタと、前記第２のアドレスに対
応して読み出された基準値を生ずる第２のリード
オンリーメモリ及び該基準値を用いて前記チヤネ
ル毎の圧縮符号データの伸長値を演算し得られた
チヤネル毎の伸長値から合成されたPCM伸長符
号データを出力する演算部を含む伸長部と を具えるADPCM多チヤンネル合成装置におい
て、 さらに、前記圧縮符号データを桁上げする桁上
げ部と、 該圧縮符号データの減衰率を決める減衰率決定
部と、 前記桁上げされた圧縮符号データと該減衰率と
を乗算する乗算部と、 前記演算部に設けられ、前記伸長値を前記乗算
結果により減衰しかつ合成されたPCM符号デー
タを出力するレジスタと を具えることを特徴とするADPCM多チヤネル合
成装置。 ２ 前記桁上げ部、減衰率決定部及び乗算部をリ
ードオンリーメモリで構成したことを特徴とする
特許請求の範囲第１項記載のADPCM多チヤネル
合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269067A JPS62127897A (ja) | 1985-11-29 | 1985-11-29 | Ａｄｐｃｍ多チヤネル合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269067A JPS62127897A (ja) | 1985-11-29 | 1985-11-29 | Ａｄｐｃｍ多チヤネル合成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62127897A JPS62127897A (ja) | 1987-06-10 |
| JPH0582960B2 true JPH0582960B2 (ja) | 1993-11-24 |
Family
ID=17467193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269067A Granted JPS62127897A (ja) | 1985-11-29 | 1985-11-29 | Ａｄｐｃｍ多チヤネル合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62127897A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970254B2 (ja) * | 1992-08-31 | 1999-11-02 | 日本電気株式会社 | 音声合成方法及びその装置 |
-
1985
- 1985-11-29 JP JP60269067A patent/JPS62127897A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62127897A (ja) | 1987-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |