KR0169387B1 - 씨디/씨디-아디 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치 - Google Patents

씨디/씨디-아디 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치 Download PDF

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KR0169387B1 KR1019950012242A KR19950012242A KR0169387B1 KR 0169387 B1 KR0169387 B1 KR 0169387B1 KR 1019950012242 A KR1019950012242 A KR 1019950012242A KR 19950012242 A KR19950012242 A KR 19950012242A KR 0169387 B1 KR0169387 B1 KR 0169387B1
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Abstract

본 발명은 CD/CD-I 음성 신호의 엘,알 채널 사이의 혼합을 이용한 오디오 처리 장치에 관한 것으로, 감쇠시키기를 원하는 값(attd)을 입력으로 받아, 실제로 감쇠시킬 8비트의 감쇠 계수(adder_clock)를 발생시켜 클럭 신호의 형태로 직렬 출력하는 감쇠 계수 신호 발생 수단(100)과, 상기 감쇠 계수 신호 발생 수단(100)으로부터 출력되는 신호(adder_clock)와 L 또는 R 채널의 병렬 음성 신호, 시프트 클럭 신호(shift_clock), 제1선택 신호(load/shift)를 입력으로 받아, 일정한 감쇠량을 순차적으로 발생시키고 발생된 감쇠량을 선택적으로 더함으로써, 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 감쇠기(200)와, 상기 감쇠기(200)로부터 출력되는 감쇠된 음성 신호와 오버플로 제어신호(overflow)를 입력으로 받아, 오버플로의 발생을 방지하고 20비트 크기의 음성 신호를 16비트로 변환시켜 출력하는 오버플로 방지 수단(300)과, 상기 오버플로 방지 수단(300)으로부터 출력되는 병렬 음성 신호와 로드 제어 신호(load_output)를 입력으로 받아, 병렬 음성 신호를 직렬로 변환시켜 출력단으로 출력하는 직/병렬 변환 수단(400)으로 구성되어 있으며, 원하는 감쇠량을 얻는데 필요한 하드웨어의 수를 최소화하기 위해서 시간 분할 처리를 통해서 한 개의 감쇠기만으로 4가지 방향의 LR채널 음성 신호(LL, LR, RR, RL)의 혼합을 구현하도록 한 CD/CD-I 음성신호의 엘,알 채널 사이의 혼합을 이용한 오디오 처리 장치에 관한 것이다.

Description

씨디/씨디-아이 음성 신호의 엘,알 채널 사이의 혼합을 이용한 오디오 처리 장치
제1도는 종래의 오디오 처리장치에서, 엘, 알(L,R)채널 사이의 음성 신호 혼합과정을 도시한 개념도이고,
제2도는 종래의 오디오 처리 장치와 그 주변 관련 장치를 나타낸 블럭도이고,
제3도는 본 발명의 실시예에 따른 씨디/씨디-아이(CD/CD-I) 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치에서 신호 감쇠 수행시, 요구되는 감쇠량(정규화된 값)에 대한 실제 감쇠량을 나타낸 감쇠 계수표이고,
제4도는 본 발명의 실시예에 따른 CD/CD-I 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치의 전체 블럭도이고,
제5도는 제4도에 도시된 오디오 처리 장치에서 입력 샘플에 대한 감쇠 타이밍도이고,
제6도는 제4도에 도시된 오디오 처리 장치에서 입력과 출력 사이의 도식적인 전체 타이밍도이고,
제7도는 제4도에 도시된 오디오 처리 장치에서 시프트 레지스터의 상세 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 감쇠 계수 신호 발생기 200 : 감쇠기
300 : 오버플로(Overflow) 방지 회로 400 : 직/병렬 변환 회로
500 : 마이크로 프로세서 600 : ADPCM 디코더
700 : 오디오 처리 장치 800 : 디지탈/아날로그 변환기
본 발명은 CD/CD-I 음성 신호의 L, R 채널 사이의 혼합을 이용한 오디오 처리 장치에 관한 것으로서, 더 상세히 말하자면, 원하는 감쇠량을 얻는데 필요한 하드웨어의 수를 최소화하기 위해서 시간 분할 처리를 통해서 한 개의 감쇠기 만으로 4가지 방향의 L, R 채널 음성 신호(LL, LR, RR, RL)의 혼합을 구현한 CD/CD-I 음성 신호의 L,R 채널 사이의 혼합을 이용한 오디오 처리장치에 관한 것이다.
종래의 오디오 처리 장치는 L(Left)채널, R(Right)채널로부터 나오는 각각의 음성 신호(LL, LR, RR, RL)에 대해서 감쇠기를 이용하여 원하는 정도의 감쇠를 행한다음 상호보완적으로 더해줌(Mixing)으로써, 추가적인 음향 효과를 얻도록 하는 방법을 사용하고 있다.
여기서, 상기한 각각의 음성 신호(LL, LR, RR, RL)의 의미는 각각의 입력 채널과 출력 채널의 방향을 의미하는 것으로서, 'LR(Left-to-Right)'이란 왼쪽 채널 입력이 오른쪽 채널로 출력되는 음성 신호를 의미하게 된다.
이하, 첨부된 도면을 참고로 하여 종래의 오디오 처리 장치에서 L, R 채널 사이의 음성 신호 혼합과정을 개념적으로 설명하기로 한다.
제1도는 종래의 오디오 처리 장치에서 L, R 채널 사이의 음성 신호 혼합과정을 도시한 개념도이고,
제2도는 종래의 씨디/씨디-아이 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치와 그 주변 관련 장치를 나타낸 블럭도이다.
제1도에 도시되어 있듯이, L채널을 통해서 들어온 L신호는 감쇠기를 통해서 L채널로 출력된다(G(LL)). 동시에 R채널을 통해서 들어온 R신호도 감쇠기를 통해서 L채널로 출력되는데(G(RL)), 이 두가지 신호는 서로 더해져서 최종적으로 L채널은 (L*G(LL) + R*G(RL))의 크기로 출력된다.
이와 같이, L채널 출력단으로 출력되는 음성 신호는 단지 입력된 L채널의 입력신호(L) 뿐만 아니라, R채널 입력 신호(R)의 성분도 감쇠기를 통해서 더해짐으로써 음향 효과(예를 들어 에코 또는 서라운드 음향 효과)를 얻을 수 있게 한 것이다.
그리고, R채널의 출력도 이와 유사하게 R채널의 입력 신호와 L채널의 입력신호에 대해 각각의 정해진 감쇠계수를 곱한 (R*G(RR) + L*G(LR))의 크기로 출력이 된다.
다음으로, 종래의 오디오 처리 장치와 그 주변 관련 장치에 대해서 설명하기로 한다.
제2도에 도시되어 있듯이, 종래의 오디오 처리 장치와 그 주변 관련 장치의 구성은, ADPCM 엔코더를 통해서 압축된 CD-I 압축 음성 데이타를 각각 시리얼 포맷으로 입력받아, 오디오 처리 장치(700)의 각 채널로 보내기 위해 압축된 입력 데이타를 풀어 출력하는 ADPCM 디코더(600)와; 상기 ADPCM 디코더(600)로부터 출력되는 음성 데이타 또는 CD플레이어로부터 오는 음성 데이타(CD-DA)를 입력으로 받아, 입력된 L, R채널의 음성 신호를 감쇠기를 이용하여 원하는 정도의 감쇠를 행한다음 상호 보완적으로 더해줌(Mixing)으로써, 추가적인 음향 효과를 얻도록 하는 오디오 처리장치(700)와; 상기 오디오 처리 장치(700)의 L채널과 R채널로부터 출력되는 각각의 디지탈 음성 신호를 독자적인 시리얼 포맷으로 입력받아, 각각의 아날로그 음성 신호로 변환시켜 사람이 직접 들을 수 있는 음성 신호로 복원하여 출력하는 디지탈/아날로그 변환기(800)와; 상기한 전체 시스템을 관할 및 제어하는 마이크로 프로세서(500)로 이루어진다.
상기한 오디오 처리 장치(700)에 입력되는 음성 신호는 최하위비트(LSB)가 먼저 입력되는 20비트의 해상도를 가지는 신호로서, 20비트가 된 이유는 입력으로 들어올 데이타가 상기 ADPCM 디코더(600)의 출력으로 실제 크기는 16비트이나 오디오 처리 장치(700)에서 오버플로 및 소수점 이하의 값들을 포함한 20비트를 입력으로 받음으로써, 본 발명에서 추가적인 연산에서의 라운드 에러(Round Error)를 줄일 수 있도록 하였다.
그러나, 이러한 종래의 오디오 처리 장치에서는, 원하는 감쇠를 행하기 위해서 상기한 음성 신호(LL, LR, RR, RL)에 대해서 각각의 감쇠기를 사용하기 때문에 모두 네 개의 감쇠기가 필요하게 되고, 이로 인해 하드웨어가 차지하는 면적이 커지고 처리가 복잡해지는 문제점이 있다.
이와 같은 종래의 문제점을 해결하기 위해서, 종래의 오디오 장치에서 사용된 네 개의 감쇠기를 두 개의 감쇠기(L채널 감쇠기, R채널 감쇠기)로 줄임으로써, 하드웨어의 간단화에 기여하고 처리상의 문제를 줄이고자 하는 기술이 대한민국 특허출원 출원번호 제94-15676호(출원일자 : 서기 1994년 6월 30일)의 감쇠기를 이용한 믹서에서 제시된 바 있다.
그러나, 상기한 감쇠기를 이용한 믹서는 순차 처리나 오버플로 처리 기능이 보완됨으로써 처리상의 어려움을 해결하는데 효과가 있지만, 두 개의 감쇠기를 사용하기 때문에 여전히 하드웨어를 최소화시키지 못하는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 원하는 감쇠량을 얻는데 필요한 하드웨어의 수를 최소화하기 위해서 시간 분할 처리를 통해서 한 개의 감쇠기만으로 4가지 방향의 L, R 채널 음성신호(LL, LR, RR, RL)의 혼합을 구현한 CD/CD-I 음성 신호의 L, R채널 사이의 혼합을 이용한 오디오 처리 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 구성은, 감쇠시키기를 원하는 값을 입력으로 받아, 실제로 감쇠시킬 8비트의 감쇠 계수를 발생시켜 클럭 신호의 형태로 직렬 출력하는 감쇠 계수 신호 발생 수단과;
상기 감쇠 계수 신호 발생 수단으로부터 출력되는 신호와 L 또는 R 채널의 병렬 음성 신호, 시프트 클럭 신호, 제1선택 신호를 입력으로 받아, 일정한 감쇠량을 순차적으로 발생시키고 발생된 감쇠량을 선택적으로 더함으로써, 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 감쇠 수단와;
상기 감쇠 수단로부터 출력되는 감쇠된 음성 신호와 오버플로 제어신호를 입력으로 받아, 오버플로의 발생을 방지하고 20비트 크기의 음성 신호를 16비트로 변환시켜 출력하는 오버플로 방지 수단과;
상기 오버플로 방지 수단으로부터 출력되는 병렬 음성 신호를 직렬로 변환시켜 출력단으로 출력하는 직/병렬 변환 수단으로 이루어져 있다.
상기한 감쇠 수단의 구성은,
L 또는 R 채널의 병렬 음성 신호와 시프트 클럭 신호, 제1선택 신호 그리고 제1리세트 신호를 입력으로 받아, 제1선택 신호에 따라 입력된 음성 신호를 로드하거나 시프트하여 원하는 감쇠량을 순차적으로 발생시켜 출력하는 시프트 레지스터 블럭과;
상기 시프트 레지스터 블럭으로부터 출력되는 신호와 제1저장 수단, 제2저장수단의 출력 신호 그리고 제2선택 신호를 입력으로 받아, 입력된 제2선택신호에 따라 상기 세 개의 입력 중 하나의 입력을 선택하여 출력하는 선택수단과; 상기 선택 수단으로부터 출력되는 신호와 제3저장 수단의 출력 신호를 입력으로 받아, 두 신호의 가산을 수행함으로써 결과적으로 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 가산 수단과; 상기 가산 수단으로부터 출력되는 신호와, 상기 감쇠 계수 신호 발생 수단으로부터 출력된 클럭 신호, 그리고 제2리세트 신호를 입력으로 받아, 입력된 클럭 신호와 리세트 신호에 따라 상기 가산 수단의 출력을 제1, 제2저장 수단 및 상기 가산 수단으로 다시 전달하거나, 상기 오버플로 방지 수단으로 전달하거나, 또는 리세트시키는 제3저장 수단과; 상기 제3저장 수단에 저장되어 있는 신호를 각각 입력으로 받고 제1, 제2저장 제어신호를 각각 입력으로 받아, 상기한 저장 제어 신호에 의해 선택된 저장 수단에 입력된 신호를 일시 저장하고, 원하는 감쇠량을 얻을 때까지 제3저장 수단의 신호를 상기 선택 수단의 입력으로 전달하는 제1, 제2저장 수단으로 이루어진다.
상기한 시프트 레지스터 블럭의 구성은, 선택 신호와 시프트 클럭 신호를 입력으로 받아, 로드 또는 시프트 제어 신호와 시프트 클럭 신호를 출력하는 제어 수단과; 4비트의 L 또는 R 채널의 음성 신호를 각각 입력으로 받고, 상기 제어수단으로부터 출력된 시프트 클럭 신호, 로드 제어 신호, 시프트 제어 신호 및 제1리세트 신호를 공통입력으로 받아 선택 및 저장 기능을 수행하도록 동일하게 구성된 제1~제5시프트 레지스터로 이루어진다.
상기한 제어 수단의 구성은, 상기 선택 신호를 입력으로 받아, 반전시켜 로드 제어 신호를 발생시켜 출력하는 제1인버트 수단과; 상기 제1인버트 수단의 출력을 입력으로 받아, 반전시켜 시프트 제어 신호를 발생시켜 출력하는 제2인버트 수단과; 상기 시프트 클럭 신호를 입력으로 받아, 양질의 시프트 클럭 신호를 출력하는 제3, 제4 인버트 수단으로 이루어진다.
상기한 제1시프트 레지스터의 구성은, 제3음성 신호, 상기 제어 수단의 로드 제어 신호, 시프트 제어 신호 그리고 바로 다음단 시프트 레지스터에 있는 제1저장 수단의 다음 상태 출력, 동 시프트 레지스터에 있는 제4저장 수단의 전 상태와 다음 상태 출력을 입력으로 받아, 선택 기능을 수행하는 제4선택 수단과; 제0~제2음성 신호를 각각 하나의 입력 단자로 입력받고, 제2~제4저장 수단의 다음 상태 출력을 다른 하나의 입력 단자로 각각 입력받으며, 상기 로드 제어 신호를 선택 단자로 각각 입력받아 선택 기능을 수행하는 제1~제3선택 수단과; 상기 제1~제4선택 수단의 최종 출력을 각각 입력 단자로 입력받고, 상기 제어 수단의 시프트 클럭 신호를 클럭 단자로 입력받으며, 상기 제1리세트 신호를 리세트 단자로 입력받아, 일시 저장 기능을 수행하는 제1~제4저장 수단으로 이루어진다.
상기한 제4선택 수단의 구성은, 제3음성 신호와 상기 로드 제어 신호를 입력으로 받아 논리곱으로 수행하여 출력하는 2입력 논리곱 수단과; 상기 시프트 제어 신호를 각각 하나의 입력으로 받고, 바로 다음단 시프트 레지스터에 있는 제1저장 수단의 다음 상태 출력을 각각 또 하나의 입력으로 받으며, 동 시프트 레지스터에 있는 제4저장 수단의 전상태 출력과 다음 상태 출력을 각각 다른 입력으로 받아, 논리곱을 수행하여 출력하는 2개의 3입력 논리곱 수단과; 상기 3입력 논리곱 수단의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 제1부정 논리합 수단과; 상기 제1부정 논리합 수단의 출력을 입력으로 받아, 반전시켜 출력하는 인버트 수단과; 상기 인버트 수단의 출력과 상기 2입력 논리곱 수단의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 제2부정 논리합 수단으로 이루어지며, 마지막단에 위치한 제5시프트 레지스터에 있는 제4선택 수단의 2개의 3입력 논리곱 수단의 각각 하나의 입력은 제19음성 신호를 직접 공통 입력으로 받도록 구성되어 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제4도는 본 발명의 실시예에 따른 CD/CD-I 음성 신호의 L, R 채널 사이의 혼합을 이용한 오디오 처리 장치의 전체 블럭도이다.
제4도에 도시되어 있듯이 본 발명의 실시예에 따른 CD/CD-I 음성 신호의 L, R 채널 사이의 혼합을 이용한 오디오 처리 장치의 구성은, 감쇠시키기를 원하는 값(attd)을 입력으로 받아, 실제로 감쇠시킬 8비트의 감쇠 계수(adder_clock)를 발생시켜 클럭 신호의 형태로 직렬 출력하는 감쇠 계수 신호 발생기(100)와; 상기 감쇠 계수 신호 발생기(100)로부터 출력되는 신호(adder_clock)와 L 또는 R 채널의 병렬 음성 신호, 시프트 클럭 신호(shift_clock), 제1선택 신호(load/shift)를 입력으로 받아, 일정한 감쇠량을 순차적으로 발생시키고 발생된 감쇠량을 선택적으로 더함으로써, 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 감쇠기(200)와; 상기 감쇠기(200)로부터 출력되는 감쇠된 음성 신호와 오버플로 제어신호(overflow)를 입력으로 받아, 오버플로의 발생을 방지하고 20비트 크기의 음성 신호를 16비트로 변환시켜 출력하는 오버플로 방지 회로(300)와; 상기 오버플로 방지 회로(300)로부터 출력되는 병렬 음성 신호와 로드 제어신호(load_output)를 입력으로 받아, 병렬 음성 신호를 직렬로 변환시켜 출력단으로 출력하는 직/병렬 변환 회로(400)로 이루어져 있다.
상기한 감쇠기(200)의 구성은, L 또는 R 채널의 병렬 음성 신호와 시프트 클럭 신호(shift-clock), 제1선택 신호(load/shift), 그리고 제1리세트 신호(reset1)를 입력으로 받아, 제1선택 신호(load/shift)에 따라 입력된 음성 신호를 로드하거나 시프트하여 원하는 감쇠량을 순차적으로 발생시켜 출력하는 시프트 레지스터 블럭(210)과;
상기 시프트 레지스터 블럭(21)으로부터 출력되는 신호와 제1, 제2플립플롭(250,260)의 출력 신호 그리고 제2선택 신호(mux_sel)를 입력으로 받아, 입력된 제2선택신호(mux-sel)에 따라 상기 세 개의 입력 중 하나의 입력을 선택하여 출력하는 멀티플렉서(220)와; 상기 멀티플렉서(220)로부터 출력되는 신호와 제3플립플롭(240)의 출력 신호를 입력으로 받아, 두 신호의 가산을 수행함으로써 결과적으로 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 전가산기(230)과; 상기 전가산기(230)으로부터 출력되는 신호와, 상기 감쇠 계수 신호 발생기(100)으로부터 출력된 클럭 신호(adder_clock), 그리고 제2리세트 신호(reset2)를 입력으로 받아, 입력된 클럭 신호(adder_clock)와 리세트 신호(reset2)에 따라 상기 전가산기(230)의 출력을 제1, 제2플립플롭(250,260)으로 전달하거나 상기 전가산기(230)로 다시 전달하거나, 상기 오버플로 방지 회로(300)로 전달하거나, 또는 리세트시키는 제3플립플롭(240)과; 상기 제3플립플롭(240)에 저장되어 있는 신호를 각각 입력으로 받고 제1, 제2저장 제어신호(store1_clock, store2_clock)를 각각 입력으로 받아, 상기한 저장 제어 신호(store1_clock, store2_clock)에 의해 선택된 플립플롭에 상기 제3플립플롭(240)에 저장된 신호를 일시 저장하고, 원하는 감쇠량을 얻을 때까지 제3플립플롭(240)의 신호를 상기 멀티플렉서(220)의 입력으로 전달하는 제1, 제2플립플롭(250,260)으로 이루어진다.
제7도에 도시되어 있는 바와 같이, 상기한 시프트 레지스터 블럭(210)의 구성은, 상기 제1 선택 신호(load/shift)와 시프트 클럭 신호(shift_clok)를 입력으로 받아, 로드(load) 또는 시프트 제어 신호(shift)와 시프트 클럭 신호(shift_clock)를 출력하는 제어 회로(211)와; 4비트의 L 또는 R 채널의 음성 신호를 각각 입력으로 받고, 상기 제어회로(211)로부터 출력된 시프트 클럭 신호(shift_clock), 로드 제어 신호(load), 시프트 제어 신호(shift) 및 제1리세트 신호(reset1)를 공통입력으로 받아 선택 및 저장 기능을 수행하도록 동일하게 구성된 제1~제5시프트 레지스터(212~216)로 이루어진다.
상기한 제어 회로(211)의 구성은, 상기 제1선택 신호(load/shift)를 입력으로 받아, 반전시켜 로드 제어 신호(load)를 발생시켜 출력하는 제1인버터(INV1)와; 상기 제1인버터(INV1)의 출력을 입력으로 받아, 반전시켜 시프트 제어 신호(shift)를 발생시켜 출력하는 제2인버터(INV2)와; 상기 시프트 클럭 신호(shift_clock)를 입력으로 받아, 양질의 시프트 클럭 신호를 출력하는 제3, 제4 인버터(INV3, INV4)로 이루어진다.
상기한 제1시프트 레지스터(212)의 구성은, 제3음성 신호(IN3), 상기 제어 회로(211)의 로드 제어 신호(load), 시프트 제어 신호(shift) 그리고 바로 다음단 시프트 레지스터(213)에 있는 제1플립플롭(FF21)의 다음 상태 출력(QN), 동 시프트 레지스터(212)에 있는 제4플립플롭(FF14)의 전 상태(Q)와 다음 상태 출력(QN)을 입력으로 받아, 선택 기능을 수행하는 제4멀티플렉서(MUX14)와; 제0~제2음성 신호(IN0~IN2)를 각각 하나의 입력 단자(D1)로 입력받고, 제2~제4플립플롭(FF12~FF14)의 다음 상태 출력(QN)을 다른 하나의 입력 단자(D0)로 각각 입력받으며, 상기 로드 제어 신호(load)를 선택 단자(S)로 각각 입력받아 선택 기능을 수행하는 제1~제3멀티플렉서(MUX11~MUX13)와; 상기 제1~제4멀티플렉서(MUX11~MUX14)의 최종 출력을 각각 입력 단자(D)로 입력받고, 상기 제어 수단의 시프트 클럭 신호(shift_clock)를 클럭 단자(CK)로 입력받으며, 상기 제1리세트 신호(reset1)를 리세트 단자(SN)로 입력받아, 일시 저장 기능을 수행하는 제1~제4플립플롭(FF11~FF14)로 이루어진다.
상기한 제4멀티플렉서(MUX14)의 구성은, 제3음성 신호(IN3)와 상기 로드 제어 신호(load)를 입력으로 받아 논리곱으로 수행하여 출력하는 2입력 AND 수단(AND1)과; 상기 시프트 제어 신호(shift)를 각각 하나의 입력(C, D)으로 받고, 바로 다음단 시프트 레지스터(213)에 있는 제1플립플롭(FF21)의 다음 상태 출력(QN)을 각각 또 하나의 입력(B, E)으로 받으며, 동 시프트 레지스터(212)에 있는 제4플립플롭(FF14)의 전상태 출력(Q)과 다음 상태 출력(QN)을 각각 다른 하나의 입력(A, F)으로 받아, 논리곱을 수행하여 출력하는 2개의 3입력 AND 게이트(AND2, AND3)와; 상기 3입력 AND 게이트(AND2, AND3)의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 제1 NOR 게이트(NOR1)와; 상기 제1 NOR 게이트(NOR1)의 출력을 입력으로 받아, 반전시켜 출력하는 인버터(INV5)와; 상기 인버터(INV5)의 출력과 상기 2입력 AND 게이트(AND1)의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 제2 NOR 게이트(NOR2)으로 이루어지며, 마지막단에 위치한 제5시프트 레지스터(216)에 있는 제4멀티플렉서(MUX54)의 2개의 3입력 AND 게이트(AND1, AND2)의 각각 하나의 입력(B, E)은 제19음성 신호(IN19)를 직접 공통 입력으로 받도록 구성되어 있다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 전위-전류 변환기의 동작은 다음과 같다.
본 발명은 CD 플레이어 또는 CD-I 의 레프트(L), 라이트(R) 채널로부터 나오는 각각의 음성 신호에 감쇠기를 이용하여 원하는 정도의 감쇠를 행한다음 상호 보완적으로 더해줌으로써, 추가적인 음향 효과를 얻을 수 있는 스테레오 오디오 믹서(Stereo Audio Mixer)의 일종이다.
특히, 본 발명의 실시예는 CD-I 시스템에 적용하기 위한 것으로서, CD-I(CD-Interactive)란 음성, 영상, 컴퓨터 데이타등 다양한 정보를 다룰 수 있도록 만든 가정용 기기로 이 중에서 음성 신호의 처리에 관련된 것이다.
따라서, 다양한 정보를 수록해야 할 이러한 CD-I 시스템에서는 디스크에 기록할 데이타량을 줄이기 위해서 음성 신호를 ADPCM 엔코더(Adaptive Differential Pulse Code Modulation Encoder)를 통해서 최대 16배까지 압축을 하고 있다.
이와 같이 압축된 영상 신호를 푼 다음에는 추가적으로 음향 효과를 가질 수 있도록 하기 위해서 오디오 믹서를 이용하게 되는데, 이에 대한 규정은 최초 CD-I 시스템의 포맷을 결정한 소니/필립스사에 의해서, 그린 블럭(Green Block)에 정의되어 있다.
상기한 그린 블럭에 정의된 기본 사양은 다음과 같다.
기본적으로 4가지의 방향성(left-to-right, left-to-left, right-to-right, right-to-left)을 가지고 각각의 방향에 대해서 감쇠계수를 정의하는데 각 감쇠계수는 8비트의 크기를 가지고 있다.
그리고 최상위 비트(비트7)는 음성 신호의 출력을 중단시키는 제어 비트이고, 0~6비트는 0~127의 범위를 가지면서 0DB~-127DB로 각각 1DB의 단계별로 제어되어야 한다.
그러나, 음성 신호는 인간의 감각에 의존하므로 인간이 인식할 수 있는 정도로 -20DB까지는 +/- 1DB이내의 오차를 허용하고, 그 이하의 감쇠에 대해서는 +방향으로는 1DB, -방향으로는 임의의 값을 허용하고 있다.
상기한 내용을 다음과 같이 표현할 수 있다.
상기한 그린 블럭에 정의되어 있는 기본 사양에 근거하여 오디오 믹서에서 음성 신호 감쇠 수행시, 요구되는 감쇠량과 10진수로 정규화된 값 그리고 본 발명의 실시예에 따른 오디오 처리 장치에서 실제로 감쇠하고자 하는 감쇠량에 대한 2진 코드값과 데시벨 이득이 제3도의 감쇠 계수표에 나타나 있다. 상기 제3도의 감쇠 계수표에 나타난 감쇠 계수값은 제조 회사마다 다르게 정의하고 있으며, 그 오차정도도 다르다.
다음으로, 제4도에 도시된 본 발명의 실시예에 따른 CD/CD-I 음성 신호의 L, R 채널 사이의 혼합을 이용한 오디오 처리 장치의 동작을 입력 샘플에 대한 감쇠 타이밍도와 입력과 출력 사이의 도식적인 전체 타이밍도를 통해서 살펴보기로 한다.
제5도는 제4도에 도시된 오디오 처리 장치에서 입력 샘플에 대한 감쇠 타이밍도이고,
제6도는 제4도에 도시된 오디오 처리 장치에서 입력과 출력 사이의 도식적인 전체 타이밍도이다.
처음에, 디코딩된 임의의 20비트의 음성 데이타가 상기 감쇠기(200)의 임의의 채널로 입력되었다고 가정한다.
제4도에 도시되어 있듯이, 입력된 음성 데이타는 상기 감쇠기(200)내에 있는 시프트 레지스터 블럭(210)의 선택 신호(load/shift)가 '로우'일 때, 시프트 클럭 신호(shift_clock)에 의해서 상기 시프트 레지스터 블럭(210)에 입력되고 래치된다(load).
이와 동시에 상기 감쇠기(200)내에 있는 제3플립플롭(240)의 제2리세트 신호(reset2)가 '로우'가 됨으로써, 제3플립플롭(240)은 리세트가 되어 연산결과를 저장하기 위한 준비를 한다.
이와 같이 입력된 데이타에 감쇠 상수를 곱하여야 하는데, 이 감쇠 계수는 CD-I의 규정을 만족하면서 최소한의 연산을 할 수 있도록 제3도에 그 요구되는 감쇠값 및 감쇠 계수 그리고 본 설계에서 적용한 실제 연산된 감쇠값 및 감쇠계수를 정의하였다. 이같은 계수의 정의는 CD-I의 규정을 만족하면 되므로 설계자가 사람의 음성을 인식하는 정도를 만족하면서 최소한의 회로가 되도록 정의하면 된다.
하나의 음성 데이타에 대해서 감쇠 계수를 곱하는 방식은, 상기한 시프트 레지스터 블럭(210)의 선택 신호(load/shift)가 '하이'일 때, 시프트 클럭 신호(shift_clock)에 따라서 래치된 음성 데이타가 1비트씩 아래로 시프트됨으로써 음성 데이타의 크기가 1/2씩 감소하게 된다.
즉, 상대적인 크기로 최초에 입력된 신호의 크기를 1로 정규화했을 경우, 1의 크기가 매 시프트 클럭 신호(shift_clock)마다 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128, 1/256까지 감소하게 된다.
따라서, 여기서는 원하는 감쇠량을 얻을 수 있도록 하기 위해서 원하는 위치의 값만을 뽑아서 더하면 된다. 이것은 앞에서 설명한 바와 같이 정확히 원하는 감쇠를 얻은 것은 아니지만, 허용되는 오차보다도 훨씬 적은 정도의 오차를 가지므로 전혀 문제가 되지 않는다.
예를 들어, 감쇠를 시키지 않을 경우에는 제5도에 도시된 바와 같이, 단지 처음 데이타를 그대로 출력시키면 된다. 이것은 크기로는 0DB의 크기로 입력이 된 후 아직 상기 시프트 레지스터 블럭(210)에서 시프트 클럭(shift_clock)에 의해서 1/2로 감소되지 않은 상태의 값만을 취하고 다른 값들은 무시하면 된다.
그리고, -2DB의 감쇠를 얻기 위해서는 제5도에 도시된 바와 같이, 1/2, 1/4, 1/32, 1/128, 1/256 을 모두 더함으로써 0.79297의 크기의 -2DB(실제로는 -2.015DB)의 감쇠를 얻을 수 있다. 한편, -47DB이상의 감쇠는 인간의 귀로 감지하기가 매우 힘드므로, -의 감쇠(무한대 감쇠) 즉, 출력값을 '0'으로 주고, 이것은 제5도에 도시된 바와 같이 아무것도 더하지 않고 초기 리세트한 상태의 '0'을 출력으로 내보내게 된다.
이와같이, 임의의 감쇠를 얻기 위해서는 단지 상대적인 크기로 1부터 1/2~1/256 사이의 적당한 값의 조합을 더해서 원하는 크기로 감쇠시킬 수 있다.
이러한 과정을 좀 더 상세히 설명하면 다음과 같다.
앞에서 설명했던 바와 같이, -2DB의 감쇠를 하기 위해서는 1/2, 1/4, 1/32, 1/128, 1/256의 크기를 모두 더해야 한다고 했는데, 회로적으로는 먼저 초기치로 상기 감쇠기(200)내에 있는 제3플립플롭(240)의 제2리세트신호(reset2)를 사용하여 제3플립플롭(240)을 '0'으로 초기화시키고, 각각 더해야 할 크기에 해당하는 위치에서 상기 감쇠 계수(adder-clock)를 사용하여 더해진 결과를 저장할 수 있다.
상기 감쇠 계수 신호 발생기(100)는 입력으로는 감쇠시키기를 원하는 값(attd)이 들어가고, 출력으로는 실제로 감쇠시킬 직렬료 출력되는 8비트의 감쇠계수(adder_clock)을 출력하게 된다.
이와 같은 감쇠 계수를 이용하여 반복적으로 연산이 완료될 때까지 계속적으로 상기 전가산기(230)를 통하여 더하고, 일시적인 결과를 상기 제3플립플롭(240)과 제1플립플롭(250) 또는 제2플립플롭(260)을 통하여 저장할 수 있다.
이와같은 반복적인 연산은 단지 하나의 입력 샘플에 대해서 감쇠 계수를 곱한 효과를 가지게 된다. 그리고 최종적으로는 앞에서 설명한 바와 같이 혼합효과를 가지도록 하기 위해서 L, R채널로 부터 입력된 각각의 신호에 대하여 각각에 해당하는 감쇠 게수에 의한 감쇠를 행한 다음, 최종적으로 다음과 같은 결과를 얻을 수 있다.
상기한 바와 같은 결과를 얻기 위해서 각각의 연산 결과를 더해야 하는데 이것은 하나의 감쇠 회로를 이용하여 4가지 종류의 감쇠 연산을 처리하도록 하기 위해서, 각각의 처리 시간을 제6도에 도시되어 있는 바와 같이 각각의 연산을 시간적으로 충돌이 생기지 않고 회로가 최소화되도록 타이밍을 구현하였다.
참고적으로, ADPCM 디코딩은 R채널의 출력은 실제로 바로 앞의 L채널동안 압축된 ADPCM 신호를 디코딩한 후 출력되고, L채널의 출력은 R채널 동안에 디코딩한 후 L채널 시간에 출력을 하게 된다.
그리고, 상기 디코딩은 3단계로 나뉘어서 처리되는데, 하나의 R 또는 L구간은 48개의 기본 클럭으로 구성되고, 각각 12크럭씩 4등분하여 이 중에서 첫번째 12클럭 구간동안에는 레인지(Range)연산, 두번째, 세번째 구간에서는 필터 상수를 곱하는 연산을 수행한다. 그리고, 네번째 구간은 사용을 하지 않는데 디코딩은 바로 이 구간을 이용하게 되는 것이다.
하나의 입력에 대해서 이 구간동안 원하는 감쇠를 하는 방법은 앞에서 설명하였으므로, 여기서는 최종 출력을 얻기 위해서 각각의 채널값을 감쇠한 후 더하고 출력되는 과정에 대해서 설명하기로 한다.
먼저, 최종 출력 L(output)을 얻기 위해서는 L, R 채널 입력이 모두 입력된 후에 가능하므로, 최종 출력은 원래 입력된 값보다 하나의 L 또는 R구간이 지연될 것이다.
제6도에 도시되어 있듯이, 먼저 L채널 입력 구간(L(input))에서 입력된 L채널의 신호는 상기 사용되지 않는 네번째 구간(a) 동안에 감쇠 상수 G(LL)에 의해서 감쇠된 G(LL)*L(input)을 얻는다. 이 값은 상기 감쇠기(200)내에 있는 제1플립플롭(250)의 제1저장 제어신호(store_clock)에 의해서 제1플립플롭(250)에 임시로 저장된다.
그리고, R구간(R(input))에서 입력된 R채널의 신호는 상기 사용되지 않는 네번째 구간(c)동안에 감쇠 상수 G(RL)을 이용하여 G(RL)*R(input)을 얻는다. 위의 두가지 연산은 각각 사용되지 않는 시간을 이용하므로 문제가 되지 않는다.
그리고, 상기한 제1플립플롭(250)에 저장된 값과 더하게 되는데 이것은 상기 R채널 입력 구간의 사용되지 않는 구간(c)에서 G(RL)*R(input)을 계산한 후 상기 멀티플렉서(220)를 이용하여 상기 제1플립플롭(250)에 저장된 값을 현재 계산된 값과 더함으로써 이루어지게 된다. 이 결과는 다시 오버플로를 체크한 후 L채널의 다음 입력 구간(L(input+1))에서 직렬 형식으로 출력이 이루어진다.
한편, R채널의 출력 구간(R(output))에서는 각각 G(LR)*L(input), G(RR)*R(input)을 구해야 되는데, 제6도에 도시되어 있듯이, 이 연산을 하기 위한 시간이 따로 존재하지 않으므로 여기서는 상기 ADPCM 디코더의 레인지 연산 구간(b,d) 동안에 연산을 하도록 정의하였다.
먼저, 상기 R채널 입력의 레인지 연산 구간(b)에는 앞의 L채널 입력 신호를 받아서 G(LR)의 감쇠 상수를 이용하여 감쇠를 행한 후, 상기 제2플립플롭(260)의 제2저장 제어 신호(store2_clock)에 의해서 제2플립플롭(260)에 임시로 저장된다.
그리고, L채널 다음 입력의 레인지 연산 구간(d) 동안에 바로 전의 R채널 입력을 받은 후 G(RR)*R(input)을 계산하고, 이전에 제2플립플롭(260)에 저장된 G(LR)*L(input)을 상기 멀티플렉서(220)를 통해서 선택한 후 더함으로써, 최종출력 R(output)을 얻게 된다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 CD/CD-I 음성 신호의 L, R채널 사이의 혼합을 이용한 오디오 처리 장치의 효과는, 원하는 감쇠량을 얻는데 필요한 하드웨어의 수를 최소화하기 위해서 시간 분할 처리를 통해서 한 개의 감쇠기만으로 4가지 방향의 L, R 채널 음성 신호(LL, LR, RR, RL)의 혼합을 구현하도록 한 것이다.

Claims (8)

  1. 감쇠시키기를 원하는 값(attd)을 입력으로 받아, 실제로 감쇠시킬 8비트의 감쇠 계수(adder_clock)를 발생시켜 클럭 신호의 형태로 직렬 출력하는 감쇠 계수 신호 발생 수단(100)과; 상기 감쇠 계수 신호 발생 수단(100)으로부터 출력되는 신호(adder_clock)와 L 또는 R 채널의 병렬 음성 신호, 시프트 클럭 신호(shift_clock), 제1선택 신호(load/shift)를 입력으로 받아, 일정한 감쇠량을 순차적으로 발생시키고 발생된 감쇠량을 선택적으로 더함으로써, 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 감쇠기(200)와; 상기 감쇠기(200)로부터 출력되는 감쇠된 음성 신호와 오버플로 제어신호(overflow)를 입력으로 받아, 오버플로의 발생을 방지하고 20비트 크기의 음성 신호를 16비트로 변환시켜 출력하는 오버플로 방지 수단(300)과; 상기 오버플로 방지 수단(300)으로부터 출력되는 병렬 음성 신호를 직렬로 변환시켜 출력단으로 출력하는 직/병렬 변환 수단(400)으로 이루어지는 것을 특징으로 하는 CD/CD-I 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치.
  2. L 또는 R 채널의 병렬 음성 신호와 시프트 클럭 신호(shift-clock), 제1선택 신호(load/shift), 그리고 제1리세트 신호(reset1)를 입력으로 받아, 제1선택 신호(load/shift)에 따라 입력된 음성 신호를 로드하거나 시프트하여 원하는 감쇠량을 순차적으로 발생시켜 출력하는 시프트 레지스터 블럭(210)과; 상기 시프트 레지스터 블럭(21)으로부터 출력되는 신호와 제1, 제2플립플롭(250,260)의 출력 신호 그리고 제2선택 신호(mux_sel)를 입력으로 받아, 입력된 제2선택신호(mux-sel)에 따라 상기 세 개의 입력 중 하나의 입력을 선택하여 출력하는 선택수단(220)와; 상기 선택수단(220)로부터 출력되는 신호와 제3저장 수단(240)의 출력 신호를 입력으로 받아, 두 신호의 가산을 수행함으로써 결과적으로 원하는 만큼 감쇠된 음성 신호를 발생시켜 출력하는 가산 수단(230)과; 상기 가산 수단(230)으로부터 출력되는 신호와, 상기 감쇠 계수 신호 발생기(100)으로부터 출력된 클럭 신호(adder_clock), 그리고 제2리세트 신호(reset2)를 입력으로 받아, 입력된 클럭 신호(adder_clock)와 리세트 신호(reset2)에 따라 상기 가산 수단(230)의 출력을 제1, 제2저장 수단(250,260)으로 전달하거나 상기 가산 수단(230)로 다시 전달하거나, 상기 오버플로 방지 회로(300)로 전달하거나, 또는 리세트시키는 제3 저장 수단(240)과; 상기 제3저장 수단(240)에 저장되어 있는 신호를 각각 입력으로 받고 제1, 제2저장 제어신호(store1_clock, store2_clock)를 각각 입력으로 받아, 상기한 저장 제어 신호(store1_clock, store2_clock)에 의해 선택된 플립플롭에 상기 제3저장 수단(240)에 저장된 신호를 일시 저장하고, 원하는 감쇠량을 얻을 때까지 제3저장 수단(240)의 신호를 상기 선택 수단(220)의 입력으로 전달하는 제1, 제2저장 수단(250,260)으로 이루어지는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치.
  3. 제2항에 있어서, 상기한 시프트 레지스터 블럭(210)의 구성은, 상기 제1 선택 신호(load/shift)와 시프트 클럭 신호(shift_clok)를 입력으로 받아, 로드(load) 또는 시프트 제어 신호(shift)와 시프트 클럭 신호(shift_clock)를 출력하는 제어 회로(211)와; 4비트의 L 또는 R 채널의 음성 신호를 각각 입력으로 받고, 상기 제어회로(211)로부터 출력된 시프트 클럭 신호(shift_clock), 로드 제어 신호(load), 시프트 제어 신호(shift) 및 제1리세트 신호(reset1)를 공통입력으로 받아 선택 및 저장 기능을 수행하도록 동일하게 구성된 제1~제5시프트 레지스터(212~216)로 이루어지는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리장치.
  4. 상기한 선택 수단(220)은, 세 개의 입력 중 하나의 입력을 선택하여 출력하는 멀티플렉서로 이루어지는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리장치.
  5. 제2항에 있어서, 상기한 가산수단(230)은, 전가산기(Full adder)로 이루어지는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리장치.
  6. 상기한 제어 회로(211)는, 상기 제1선택 신호(load/shift)를 입력으로 받아, 반전시켜 로드 제어 신호(load)를 발생시켜 출력하는 제1인버터(INV1)와; 상기 제1인버터(INV1)의 출력을 입력으로 받아, 반전시켜 시프트 제어 신호(shift)를 발생시켜 출력하는 제2인버터(INV2)와; 상기 시프트 클럭 신호(shift_clock)를 입력으로 받아, 양질의 시프트 클럭 신호를 출력하는 제3, 제4 인버터(INV3, INV4)로 이루어지는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리장치.
  7. 제3항에 있어서, 제1시프트 레지스터(212)의 구성은, 제3음성 신호(IN3), 상기 제어 회로(211)의 로드 제어 신호(load), 시프트 제어 신호(shift) 그리고 바로 다음단 시프트 레지스터(213)에 있는 제1플립플롭(FF21)의 다음 상태 출력(QN), 동 시프트 레지스터(212)에 있는 제4플립플롭(FF14)의 전 상태(Q)와 다음 상태 출력(QN)을 입력으로 받아, 선택 기능을 수행하는 제4선택 수단(MUX14)과; 0~제2음성 신호(IN0~IN2)를 각각 하나의 입력 단자(D1)로 입력받고, 제2~제4플립플롭(FF12~FF14)의 다음 상태 출력(QN)을 다른 하나의 입력 단자(D0)로 각각 입력받으며, 상기 로드 제어 신호(load)를 선택 단자(S)로 각각 입력받아 선택 기능을 수행하는 제1~제3선택 수단(MUX11~MUX13)과; 상기 제1~제4선택 수단(MUX11~MUX14)의 최종 출력을 각각 입력 단자(D)로 입력받고, 상기 제어 수단의 시프트 클럭 신호(shift_clock)를 클럭 단자(CK)로 입력받으며, 상기 제1리세트 신호(reset1)를 리세트 단자(SN)로 입력받아, 일시 저장 기능을 수행하는 제1~제4플립플롭(FF11~FF14)로 이루어지는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리장치.
  8. 제7항에 있어서 상기한 제4선택 수단(MUX14)은, 제3음성 신호(IN3)와 상기 로드 제어 신호(load)를 입력으로 받아 논리곱으로 수행하여 출력하는 2입력 AND 수단(AND1)과; 상기 시프트 제어 신호(shift)를 각각 하나의 입력(C, D)으로 받고, 바로 다음단 시프트 레지스터(213)에 있는 제1플립플롭(FF21)의 다음 상태 출력(QN)을 각각 또 하나의 입력(B, E)으로 받으며, 동 시프트 레지스터(212)에 있는 제4플립플롭(FF14)의 전상태 출력(Q)과 다음 상태 출력(QN)을 각각 다른 하나의 입력(A, F)으로 받아, 논리곱을 수행하여 출력하는 2개의 3입력 AND 게이트(AND2, AND3)와; 상기 3입력 AND 게이트(AND2, AND3)의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 제1 NOR 게이트(NOR1)와; 상기 제1 NOR 게이트(NOR1)의 출력을 입력으로 받아, 반전시켜 출력하는 인버터(INV5)와; 상기 인버터(INV5)의 출력과 상기 2입력 AND 게이트(AND1)의 출력을 입력으로 받아, 부정 논리합을 수행하여 출력하는 제2 NOR 게이트(NOR2)으로 이루어지며, 제5시프트 레지스터(216)에 있는 제4선택 수단(MUX54)의 2개의 3입력 AND 게이트(AND1, AND2)의 각각 하나의 입력(B, E)은 제19음성 신호(IN19)를 직접 공통 입력으로 받도록 구성되는 것을 특징으로 하는 CD/CD-I 음성신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리장치.
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