DE69525146T2 - Audioverarbeitungseinheit zur Mischung von L-Kanal und R-Kanal eines CD/CD-I Audiosignals - Google Patents

Audioverarbeitungseinheit zur Mischung von L-Kanal und R-Kanal eines CD/CD-I Audiosignals

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    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/00992—Circuits for stereophonic or quadraphonic recording or reproducing

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Description

  • Die Erfindung betrifft eine Audioverarbeitungseinheit zum steuerbaren Mischen von Linkskanal- und Rechtskanal-Antworten auf ein digitales Audiosignal, das gemäß dem Kompaktdisk-Audiosignalstandard zugeführt wird, wobei das steuerbare Mischen auf 8-Bit-Angaben einer Links-Eingabe-zu-links- Ausgabe-Verstärkung G(LL), einer Links-Eingabe-zu-rechts- Ausgabe-Verstärkung G(LR), einer Rechts-Eingabe-zu-rechts- Ausgabe-Verstärkung G(RR) und einer Rechts-Eingabe-zu-links- Ausgabe-Verstärkung G(RL) hin erfolgt, die ebenfalls entsprechend dem Kompaktdisk-Audiosignalstandard zugeführt werden, wobei die Audioverarbeitungseinheit als Stereophonie- Audiomischer arbeitet.
  • In dieser Beschreibung wird das Acronym "CD" an Stelle des Begriffs "Kompaktdisk" verwendet; das Acronym "APU" wird an Stelle des Begriffs "Audioverarbeitungseinheit" verwendet; das Acronym "ROM" wird an Stelle des Begriffs "Festwertspeicher" verwendet; das Acronym "DAC" wird an Stelle des Begriffs "Digital-Analog-Wandler" verwendet; und das Acronym "ADPCM" betrifft die "adaptive differenzielle Pulscodemodulation". Die Begriffe "L-Kanal" und "R-Kanal" betreffen den linken bzw. rechten Kanal eines Paars von Stereophoniesignalen. CD-I(CD-Interaktiv) ist ein elektrisches Heimgerät, das dazu hergestellt wird, verschiedene Informationen zu verwalten, die auf einer Kompaktdisk gespeichert werden können und zu denen Audio-, Bild-, Computerdaten usw. gehören.
  • Um die Menge von auf einer Platte zu speichernden Daten zu verringern, komprimiert ein CD-I-System ein digitales Stereophonie-Audiosignal unter Verwendung eines ADPCM-Codierers bis zu maximal dem Sechzehnfachen. Dieses digitale Stereophonie-AudiosignaL besteht aus abwechselnden digitalen L-Kanal- und R-Kanal-Audiotastwerten, die zeitlich verschachtelt sind. Wenn eine Platte abgespielt wird, entkomprimiert ein ADPCM-Decodierer das komprimierte digitale Stereophonie-Audiosignal, das einer APU zugeführt wird, die als Audiomischer arbeitet, um die L-Kanal- und R-Kanal-Audiosignale zu mischen. Ein derartiges Mischen erlaubt es, bestimmte Schalleffekte (z. B. Echo oder Umgebungsschall) zusätzlich zu herkömmlichen Stereophonieeffekten zu realisieren.
  • Die Fig. 1 der Zeichnungen veranschaulicht Audiosignal- Mischprozeduren zwischen dem L- und dem R-Kanal in einer herkömmlichen APU; und die Fig. 2 zeigt eine herkömmliche APU zum Mischen des L- und des R-Kanals von CD/DC-I-Audiosignalen sowie Peripherieeinrichtungen. Eine herkömmliche APU dämpft das L-Kanal-Audiosignal zum Erzeugen von Antworten LL und RL zur Verwendung jeweiliger Dämpfungseinrichtungen, sie dämpft das R-Kanal-Audiosignal zum Erzeugen von Antworten RR und LR unter Verwendung jeweiliger Dämpfungseinrichtungen, sie kombiniert oder mischt die Antworten RL und LL in additiver Weise, um eine modifizierte L-Kanal-Antwort L' zu erzeugen, und sie kombiniert oder mischt die Antworten RR und LR in additiver Weise, um eine modifizierte R- Kanal-Antwort R' zu erzeugen. Die jeweiligen Bezeichnungen (LL, LR, RR, RL) für Audiosignale kennzeichnen die Signalwegeführung zwischen Eingangs- und Ausgangsanschlüssen der APU. Zum Beispiel betrifft das Audiosignal RL (Links-zu- rechts) die Antwort auf ein Signal, das dem Eingangsanschluss der APU für den linken Kanal zugeführt wird und vom Ausgangsanschluss der APU für den rechten Kanal ausgegeben wird.
  • Gemäß der Fig. 1 wird ein an den L-Kanal-Eingangskanal 2 gegebenes Signal L einem L-Kanal-Ausgangsanschluss 3 über eine Dämpfungseinrichtung 4 zugeführt, die über eine Übertragungsverstärkung G(LL) verfügt. Gleichzeitig wird ein dem R- Kanal-Eingangsanschluss 7 zugeführtes Signal R dem L-Kanal- Ausgangskanal 3 über eine andere Dämpfungseinrichtung 5 mit einer Übertragungsverstärkung G(RL) zugeführt. Die Antworten der Dämpfungseinrichtungen 4 und 5 werden durch einen Addierer 6 additiv gemischt, um an den L-Kanal-Ausgangsanschluss geliefert zu werden. Schließlich gibt der Addierer 6 ein modifiziertes L-Kanal-Audiosignal L' aus, das in der Fig. 1 {L·G(LL) + R·G(RL)} entspricht, wobei der Stern die Multiplikation anzeigt. Das heißt, dass das am L-Kanal-Ausgangsanschluss 3 ausgegebene Signal L' nicht nur die Antwort der Dämpfungseinrichtung 4 auf das L-Kanal-Eingangssignal L enthält, sondern es auch die damit gemischte Antwort der Dämpfungseinrichtung 5 auf das R-Kanal-Eingangssignal R enthält.
  • In ähnlicher Weise wird ein an den R-Kanal-Eingangsanschluss 7 geliefertes Signal R über eine Dämpfungseinrichtung 9 mit einer Übertragungsverstärkung G(RR) an den R-Kanal-Ausgangsanschluss 8 geliefert. Gleichzeitig wird an den L-Kanal-Eingangsanschluss 2 gelieferte Signal L über eine andere Dämpfungseinrichtung 10 mit einer Übertragungsverstärkung G(LR) an den R-Kanal-Ausgangsanschluss 8 geliefert. Die Antworten der Dämpfungseinrichtungen 9 und 10 werden durch einen Addierer 11 additiv gemischt um an den R-Kanal-Ausgangsanschluss 8 geliefert zu werden. Schließlich gibt der Addierer 11 ein modifiziertes R-Kanal-Audiosignal R' aus, das in der Fig. 1 {R·G(RR) + L·G(LR)} entspricht, d. h., dass das vom Ausgangsanschluss 8 des R-Kanals ausgegebene Signal R' nicht nur die Antwort der Dämpfungseinrichtung 9 auf das R-Kanal- Eingangssignal R sondern auch die damit gemischt Antwort der Dämpfungseinrichtung 10 auf das L-Kanal-Eingangssignal L enthält.
  • Die Fig. 2 zeigt eine herkömmliche APU 700 und deren Peripherieeinrichtung. Ein ADPCM-Decodierer 600 empfängt CD-I- Audiodaten, die zeitlich verschachtelte abwechselnde digitale Audiotastwerte für den L- und den R-Kanal, wie von einem ADPCM-Codierer (nicht dargestellt) komprimiert, beschreiben. Der ADPCM-Decodierer 600 entkomprimiert die komprimierten Audiodaten, um die zeitlich verschachtelten abwechselnden Tastwerte für den L- und den R-Kanal rückzugewinnen. Die herkömmliche APU 700 empfängt die vom ADPCM-Decodierer 600 gelieferten abwechselnden digitalen Audiotastwerte für den L- und den R-Kanal, oder andere digitale Audiotastwerte (CD- AD) für den L- und den R-Kanal, die von einem CD-Spieler geliefert werden, und sie entschachtelt die abwechselnden digitalen Audiotastwerte für den L- und den R-Kanal, um parallele Tastwertströme zu erzeugen. Die herkömmliche APU 700 dämpft den Strom der L-Kanal-Tastwerte unter Verwendung eines jeweiligen Paars von Dämpfungseinrichtungen zum Liefern jeweiliger Antworten L·G(LL) und L·G(LR) mit gewünschtem Dämpfungsgrad, und sie dämpft den Strom der R-Kanal-Tastwerte unter Verwendung eines jeweiligen Paars von Dämpfungseinrichtungen zum Liefern jeweiliger Antworten R·G(RL) und R·G(RR) mit gewünschtem Dämpfungsgrad. Die herkömmliche APU 700 kombiniert die Tastwerte L·G(LL) und R·G(RL) in additiver Weise, um einen Strom modifizierter L(oder L')-Kanal- Tastwerte zu erzeugen, und sie kombiniert die Tastwerte R·G(RR) und L·G(LR) in additiver Weise, um einen Strom modifizierter R(oder R')-Kanal-Tastwerte zu erzeugen. Die L'- Tastwerte werden zur Umsetzung in ein analoges Signal L' einem Digital-analog-Wandler (DAC) 800 zugeführt, und die Tastwerte R' werden zur Umsetzung in ein analoges Signal R' einem Digital-analog-Wandler (DAC) 900 zugeführt. Ein Mikrocontroller 500 sorgt für die Gesamtsteuerung des oben beschriebenen Systems, und er bestimmt das Timing für das Entschachteln der zeitlich verschachtelten Tastwerte.
  • Die herkömmliche APU 700 nutzt eine gesonderte jeweilige Dämpfungseinrichtung (oder einen digitalen Zweiquadranten- Multiplizierer) zum Ausführen der gewünschten Dämpfung jedes der Audiosignale (LL, LR, RR, RL), so dass sie vier Dämpfungseinrichtungen benötigt. Demgemäß ist die von den Dämpfungseinrichtungen auf einem Chip einer integrierten Schaltung eingenommene Fläche ziemlich unfangreich.
    • Zusammenfassung der Erfindung
  • Gemäß einer Erscheinungsform der Erfindung ist Folgendes geschaffen: eine Audio-Verarbeitungseinheit zum steuerbaren Mischen von Linkskanal- und Rechtskanal-Anteilen eines digitalen Audiosignals, das nach dem Kompaktdisk-Audiosignalstandard zugeführt wird, wobei das steuerbare Mischen auf Grund von 8-Bit-Darstellungen einer Links-Eingabe-zu-links- Ausgabe-Verstärkung G(LL), einer Links-Eingabe-zu-rechts- Ausgabe-Verstärkung G(LR), einer Rechts-Eingabe-zu-rechts- Ausgabe-Verstärkung G(RR) und einer Rechts-Eingabe-zu-links- Ausgabe-Verstärkung G(RL) erfolgt, die auch nach dem Kompaktdisk-Audiosignalstandard zugeführt werden, wobei die Audio-Verarbeitungseinheit Folgendes umfasst:
  • einen Audio-Verarbeitungseinheit-Eingangsanschluss zum Empfangen zeitverschachtelter alternierender Tastwerte der Linkskanal(L)- und Rechtskanal(R)-Anteile des digitalen Audiosignals, das nach dem Kompaktdisk-Audio-Signalstandard zugeführt wurde;
  • einen Dämpfungskoeffizient-Signalgenerator (100), der auf Grund der Acht-Bit-Darstellungen von G(LL), G(LR), G(RR) und G(RL) tatsächliche Dämpfungskoeffizienten in bitserieller Form erzeugt;
  • eine Schaltung zum sequenziellen Durchführen einer ersten und einer zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur bei jedem zeitverschachtelten alternierenden Tastwert der Linkskanal- und Rechtskanal-Anteile des digitalen Audiosignals, das bei dem Audio-Verarbeitungseinheits- Eingangsanschluss auf Grundlage der Dämpfungskoeffizienten in bitserieller Form empfangen wurde, wobei die erste Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur ein erstes Akkumulationsergebnis und die zweite Sukzessiv-Shift-und- selektiv-Akkumulations-Prozedur ein zweites Akkumulationsergebnis erzeugt;
  • eine erste additive Kombinierschaltung (200), um für jeden Tastwert das erste Akkumulationsergebnis des Tastwerts des Linkskanalanteils des digitalen Audiosignals mit dem ersten Akkumulationsergebnis des nachfolgenden Tastwerts des Rechtskanalanteils des digitalen Audiosignals additiv zu kombinieren, um einen sukzessiven Tastwert einer steuerbar gemischten L-Kanalausgabe zu erzeugen, und
  • eine zweite additive Kombinierschaltung (200), um für jeden Tastwert das zweite Akkumulationsergebnis des Tastwerts des Linkskanalanteils des digitalen Audiosignals mit dem zweiten Akkumulationsergebnis des nachfolgenden Tastwerts des Rechtskanalanteils des digitalen Audiosignals additiv zu kombinieren, um einen sukzessiven Tastwert einer steuerbar gemischten R-Kanalausgabe zu erzeugen.
  • Eine APU, die eine erste Ausführungsform der Erfindung ist, nutzt eine einzelne Dämpfungseinrichtung (oder einen Digitalmultiplizierer) zum Entwickeln von Antworten L·G(LL), L·G(LR), R·G(RR) und R·G(RL) für L-Kanal- und R-Kanal-Eingangssignale durch Time-sharing-Verarbeitung, um den Umfang an digitaler Hardware zu verringern, die zum Entwickeln dieser Antworten erforderlich ist. Die Antworten L·G(LL), L·G(LR), R·G(RL) und R·G(RR) werden unter Verwendung einer digitalen Sukzessiv-Shift-und-selektiv-Akkumulationsmultiplikations-Prozedur auf zyklischer Basis sukzessive erzeugt, um jede Antwort zu erzeugen. Die Antworten L·G(LL) und R·G(RL) werden additiv kombiniert, um ein L-Kanal-Ausgangssignal zu erzeugen; außerdem werden die Antworten R·G(RL) und R·G(RR) additiv kombiniert, um ein R-Kanal-Ausgangssignal zu erzeugen.
  • Eine andere APU, die eine zweite Ausführungsform der Erfindung ist, verwendet eine einzelne Dämpfungseinrichtung (oder einen Digitalmultiplizierer) zum Entwickeln einer Antwort R·G(LR) und L·G(LL) sowie einer Antwort L·G(LL) + R·G(RR) auf L-Kanal- und R-Kanal-Eingangssignale hin mittels einer Timesharing-Verarbeitung, um den Umfang an zum Entwickeln dieser Antworten erforderlicher digitaler Hardware zu verringern. L·G(LR), L·G(LL), L·G(RL) und R·G(RR) werden unter Verwendung einer digitalen Sukzessiv-Shift-und-selektiv-Akkumulationsmultiplikationsprozedur auf zyklischer Basis sukzessive erzeugt, um jede Antwort zu erzeugen. Die Antworten L·G(LL) und R·G(RL) werden additiv kombiniert, um ein R-Kanal-Ausgangssignal zu erzeugen.
  • Eine andere die Erfindung realisierende APU verfügt über einen Eingangsanschluss zum Empfangen zeitlich verschachtelter abwechselnder Tastwerte für den Linkskanal- und den Rechtskanalanteil eines digitalen Audiosignals, das gemäß dem Kompaktdisk-Audiosignalstandard geliefert wird; einem Dämpfungskoeffizient-Signalgenerator zum Empfangen von 8-Bit- Angaben der Links-Eingabe-zu-links-Ausgabe-Verstärkung G(LL), der Links-Eingabe-zu-rechts-Ausgabe-Verstärkung (G(LR), der Rechts-Eingabe-zu-rechts-Ausgabe-Verstärkung G(RR) und der Rechts-Eingabe-zu-links-Ausgabe-Verstärkung G(RL), um sie in zumindest in wesentlicher Übereinstimmung mit der Tabelle der Fig. 3 der Zeichnung in tatsächliche Dämpfungskoeffizienten umzusetzen; und einen digitalen Multiplizierer, der für eine Time-sharing-Verarbeitung sorgt. Bei dieser Time-sharing-Verarbeitung wird jeder Tastwert L im Linkskanalanteil des Audiosignals mit der aktuellen, vom Dämpfungskoeffizient-Signalgenerator gelieferten Links-Eingabe-zu-links-Ausgabe-Verstärkung G(LL) multipliziert, um das Produkt L·G(LL) zu erzeugen; jeder Tastwert L des Linkskanalanteils des Audiosignals wird mit der vom Dämpfungskoeffizient-Signalgenerator gelieferten aktuellen Links-Eingabe-zu-rechts-Ausgabe-Verstärkung G(LR) multipliziert, um das Produkt L·G(LR) zu erzeugen; jeder entsprechende Tastwert R des Rechtskanalanteils des Audiosignals wird mit der vom Dämpfungskoeffizient-Signalgenerator gelieferten aktuellen Rechts-Eingabe-zu-links-Ausgabe-Verstärkung G(RL) multipliziert, um das Produkt R·G(RL) zu erzeugen, und jeder entsprechende Tastwert R des Rechtskanalanteils des Audiosignals wird mit der vom Dämpfungskoeffizient-Signalgenerator gelieferten aktuellen Rechts-Eingabe-zu-rechts-Ausgabe-Verstärkung G(RR) multipliziert, um das Produkt R·G(RR) zu erzeugen. Die Produkte L·G(LL) und R·G(RL) werden additiv kombiniert, um einen sukzessiven Tastwert einer steuerbar gemischten L-Kanal-Antwort zu erzeugen; und die Produkte L·G(LR) und R·G(RR) werden additiv kombiniert, um einen sukzessiven Tastwert einer steuerbar gemischten R-Kanal-Antwort zu erzeugen.
    • Kurze Beschreibung der Zeichnungen
  • Fig. 1 ist ein Blockdiagramm von Audiosignal-Mischprozeduren zwischen dem L- und dem R-Kanal in einer herkömmlichen APU.
  • Fig. 2 zeigt eine herkömmliche Anordnung einer APU und einer Peripherieeinrichtung, wie beim Stand der Technik verwendet und bei der Erfindung verfolgt.
  • Fig. 3 ist eine Dämpfungskoeffiziententabelle, die die reelle Dämpfung (standardisierter Wert) in Reaktion auf die Dämpfung zeigt, wie sie während des Ausführens einer Signaldämpfung in einer APU unter Verwendung eines Mischvorgangs zwischen dem L- und dem R-Kanal eines CD/CD-I-Audiosignals gemäß einer bevorzugten Ausführungsform der Erfindung erforderlich ist:
  • Fig. 4 ist ein Blockdiagramm einer APU zum Mischen von L-Kanal- und R-Kanal-CD/CD-I-Audiosignalen gemäß einer bevorzugten Ausführungsform der Erfindung.
  • Fig. 5 ist ein zeitbezogenes Diagramm der Dämpfung von Eingangssignalen durch die APU gemäß der Fig. 4 durch Prozeduren sukzessiver Verschiebung und selektiver Akkumulation der sukzessive verschobenen Eingangssignale.
  • Fig. 6 ist ein zeitbezogenes Diagramm zwischen der Eingabe und der Ausgabe in der APU der Fig. 4.
  • Fig. 7 ist ein alternatives zeitbezogenes Diagramm zwischen der Eingabe und der Ausgabe in der APU der Fig. 4.
  • Fig. 8 ist ein Blockdiagramm einer APU zum Mischen von L- Kanal- und R-Kanal-CD/CD-I-Audiosignalen gemäß anderen bevorzugten Ausführungsformen der Erfindung.
  • Fig. 9 ist ein zeitbezogenes Diagramm zwischen der Eingabe und der Ausgabe in der APU der Fig. 8.
  • Fig. 10A, 10B, 10C, 10D und 10E sind zu kombinieren, um eine Fig. 10 zu erzeugen, die ein detailliertes Schaltbild eines Schieberegisters in der APU der Fig. 4 oder der Fig. 8 ist.
    • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Standards hinsichtlich der Audioverarbeitung sind im "Greenbook" der Firmen Sony/Philips dargelegt, und sie bestimmen das Format eines ursprünglichen CD-I-Systems, das nachfolgend als "Kompaktdisk-Audiostandard" bezeichnet wird und z. B. Signale enthält, die mit 44,1 kHz abgetastet werden. Als Grundoption definiert das Greenbook einen Dämpfungskoeffizienten mit vier Richtungen (Links-zu-Rechts, Links-zu- Links, Rechts-zu-Rechts, Rechts-zu-Links). Dem Dämpfungskoeffizienten sind für jede Richtung jeweils 8 Bits zugeordnet. Das höchstsignifikante Bit 7 ist ein Steuerbit zum Stummschalten des Audioausgangssignals, und die Bits 0 bis sorgen für eine binärcodierte Beschreibung von Bereichen von 0 bis 127, und sie sollten als 1 dB pro Bereich gesteuert werden. Da jedoch ein Audiosignal schließlich durch das menschliche Hörsystem wahrgenommen wird, ist ein Fehler zulässig, solange er die Fähigkeit eines Menschen mit gutem Hörvermögen nicht ernsthaft beeinträchtigt, die Richtwirkung eines Stereophonietons zu ermitteln oder die Lautstärke von Schall zu bemessen. Demgemäß erlauben die Standards einen Amplitudenfehler von +1 dB, insoweit die Amplitude zu groß ist, und einen optionalen Fehler weit insoweit die Amplitude zu klein ist. Die obige Beschreibung kann in einfacher Weise durch den folgenden Ausdruck erläutert werden:
  • Bereich 0 dB bis -20 dB .... Amplitudenfehler von < +/-1 dB (1)
  • Bereich -20 dB bis -127 dB .. Amplitudenfehler von < +1 dB oder -x dB (x > 0) (2)
  • Für den Fall, dass die Audiomischeinrichtung das Audiosignal dämpft, sind die erforderliche Dämpfung und ein Dezimalwert, auf dem die im Greenbook definierte Grundoption beruht, in der ganz linken Spalte und der davor in der Dämpfungskoeffiziententabelle der Fig. 3 angegeben.
  • Die Bits 0 bis 6 der Koeffizienten G(LL), G(LR), G(RR) oder G(RL) im Standard sind logarithmische Angaben der tatsächlichen Dämpfungskoeffizienten, und die tatsächlichen (oder "reellen") Dämpfungskoeffizienten können unter Verwendung dieser logarithmischen Angaben als Eingangsadressierung für einen diese reellen Dämpfungsformen in binärcodierter Form speichernden Festwertspeicher ermittelt werden. Diese reellen Dämpfungskoeffizientenwerte sind nicht Teil des durch das Greenbook spezifizierten Standards, so dass einzelne Herstellung diese reellen Dämpfungskoeffizientenwerte mit verschiedenen Fehlerraten verschieden definieren können. Die vorletzte Spalte auf der rechten Seite der Dämpfungskoeffiziententabelle der Fig. 3 zeigt die vom Erfinder aktuelle favorisierten reellen Dämpfungskoeffizienten zur Verwendung in seine Erfindung realisierenden APUs; und die Spalte ganz rechts zeigt die entsprechende Dezibelverstärkung für jeden dieser reellen Dämpfungskoeffizienten. Die vom Erfinder favorisierten reellen Dämpfungskoeffizienten enthalten nur 8 Bits, weisen jedoch einen akzeptierbar niedrigen Fehler auf, um den Standard gemäß dem Greenbook zu genügen.
  • Die APU der Fig. 4 ist gemäß der Erfindung aufgebaut, um eine einzelne Dämpfungseinrichtung 200 auf Time-sharing-Basis zu verwenden, um Antworten L·G(LL), L·G(LR), R·G(RR) und L·G(LR) auf L-Kanal- und R-Kanal-Eingangssignale zu erzeugen. Die APU der Fig. 4 enthält einen Dämpfungskoeffizienten-Signalgenerator 100, eine Dämpfungseinrichtung 200, eine Rundungschaltung 300 und einen Entschachtler 400.
  • Der Dämpfungskoeffizienten-Signalgenerator 100 empfängt vom Mikroprozessor 500 in der Fig. 2 die standardmäßige logarithmische 7-Bit-Beschreibung eines gewünschten Dämpfungswerts G(LL), G(LR), G(RR) oder G(RL) für die spezielle Dämpfungsprozedur, die auf Time-sharing-Basis auszuführen ist. In Reaktion auf diesen gewünschten Dämpfungswert erzeugt der Dämpfungskoeffizienten-Signalgenerator einen reellen 8-Bit- Dämpfungskoeffizienten, und er liefert die 8 Bits in serieller Weise, das höchstsignifikante Bit als Erstes, als Taktsignal (adder_clock) zum Takten der Akkumulation bei den in der Dämpfungseinrichtung 200 ausgeführten Prozeduren der sukzessiven Verschiebung und selektiven Akkumulation. Der Dämpfungskoeffizienten-Signalgenerator 100 kann einen ROM und ein Parallel-ein/seriell-aus-Register oder z. B. ein "von der Seite geladenes" Schieberegister enthalten, wobei die standardmäßige logarithmische 7-Bit-Beschreibung eines gewünschten Dämpfungswerts dazu verwendet wird, den ROM zu adressieren, wobei der reelle 8-Bit-Dämpfungskoeffizient in bitparalleler Form vom ROM geliefert wird und in das Schieberegister geladen wird, und wobei der Inhalt des Schieberegisters seriell ausgetaktet wird, um das Taktsignal adder_clock zu erzeugen.
  • Die Dämpfungseinrichtung 200 enthält einen Schieberegisterblock 210, einen Dreifacheingangs-Multiplexer 220, der auf eine Auswahl durch ein Multiplexer-Steuerungssignal reagiert, einen Volladdierer 230, einen ersten Datenzwischenspeicher 240 mit einer Breite von 20 Bits, der durch das Taktsignal adder_clock getaktet wird, um das Summenausgangssignal des Addierers 230 zwischenzuspeichern, einen zweiten Datenzwischenspeicher 250 mit einer Breite von 20 Bits, der von einem ersten Speichersteuersignal (store1_clock) getaktet wird, um das Ausgangssignal des Datenzwischenspeichers 240 zwischenzuspeichern, und einen dritten Datenzwischenspeicher 260 von 20 Bits Breite, der durch ein zweites Speichersteuersignal (store2_clock) getaktet wird, um das Ausgangssignal des Datenzwischenspeichers 240 zwischenzuspeichern. Jeder der Datenzwischenspeicher 240, 250 und 260 von 20 Bits Breite besteht aus einer jeweiligen Batterie von 20 Daten(D)-Flipflops.
  • Der Schieberegisterblock 210 empfängt die sukzessiven L-Kanal- und R-Kanal-Eingangstastwerte, ein Verschiebetaktsignal (shift_clock), ein erstes Auswählsignal (load/shift) und ein erstes Rücksetzsignal (reset). Jeder sukzessive Tastwert des digitalen Audiosignals, wie an den Schieberegisterblock 210 geliefert, besteht aus 20 Bits, wird mit dem geringstsignifikanten Bit (LSB)-in der letzten Stufe des Registers geladen, um eine Dämpfungsprozedur auszuführen, und wird anschließend mit dem geringstsignifikanten Bit (LSB) in der letzten Stufe des Registers 9 geladen, um eine andere Dämpfungsprozedur auszuführen. Demgemäß ist der Schieberegisterblock 210 vorzugsweise ein Parallel-einseriell-aus-Register, oder ein "von der Seite geladenes" Schieberegister, in das ein bitparalleles Signal in Reaktion darauf, dass sich das erste Auswählsignal in seinem Zustand load befindet, geladen oder neugeladen wird. Alternative Anordnungen unter Verwendung eines seriellen mit einem bitseriellen Signal geladenen Schieberegisters sind möglich, benötigen jedoch einen zusätzlichen Zwischenspeicher zum Realisieren des Neuladens von Eingangstastwerten in das Schieberegister für ein zweites Mal, um Time-sharing-Dämpfungsprozeduren gemäß der Erfindung auszuführen. Jeder Eingangsdaten-Tastwert in den Schieberegisterblock 210 entspricht einem Ausgangsdaten- Tastwert des L·G(LR) des ADPCM-Decodierers 600, der tatsächlich eine Länge einer 2-Komplement-Zahl von 16 Bits aufweist, jedoch empfängt der Schieberegisterblock 210 20 Bits einschließlich vier NULL-Anteilsbitplätzen jenseits des Binärpunkts, was es erlaubt, den Rundungsfehler in der Rundungsschaltung 300 zu verringern.
  • Wenn sich das erste Auswählsignal in seinem Zustand shift befindet, erzeugt der Schieberegisterblock 210 sequenziell sukzessive Binäranteile 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128, 1/256 des Eingangstastwerts durch Verschieben des zugeführten Audiosignals in Reaktion auf shift_clock, wobei sukzessive Binäranteile als erstes Eingangssignal dem Dreifacheingangs-Multiplexer 220 zugeführt werden. Der Multiplexer 220 reagiert auf ein zweites Auswählsignal (mux_sel) vom Mikroprozessor 500 in der Fig. 2, um auszuwählen, welches der drei Eingangssignale als Ausgangssignal zu reproduzieren ist. Während der gesteuerten Dämpfungsprozedur wählt der Multiplexer 220 den verschobenen Inhalt des Schieberegisterblocks 210 an den Addierer 230 als erstes Summanden-Eingangssignal aus. Jeder Anteil n/256 des Eingangstastwerts, wobei n eine ganze Zahl zwischen 0 und 255 einschließlich ist, kann durch selektive Akkumulation der sukzessiven Binäranteile 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128, 1/256 des Eingangstastwerts erzeugt werden, wie vom Schieberegisterblock 210 sequenziell an den Multiplexer 220 geliefert. Das zweite Summanden-Eingangssignal in den Addierer 230 ist das Ausgangssignal des Datenzwischenspeichers 240, der das Ausgangssignal der Dämpfungseinrichtung 200 liefert. Immer dann, wenn einer der sukzessiven Binäranteile 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128, 1/256 des Eingangstastwerts eine Komponente der Antwort der Dämpfungseinrichtung ist, wie durch eine EINS im vom Dämpfungskoeffizienten-Signalgenerator 100 erzeugten Signal adder_clock ist, wird der zwischengespeicherte Inhalt des Datenzwischenspeichers 240 dadurch aktualisiert, dass das dann aktuelle Summenausgangssignal des Addierers 230 zwischengespeichert wird. Dieses Summenausgangssignal des Addierers 230 erhöht den zuvor zwischengespeicherten Inhalt des Datenzwischenspeichers 240, wie vom Addierer 230 als zweites Summanden-Eingangssignal empfangen, um einen der sukzessiven Binäranteile 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128, 1/256 des Eingangstastwerts, wie aktuell an den Addierer 230 als erstes Summanden-Eingangssignal gegeben. Wenn eine Prozedur mit sukzessiver Verschiebung und selektiver Akkumulation eingeschlossen ist, kann der zwischengespeicherte Inhalt des Datenzwischenspeichers 240 auf ein Signal store1_clock hin im Datenzwischenspeicher 250 zwischengespeichert werden, auf ein Signal store2_clock hin im Datenzwischenspeicher 260 zwischengespeichert werden oder auf ein Signal round_clock hin in die Rundungsschaltung 300 eingetaktet werden.
  • Der zwischengespeicherte Inhalt des Datenzwischenspeichers 240 kann dann durch ein vom Mikroprozessor 500 in der Fig. 2 geliefertes zweites Rücksetzsignal (reset2) auf die arithmetische Null rückgesetzt werden, so dass eine neue Prozedur mit sukzessiver Verschiebung und selektiver Akkumulation begonnen werden kann. Das vom Mikroprozessor 500 in der Fig. 2 an den Multiplexer 220 gelieferte zweite Auswählsignal mux_sel kann daher dazu verwendet werden, den zwischengespeicherten Inhalt eines der Datenzwischenspeicher 250 und 260 als Grundlage für eine weitere Akkumulation auszuwählen, um Signale additiv zu mischen.
  • Der auf das Signal round_clock hin in die Rundungsschaltung 300 eingetaktete 20-Bit-Tastwert wird zu einem 16-Bit-Tastwert reduziert, um in den Dynamikbereich des DAC 800 oder 900 zu passen. Dies kann einfach dadurch erfolgen, dass die vier geringstsignifikanten Bits jedes in die Rundungsschaltung 300 eingetakteten 20-Bit-Tastwerts verworfen werden, in welchem Fall die Rundungsschaltung 300 einfach aus einem getakteten Datenzwischenspeicher mit 16 Bits Breite bestehen kann. Jedoch sind, wenn angenommen wird, dass die L-Kanal- und R-Kanal-Signale mit einem Mehrfachen der Nyquist-Rate abgetastet werden, ausgeklügeltere Rundungsschemata möglich. Zum Beispiel können die geringsignifikanten Bits von Gruppen sukzessiver L-Kanal-Tastwerte über die Periode der Nyquist- Rate gemittelt werden, um zu ermitteln, ob das Aufrunden ausgewählter L-Kanal-Tastwerte mit der Nyquist-Rate erfolgen sollte; außerdem können die geringsignifikanten Bits von Gruppen sukzessiver R-Kanal-Tastwerte über die Periode der Nyquist-Rate gemittelt werden, um zu ermitteln, ob ein Aufrunden ausgewählter R-Kanal-Tastwerte mit der Nyquist-Rate erfolgen sollte. Die Rundungsschaltung 300 liefert das gerundete Signal mit einer Breite von 16 Bits an den Entschachtler 400, der die von der Rundungsschaltung 300 gelieferten, zeitlich verschachtelten Tastwerte L' und R' trennt, um einen Strom von Tastwerten L' an den DAC 800 und einen Strom von Tastwerten R' an den DAC 900 zu liefern, wobei diese DACs in der Fig. 2 dargestellt sind. Wenn der Entschachtler 400 und die DACs 800 und 900 mit bitseriellen Tastwerten arbeiten, statt mit den in der Fig. 4 angenommenen bitparallelen Tastwerten, folgt der Rundungsschaltung 300 ein in der Fig. 4 nicht dargestellter parallel-seriell- Wandler.
  • Unter Bezugnahme auf die Fig. 4 bis 6 sei als Erstes angenommen, dass ein decodierter Audiodaten-Tastwert mit 20 Bits an die Dämpfungseinrichtung 200 geliefert wird. Die an die Dämpfungseinrichtung 200 gelieferten Daten werden durch das Verschiebetaktsignal shift_clock in einen Schieberegisterblock 210 eingespeichert, wenn das an den Schieberegisterblock 210 angelegte Auswählsignal load/shift den niedrigen Pegel einnimmt. Gleichzeitig nimmt das an den ersten Datenzwischenspeicher 240 in der Dämpfungseinrichtung 200 gelegte zweite Rücksetzsignal reset2 den niedrigen Pegel ein, so dass der erste Datenzwischenspeicher 240 auf die arithmetische Null rückgesetzt wird, wodurch er dazu vorbereitet wird, ein neues Akkumulationsergebnis zu speichern. Ein derartiges Akkumulationsergebnis kann dann erhalten werden, wenn die auf die oben beschriebene Weise in den Schieberegisterblock 210 geladenen Daten durch eine Prozedur mit Verschiebung und selektiver Akkumulation mit einem Dämpfungskoeffizienten multipliziert werden.
  • Während der Prozedur des Verschiebens und der selektiven Akkumulation befindet sich das an den Schieberegisterblock 210 gelegte Auswählsignal load/shift auf dem hohen Pegel, wenn ein jeweiliges Signal shift_clock auftritt, was bewirkt, dass die im Schieberegisterblock 210 gespeicherten Audiodaten jeweils um ein Bit zur niedrigeren Signifikanz verschoben werden. Demgemäß wird die Amplitude des Audiosignals mit jeder 1-Bit-Verschiebung halbiert. Das heißt, dass dann, wenn angenommen wird, dass die normierte Relativamplitude des L-Kanal- oder des R-Kanal-Tastwerts im Ladezustand 1 beträgt, die normierte Relativamplitude des Tastwerts mit jedem Auftreten des Verschiebetaktsignals shift_clock sukzessive auf 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128 und 1/256 verringert wird. Demgemäß wird, um eine gewünschte Dämpfung zu erzielen, der verschobene Audiosignalwert jedesmal dann akkumuliert, wenn im vom Dämpfungskoeffizienten-Signalgenerator 100 an den Datenzwischenspeicher 240 gelegten Signal adder_clock eine EINS auftritt. Obwohl dieses Verfahren nicht die genau gewünschte Dämpfung erzielen kann, ist sein Fehler kleiner als der durch das Grünbuch vorgegebene zulässige Fehler.
  • Die Fig. 5 zeigt eine Variante der beschriebenen Prozedur, die dann möglich ist, wenn der zu dämpfende Tastwert 0 dB beträgt, wobei diese Variante im Wesentlichen (jedoch nicht genau) entsprechend der Tabelle der Fig. 3 arbeitet. Die im ROM innerhalb des Dämpfungskoeffizienten-Signalgenerators 100 gespeicherten reellen Binärdämpfungscodes werden durch ein zusätzliches höchstsignifikantes Bit (MSB) erweitert, das unmittelbar nach dem Laden des Schieberegisterblocks 210 auftritt, wobei dieses MSB für den Dämpfungspegel 0 dB den Wert EINS hat und es für alle anderen Dämpfungspegel den Wert NULL hat. Anstatt dass die Anteile 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128 und 1/256 des Eingangstastwerts akkumuliert werden, um die Dämpfung von 0 dB durch eine reelle Dämpfung von 0,0340 dB unter Verwendung des Binärcodes 1111 1111 der reellen Dämpfung anzunähern, wird für den Dämpfungspegel von 0 dB ein erweiterter Binärcode 1 0000 0000 für die reelle Dämpfung geliefert. Der erste Datenzwischenspeicher 240 akkumuliert nur den Wert des Datentastwerts vor der Ausführung der Dämpfungsprozeduren.
  • Wie oben beschrieben, kann die APU das Audiosignal dadurch dämpfen, dass sie unter den Relativamplituden 1/2, 1/4, 1/8, 1/16, 1/32, 1/64, 1/128 und 1/256 selektiv geeignete Werte akkumuliert, bis die gewünschte Dämpfung des Audiosignals erreicht ist. Während der Dämpfungsprozeduren empfängt der Dämpfungskoeffizienten-Signalgenerator 100 einen Befehl betreffend den Dämpfungspegel, und er gibt die führende NULL gefolgt von den 8 Bits seriell aus, die den reellen Dämpfungskoeffizienten beschreiben, wobei diese Bits die Akkumulation des gewünschten Anteils des ursprünglichen Datentastwerts takten. Beispielsweise akkumuliert, wie es in der Fig. 5 dargestellt ist, die APU der Fig. 4 auf selektive Weise 1/2 bis 1/4, 1/32, 1/128 sowie 1/256 des Eingangstastwerts, um die Dämpfung -2 dB (tatsächlich -2,015 dB) zu erzielen, wobei der Datenzwischenspeicher 240 einen gedämpften Tastwert mit einer Amplitude zwischenspeichert, die das 0,79297-fache derjenigen des ursprünglichen Tastwerts ist, wenn der Zyklus der selektiven Akkumulation abgeschlossen ist.
  • Für das menschliche Gehör ist es schwierig, ein mit über -47 dB abgeschwächtes Audiosignal wahrzunehmen, so dass, gemäß einem Signal adder_clock mit nur NULLEN, wie in der Fig. 5 dargestellt, die Dämpfung für Pegel von -47 dB und niedriger unendlich ist. Der Datenzwischenspeicher 240 akkumuliert nicht mehr als seine Anfangsamplitude NULL.
  • Der Inhalt, wie er im Datenzwischenspeicher 240 zwischengespeichert wird, wenn ein Zyklus selektiver Akkumulation abgeschlossen wird, kann im Datenzwischenspeicher 250 zwischengespeichert werden, um zum im Datenzwischenspeicher 240 zwischengespeicherten Inhalt addiert zu werden, wenn ein anderer Zyklus selektiver Akkumulation abgeschlossen wird. Der Inhalt, wie er im Datenzwischenspeicher 240 zwischengespeichert wird, wenn ein Zyklus selektiver Akkumulation abgeschlossen wird, kann alternativ im Datenzwischenspeicher 260 zwischengespeichert werden, um zum im Datenzwischenspeicher 240 zwischengespeicherten Inhalt addiert zu werden, wenn ein anderer Zyklus selektiver Akkumulation abgeschlossen wird. Dies erleichtert das Mischen zwischen den Kanälen L und R, das gemäß den folgenden Ausdrücken ausgeführt wird:
  • L(Ausgabe) = L(Eingabe)·G(LL) + R(Eingabe)·G(LR) (3)
  • R(Ausgabe) = R(Eingabe)·G(RIR) + L(Eingabe)·G(LR) (4)
  • Als Hintergrund sei angegeben, dass beim ADPCM-Decodierer den dekomprimierten R-Kanal-Ausgangstastwert liefert, während der nächste komprimierte L-Kanal-Eingangstastwert geladen und decodiert wird. Außerdem liefert der ADPCM-Decodierer den dekomprimierten L-Kanal-Ausgangstastwert, während der nächste komprimierte R-Kanal-Eingangstastwert geladen und decodiert wird. Vom ADPCM-Decodierer werden mit zeitlicher Verschachtelung abwechselnd gestaffelte L- und R-Tastwerte geliefert. Die jeweilige Periode, in der jeder der Ausgangstastwerte für den R- oder den L-Kanal geliefert wird, erstreckt sich über 48 Takte, wobei die 48 Takte in vier Viertelsperioden unterteilt sind. Die ADPCM-Decodierung ist in drei Schritte unterteilt. Während der zwölf Takte der zeitlich frühesten ersten Viertelperiode wird eine Bereichsoperation ausgeführt, während der 24 Takte der zeitlich nächsten zweiten und dritten Viertelperioden wird die Operation des Multiplizierens einer Filterkonstante ausgeführt. Die ADPCM-Decodierung ist dann abgeschlossen, wenn die zwölf Takte in der zeitlich letzten, vierten Viertelperiode aufzutreten beginnen. So können die durch die Ausdrücke (3) und (4) beschriebenen Operationsprozeduren gestartet werden, wenn eine vierte Viertelperiode beginnt.
  • Die Fig. 6 zeigt eine Reihenfolge zum Ausführen der vier Dämpfungsprozeduren unter Verwendung einer Dämpfungsschaltung 200 auf Time-sharing-Basis, wobei diese Reihenfolge eine Zwischenspeicherung in den Datenzwischenspeichern 250 und 260 erfordert. Da zum Bestimmen eines L(Ausgang)signals in der Fig. 6 sowohl R-Kanal- als L-Kanal-Information erforderlich ist, wird der L(Ausgang)signaltastwert um zwei Tastperioden gegenüber dem L(Eingang)signaltastwert verzögert, so dass er gleichzeitig mit dem folgenden L(Eingang + 1)signaltastwert auftritt. Die Fig. 6 zeigt den als L(Eingang) bezeichneten L-Kanal-Tastwert, der mit dem Dämpfungskoeffizienten G(LL) multipliziert wird, um die Antwort G(LL)·L (Eingang) zu erzeugen, die mit dem Beginn der nicht genutzten vierten Viertelperiode a beginnt. Wenn der Zyklus der selektiven Verschiebung und selektiven Akkumulation, wie er zum Erzeugen der Antwort G(LL)·L(Eingang) verwendet wird, abgeschlossen ist, wird diese Antwort auf das erste Speichersignal store1_clock in den zweiten Datenzwischenspeicher 250 eingespeichert. Dann liefert der Mikroprozessor 500 der Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzen.
  • Der als L(Eingang) bezeichnete L-Kanal-Tastwert wird anschließend erneut in den Schieberegisterblock 210 geladen, um mit dem Dämpfungskoeffizienten G(LR) multipliziert zu werden, um während einer Zeit, die sich in die erste Viertelperiode b erstreckt, wenn die Bereichserzeugung für den als R(Eingang) bezeichneten folgenden R-Kanal-Tastwert erfolgt, die Antwort G(LR)·L(Eingang) der Dämpfungseinrichtung zu erzeugen. Um zu vermeiden, dass ein zusätzlicher Datenzwischenspeicher von 20 Bits Breite vor dem Schieberegisterblock 210 zu verwenden ist, ist es bevorzugt, den Schieberegisterblock 210 während eines der letzten Taktsignale in der vierten Viertelperiode a neu zu laden. Wenn der zum Erzeugen der Antwort G(LR)·L(Eingang) verwendete Zyklus der selektiven Verschiebung und der selektiven Akkumulation in der ersten Viertelperiode b abgeschlossen wird, wird diese Antwort auf das zweite Speichersignal store2_clock in den zweiten Datenzwischenspeicher 260 eingespeichert. Dann liefert der Mikroprozessor 500 der Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzen.
  • Die Fig. 6 zeigt auch einen folgenden, als R(Eingang) bezeichneten R-Kanal-Tastwert, der mit dem Dämpfungskoeffizienten G(RL) multipliziert wird, um die Antwort G(RL)·R (Eingang) der Dämpfungseinrichtung zu Beginn der nicht genutzten vierten Viertelperiode c zu erzeugen. Wenn der zum Erzeugen der Antwort G(RL)·R(Eingang) der Dämpfungseinrichtung verwendete Zyklus der selektiven Verschiebung und selektiven Akkumulation abgeschlossen ist, liefert der Mikroprozessor 500 der Fig. 2 ein zweites Auswählsignal mux_sel an den Multiplexer 220, das die zwischengespeicherte Antwort G(LL)·L(Eingang) der Dämpfungseinrichtung aus dem Datenzwischenspeicher 250 auswählt, um sie zur Antwort G(RL)·R(Eingang) der Dämpfungseinrichtung vom Datenzwischenspeicher 240 zu addieren, wenn eine zusätzliche EINS des Signals adder_clock an den Datenzwischenspeicher 240 gegeben wird. Dann wird, in Reaktion auf das Signal round_clock, der Tastwert L(Ausgang) = L(Eingang)·G(LL) + R(Eingang)·G(RL) im Datenzwischenspeicher 240 vorwärts in die Rundungsschaltung 300 eingetaktet, wo der 20-Bit-Tastwert auf 16 Bits gerundet wird. Dann liefert der Mikroprozessor 500 der Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzen.
  • Der als R(Eingang) bezeichnete R-Kanal-Tastwert wird während einer Zeit, die sich in die erste Viertelperiode d erstreckt, in der die Bereichseinteilung für den folgenden, als L(Eingang + 1) bezeichneten L-Kanal-Tastwert erfolgt, neu in den Schieberegisterblock 10 geladen, um mit dem Dämpfungskoeffizienten G(RR) multipliziert zu werden, um die Antwort G(RR)·R(Eingang) der Dämpfungseinrichtung zu erzeugen. Um es zu vermeiden, dass ein zusätzlicher Datenzwischenspeicher von 20 Bits Breite vor dem Schieberegister 210 zu verwenden ist, ist es bevorzugt, den Schieberegisterblock 210 während eines der letzten Taktsignale in der vierten Viertelperiode c neu zu laden. Nach dem Runden auf 16 Bits in der Rundungsschaltung 300 wird der Tastwert L(Ausgang) an den DAC 800 geliefert, während gleichzeitig der Tastwert L(Eingang + 1) an die Dämpfungseinrichtung 200 geliefert wird.
  • Wenn der zum Erzeugen der Antwort G(RR)·R(Eingang) verwendete Zyklus der selektiven Verschiebung und selektiven Akkumulation abgeschlossen ist, liefert der Mikroprozessor 500 der Fig. 2 ein zweites Auswählsignal mux_sel an den Multiplexer 220, das die zwischengespeicherte Antwort G(LR)·L(Eingang) der Dämpfungseinrichtung aus dem Datenzwischenspeicher 260 für Addition zur Antwort G(RR)·R(Eingang) der Dämpfungseinrichtung vom Datenzwischenspeicher 240 auswählt, wenn eine zusätzliche EINS des Signals adder_clock an den Datenzwischenspeicher 240 gegeben wird. Dann wird, in Reaktion auf das Signal round_clock, der Tastwert R(Ausgang) = R(Eingang) ·G(RR) + L(Eingang)·G(LR) im Datenzwischenspeicher 240 vorwärts in die Rundungsschaltung 300 eingetaktet, in der der 20-Bit-Tastwert auf 16 Bits gerundet wird. Dann liefert der Mikroprozessor 500 der Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzten. Nach dem Runden auf 16 Bits in der Rundungsschaltung 300 wird der Tastwert R(Ausgang) an den DAC 900 geliefert, während gleichzeitig der Tastwert R(Eingang + 1) an die Dämpfungseinrichtung 200 geliefert wird.
  • Die Fig. 7 zeigt den Betrieb der APU der Fig. 4, alternativ zu dem, der in der Fig. 6 dargestellt ist. Beim in der Fig. 7 dargestellten Betrieb wird L(Ausgang) nicht dadurch erzeugt, dass der im Datenzwischenspeicher 250 zwischengespeicherte Tastwert L(Eingang)·G(LL) zum im Datenzwischenspeicher 240 gespeicherten Tastwert R(Eingang)·G(LR) folgend auf die Akkumulation des Tastwerts R(Eingang)·G(RL) addiert wird. Statt dessen wird der im Datenzwischenspeicher 250 zwischengespeicherte Tastwert L(Eingang)·G(LL) in den Datenzwischenspeicher 240 geladen, bevor eine Akkumulation der Komponente R(Eingang)·G(RL) von L(Ausgang) erfolgt. So wird, wenn die Akkumulation der Komponente R(Eingang)·G(RL) von L(Ausgang) abgeschlossen ist, der Tastwert L(Ausgang) in den Datenzwischenspeicher 240 gespeichert; und dieser Tastwert L(Ausgang) kann mit dem folgenden Signal round_clock vorwärts in die Rundungsschaltung 300 eingetaktet werden.
  • Auch wird beim in der Fig. 7 veranschaulichten Betrieb R(Ausgang) nicht dadurch erzeugt, dass der im Datenzwischenspeicher 260 zwischengespeicherte Tastwert L(Eingang)·G(LR) zum im Datenzwischenspeicher 240 gespeicherten Tastwert R(Eingang)·G(RR) folgend auf die Akkumulation des Tastwerts R(Eingang)·G(RL) addiert wird. Statt dessen wird der im Datenzwischenspeicher 260 zwischengespeicherte Tastwert L(Eingang)·G(LR) in den Datenzwischenspeicher 240 geladen, bevor die Komponente R(Eingang)·G(RR) von R(Ausgang) geladen wird. So wird, wenn die Akkumulation der Komponente R(Eingang)·G(RR) von R(Ausgang) abgeschlossen ist, der Tastwert R(Ausgang) in den Datenzwischenspeicher 240 eingespeichert; und dieser Tastwert R(Ausgang) kann mit dem folgenden Signal round_clock vorwärts in die Rundungsschaltung 300 eingetaktet werden.
  • Die Fig. 8 zeigt eine Audioverarbeitungseinheit, die eine Modifizierung der APU der Fig. 4 ist, wobei bei dieser Modifizierung die Datenzwischenspeicher 250 und 260 durch einen einzelnen Datenzwischenspeicher 270 ersetzt sind und der Dreifacheingangs-Multiplexer 220 durch einen Zweifacheingangs-Multiplexer 280 ersetzt ist. Diese Modifizierung kann dann ausgeführt werden, wenn die Reihenfolge der Berechnung der Dämpfungsantworten auf Time-sharing-Basis G(LR), G(LL), G(RL), G(RR) anstatt G(LL), G(LR), G(RL), G(RR) ist.
  • Die Fig. 9 ist ein zeitbezogenes Diagramm über die APU der Fig. 8, wobei G(LR) vor G(LL) berechnet wird. Der als R(Eingang) bezeichnete L-Kanal-Tastwert wird mit dem Dämpfungskoeffizienten G(LR) multipliziert, um zu Beginn der nicht benutzten vierten Viertelperiode a die Antwort G(LR)·L(Eingang) der Dämpfungseinrichtung zu erzeugen. Wenn der zum Erzeugen der Antwort G(LR)·L(Eingang) der Dämpfungseinrichtung verwendete Zyklus der selektiven Verschiebung und selektiven Akkumulation abgeschlossen ist, wird diese Antwort auf das erste Speichersignal store1_clock hin in den zweiten Datenzwischenspeicher 270 eingespeichert. Dann liefert die Mikroprozessor 500 der Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzen.
  • Das Berechnen von G(LR) vor G(LL) erlaubt die Akkumulation von G(RL) auf dem Akkumulationsergebnis für G(LL), anstatt dass reset2 nach der Akkumulation von G(LL) an den Datenzwischenspeicher 240 gegeben wird. Auf das Signal round_clock bei Abschluss der Periode für R(Eingang), wird der sich ergebende Tastwert L(Ausgang) = L(Eingang)·G(LL) + R(Eingang) ·G(RL) im Datenzwischenspeicher 240 vorwärts in die Rundungsschaltung 300 eingetaktet, wo der 20-Bit-Tastwert auf 16 Bits gerundet wird. Dann liefert der Mikroprozessor 500 der Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzen.
  • Der als R(Eingang) bezeichnete R-Kanal-Tastwert wird anschließend während einer Zeit, die sich in die erste Viertelperiode d erstreckt, wenn die Bereichseinteilung für den als L(Eingang) + 1 bezeichneten folgenden L-Kanal-Tastwert erfolgt, wieder in den Schieberegisterblock 210 geladen, um mit dem Dämpfungskoeffizienten G(RR) multipliziert zu werden, um die Antwort G(RR)·R(Eingang) der Dämpfungseinrichtung zu erzeugen. Wenn der zum Erzeugen der Antwort G(RR)·- R(Eingang) der Dämpfungseinrichtung verwendete Zyklus der selektiven Verschiebung und selektiven Akkumulation abgeschlossen ist, liefert der Mikroprozessor 500 der Fig. 2 ein zweites Auswählsignal mux_sel an den Multiplexer 280, das die zwischengespeicherte Antwort G(LR)·L(Eingang) vom Datenzwischenspeicher 270 zur Addition zur Antwort G(RR)·R(Eingang) der Dämpfungseinrichtung vom Datenzwischenspeicher 240 auswählt, wenn eine zusätzliche EINS des Signals adder clock an den Datenzwischenspeicher 240 gegeben wird. Dann wird, in Reaktion auf das Signal round_clock, der Tastwert R(Ausgang) = R(Eingang)·G(RR) + L(Eingang)·G(LR) im Datenzwischenspeicher 240 vorwärts in die Rundungsschaltung 300 eingetaktet, in der der 20-Bit-Tastwert auf 16 Bits gerundet wird. Dann liefert der Mikroprozessor 500 in Fig. 2 das zweite Rücksetzsignal reset2 an den Datenzwischenspeicher 240, um dessen Inhalt auf die arithmetische Null rückzusetzen. Nach dem Runden auf 16 Bits in der Rundungsschaltung 300 wird der Tastwert R(Ausgang) an den DAC 900 geliefert, während gleichzeitig der Tastwert R(Eingang) + 1 an die Dämpfungseinrichtung 200 geliefert wird.
  • Gemäß den Fig. 10A, 10B, 10C, 10D und 10E weist der Schieberegisterblock 210 Folgendes auf: eine Steuerschaltung 211 und ein erstes bis fünftes Register 212, 213, 214, 215 und 216 mit demselben Aufbau, von denen jedes das erste Rücksetzsignal reset1 empfängt und es jeweilige vier Bits eines L-Kanal- oder R-Kanal-Audiosignaltastwerts von 20 Bits empfängt.
  • Die in der Fig. 10A dargestellte Steuerschaltung 211 enthält einen ersten Inverter INV1 zum Erzeugen eines Ladesteuersignals load mit verbessertem Ansteuervermögen auf das erste Auswählsignal load/shift hin; einen zweiten Inverter INV2 zum Erzeugen eines Verschiebesteuersignals shift mit verbessertem Ansteuervermögen auf das Ausgangssignal des ersten Inverters INV1 hin; und einen dritten und einen vierten Inverter INV3, INV4 in Kaskadenschaltung zum Empfangen des Verschiebetaktsignals shift_clock und zum Liefern eines Verschiebetaktsignals mit verbessertem Ansteuervermögen. Die Steuerschaltung 211 liefert das Verschiebetaktsignal mit verbessertem Ansteuervermögen an das erste bis fünfte Register 212, 213, 214, 215 und 216. Die Steuerschaltung 211 liefert auch auf das erste Auswählsignal load/shift hin ein Steuersignal load oder shift an das erste bis fünfte Register 212, 213, 214, 215, 216.
  • Das in der Fig. 10A dargestellte erste Register 212 enthält einen ersten bis vierten Datenflipflop FF11, FF12, FF13 und FF14, die Schieberegister-Ausgangssignale SHIFT_OUT0, SHIFT- _OUT1, SHIFT_OUT2 bzw. SHIFT_OUT3. Das erste Register 212 enthält auch einen ersten bis vierten Multiplexer MUX11, MUX12, MUX13 und MUX14 zum Auswählen jeweiliger Bits für die Dateneingangsanschlüsse D der Flipflops FF11, FF12, FF13 bzw. FF14, um in diese auf das nächste Signal shift_clock eingetaktet zu werden, um die Schieberegister-Ausgangssignale SHIFT_OUT0, SHIFT_OUT1, SHIFT_OUT2 und SHIFT_OUT3 bis zum nächstfolgenden Signal shift_clock zu bestimmen. Anschlüsse A, B, E, F und G an der Oberseite des in der Fig. 10A dargestellten Registers 212 sind mit Anschlüssen A, B, E, F und G an der Unterseite des in der Fig. 10B dargestellten zweiten Registers 213 verbunden.
  • Das in der Fig. 10B dargestellte zweite Register 213 enthält einen fünften bis achten Datenflipflop FF21, FF22, FF23 und FF24, die Schieberegister-Ausgangssignale SHIFT_OUT4, SHIFT- _OUT5, SHIFT_OUT6 bzw. SHIFT_OUT7. Das zweite Register 213 enthält auch einen fünften bis achten Multiplexer MUX21, MUX22, MUX23 und MUX24 zum Auswählen jeweiliger Bits für die Dateneingangsanschlüsse D der Flipflops FF21, FF22, FF23 bzw. FF24, um in diese auf da nächste Signal shift_clock eingetaktet zu werden, um die Schieberegister-Ausgangssignale SHIFT_OUT4, SHIFT_OUT5, SHIFT_OUT6 und SHIFT_OUT7 bis zum nächstfolgenden Signal shift_clock zu bestimmen. Anschlüsse H, J, K, M und N an der Oberseite des in der Fig. 10B dargestellten zweiten Registers 213 sind mit Anschlüssen H, J, K, M und N an der Unterseite des in der Fig. 10B dargestellten dritten Registers 214 verbunden.
  • Das in der Fig. 100 dargestellte dritte Register 214 enthält neunten bis zwölften Datenflipflop FF31, FF32, FF33 und FF34, die Schieberegister-Ausgangssignale SHIFT_OUT8, SHIFT_OUT9, SHIFT_OUT10 bzw. SHIFT_OUT11. Das dritte Register 214 enthält auch einen neunten bis zwölften Multiplexer MUX31, MUX32, MUX33 und MUX34 zum Auswählen jeweiliger Bits für die Dateneingangsanschlüsse D der Flipflops FF31, FF32, FF33 bzw. FF34, um in diese auf das nächste Signal shift_clock eingetaktet zu werden, um die Schieberegister- Ausgangssignale SHIFT_OUT8, SHIFT_OUT9, SHIFT_OUT10 und SHIFT_OUT11 bis zum nächstfolgenden Signal shift_clock zu bestimmen. Anschlüsse P, R, T, U und V an der Oberseite des in der Fig. 10D dargestellten Registers 214 sind mit Anschlüssen P, R, 5, T und U an der Unterseite des in der Fig. 10D dargestellten vierten Registers 215 verbunden.
  • Das in der Fig. 10D dargestellte erste Register 215 enthält einen dreizehnten bis sechzehnten Datenflipflop FF41, FF42, FF43 und FF44, die Schieberegister-Ausgangssignale SHIFT_OUT12, SHIFT_OUT13, SHIFT_OUT14 bzw. SHIFT_OUT15. Das vierte Register 215 enthält auch einen dreizehnten bis sechzehnten Multiplexer MUX41, MUX42, MUX43 und MUX44 zum Auswählen jeweiliger Bits für die Dateneingangsanschlüsse D der Flipflops FF41, FF42, FF43 bzw. FF44, um in diese auf das nächste Signal shift_clock eingetaktet zu werden, um die Schieberegister-Ausgangssignale SHIFT_OUT12, SHIFT_OUT13, SHIFT_OUT14 und SHIFT_OUT15 bis zum nächstfolgenden Signal shift_clock zu bestimmen. Anschlüsse V, W, X, Y und Z an der Oberseite des in der Fig. 10D dargestellten Registers 215 sind mit Anschlüssen V, W, X, Y und Z an der Unterseite des in der Fig. 10E dargestellten fünften Registers 216 verbunden.
  • Das in der Fig. 10E dargestellte fünfte Register 216 enthält einen siebzehnten bis zwanzigsten Datenflipflop FF51, FF52, FF53 und FF54, die Schieberegister-Ausgangssignale SHIFT_OUT16, SHIFT_OUT17, SHIFT_OUT18 bzw. SHIFT_OUT19. Das erste Register 216 enthält auch einen siebzehnten bis zwanzigsten Multiplexer MUX51, MUX52, MUX53 und MUX54 zum Auswählen jeweiliger Bits für die Dateneingangsanschlüsse D der Flipflops FF51, FF52, FF53 bzw. FF54, um in diese auf das nächste Signal shift_clock eingetaktet zu werden, um die Schieberegister-Ausgangssignale SHIFT_OUT16, SHIFT_OUT17, SHIFT_OUT18 und SHIFT_OUT19 bis zum nächstfolgenden Signal shift_clock zu bestimmen.
  • In Reaktion darauf, dass das Ladesteuersignal load hoch ist und das Verschiebesteuersignal shift niedrig ist, wählen der erste bis vierte Multiplexer MUX11, MUX12, MUX13 und MUX14 einen ersten bis vierten Bitort IN0, IN1, IN2 und IN3 im digitalen Audioeingangssignal an die Dateneingangsanschlüsse D der Flipflops FF11, FF12, FF13 bzw. FF14 aus. Der fünfte bis achte Multiplexer MUX21, MUX22, MUX23 und MUX24 wählen einen fünften bis achten Bitort IN4, IN5, IN6 und IN7 des digitalen Audioeingangssignals an die Dateneingangsanschlüsse D des fünften bis achten Datenflipflops FF21, FF22, FF23 bzw. FF24 aus. Der neunte bis zwölfte Multiplexer MUX31, MUX32, MUX33 und MUX34 wählen einen neunten bis zwölften Bitort IN8, IN9, IN10 und IN11 des digitalen Audioeingangssignals an die Dateneingangsanschlüsse D des neunten bis zwölften Datenflipflops FF31, FF32, FF33 bzw. FF34 aus. Der dreizehnte bis sechzehnte Multiplexer MUX41, MUX42, MUX43 und MUX44 wählen einen dreizehnten bis sechzehnte Bitort IN12, IN13, IN14 und IN15 des digitalen Audioeingangssignals an die Dateneingangsanschlüsse D des dreizehnten bis sechzehnten Datenflipflops FF41, FF42, FF43 bzw. FF44 aus. Der siebzehnte bis zwanzigste Multiplexer MUX51, MUX52, MUX53 und MUX54 wählen einen siebzehnten bis zwanzigsten Bitort IN16, IN17, IN18 und IN19 des digitalen Audioeingangssignals an die Dateneingangsanschlüsse D des siebzehnten bis zwanzigsten Datenflipflops FF51, FF52, FF53 bzw. FF54 aus.
  • In Reaktion darauf, dass das Ladesteuersignal load niedrig ist und das Verschiebesteuersignal shift hoch ist, wählen der erste bis vierte Multiplexer MUX11, MUX12, MUX13 und MUX14 wählen die invertierten Ausgangssignale QN vom zweiten bis fünften Datenflipflop FF12, FF12, FF14 und FF21 an die Dateneingangsanschlüsse D der Flipflops FF12, FF13, FF14 bzw. FF21 aus. Der fünfte bis achte Multiplexer MUX21, MUX22, MUX23 und MUX24 wählen die invertierten Ausgangssignale QN vom zweiten bis fünften Datenflipflop FF22, FF23, FF24 und FF31 an die Dateneingangsanschlüsse D des fünften bis achten Datenflipflops FF21, FF22, FF23 bzw. FF24 aus. Der neunte bis zwölfte Multiplexer MUX31, MUX32, MUX33 und MUX34 wählen die invertierten Ausgangssignale QN vom zehnten bis dreizehnten Datenflipflop FF32, FF32, FF34 und FF41 an die Dateneingangsanschlüsse D des neunten bis zwölften Datenflipflops FF31, FF32, FF33 bzw. FF34 aus. Der dreizehnte bis sechzehnte Multiplexer MUX41, MUX42, MUX43 und MUX44 wählen die invertierten Ausgangssignale QN vom vierzehnten bis siebzehnten Datenflipflop FF42, FF43, FF44 und FF41 an die Dateneingangsanschlüsse D des dreizehnten bis sechzehnten Datenflipflops FF41, FF42, FF43 bzw. FF44 aus. Der siebzehnte bis neunzehnte Multiplexer MUX51, MUX52 und MUX53 wählen die invertierten Ausgangssignale QN vom achzehnten bis zwanzigsten Datenflipflop FF52, FF53 und FF54 an die Dateneingangsanschlüsse D des siebzehnten bis neunzehnten Datenflipflops FF51, FF52 und FF53 aus. Der zwanzigste Multiplexer MUX54 fährt damit fort, das zwanzigste Audiosignal IN19 am Dateneingangsanschluss D des zwanzigsten Datenflipflops FF 54 auszuwählen, um für eine Vorzeichen-Biterweiterung zu sorgen.
  • Nun werden die Anschlüsse des in der Fig. 10A im Einzelnen dargestellten vierten Multiplexers MUX14 speziell beschrieben, da diese Anschlüsse für die Anschlüsse des ersten bis vierten Multiplexers MUX11, MUX12, MUX13 und MUX14, des fünften bis achten Multiplexers MUX21, MUX22, MUX23 und MUX24, des neunten bis zwölften Multiplexers MUX31, MUX32, MUX33 und MUX34, des dreizehnten bis siebzehnten Multiplexers MUX41, MUX42, MUX43 und MUX44 sowie des siebzehnten bis neunzehnten Multiplexers MUX51, MUX52 und MUX53 typisch sind. Der vierte Multiplexer MUX14 enthält UND-Gatter AND1 und AND2 mit drei Eingängen, ein UND-Gatter AND3 mit zwei Eingängen, das das Ladesteuersignal load und das digitale Audioeingangssignal am vierten Bitort in drei als jeweilige Eingangssignale empfängt, ein NOR-Gatter NOR1 mit zwei Eingängen, das die Ergebnisse der UND-Gatter AND1 und AND2 als jeweilige Eingangssignale empfängt, einen logischen Inverter (NICHT-Gatter) INV5 zur Bitkomplementbildung des Ergebnisses des NOR-Gatters NOR1, um eine ODER-Antwort auf die Antworten der UND-Gatter AND1 und AND2 zu erzielen, und ein anderes NOR-Gatter NOR2 mit zwei Eingängen, das die Antworten des UND-Gatters UND3 und des logischen Inverters INV5 als jeweilige Eingangssignale empfängt, um als jeweilige Antwort das Ausgangssignal des MUX14 zu erzeugen, das als Dateneingangssignal an das vierte Flipflop FF14 im ersten Schieberegister 212 gegeben wird. Das Ausgangssignal Q und das invertierte Ausgangssignal QN des vierten Flipflops FF14, an den der MUX14 das Dateneingangssignal liefert, werden als erste Eingangssignale an die UND-Gatter AND1 bzw. AND2 gegeben. Das invertierte Ausgangssignal QN des fünften Flipflops FF21 im zweiten Schieberegister 213 (d. h. des Flipflops in der Vorstufe des Schieberegisterblocks 210) wird als zweites Eingangssignal an jeder der UND-Gatter AND1 und AND2 geliefert. Das dritte Eingangssignal an jedes der UND-Gatter AND1 und AND2 ist das vom Inverter INV2 in der Steuerschaltung 211 gelieferte Verschiebesteuersignalshift.
  • Der Eingangsanschluss am UND-Gatter AND3, der das vierte Audiosignal IN3 empfängt, entspricht funktionsgemäßig dem Eingangsanschluss DO der Multiplexer MUX11, MUX12, MUX13, MUX21, MUX22, MUX23, MUX24, MUX31, MUX32, MUX33, MUX34, MUX41, MUX42, MUX43, MUX44, MUX51, MUX52 und MUX53. Wenn das Ladesteuersignal load hoch ist und das Verschiebesteuersignal shift niedrig ist, bewirkt der hohe Wert des Ladesteuersignals load, dass die Antwort des UND-Gatters und drei mit dem vierten Bitort IN3 des digitalen Audioeingangssignals übereinstimmt. Der niedrige Wert des Verschiebesteuersignals shift bewirkt, dass die Antworten der UND-Gatter AND1 und AND2 beide niedrig sind. Demgemäß ist die Antwort des NOR- Gatters NOR1 hoch und die Antwort des logischen Inverters INV5 ist niedrig, wodurch die Antwort des NOR-Gatters NOR2 in den Zustand gebracht wird, dass es mit der Antwort des UND-Gatters AND3 und somit mit dem vierten Bitort IN3 des digitalen Audioeingangssignals übereinstimmt. Beim nächsten Signal shift_clock repliziert das Ausgangssignal Q des vierten Flipflops FF14 den vierten Bitort in drei des digitalen Audioeingangssignals als vierten Bitort SHIFT_OUT3 des geladenen digitalen Audiosignals.
  • Wenn das Ladesteuersignal load niedrig ist und das Verschiebesteuersignal shift hoch ist, bewirkt der niedrige Wert des Ladesteuersignals load, dass die Antwort des UND-Gatters AND3 unabhängig vom vierten Bitort IN3 des digitalen Audioeingangssignals niedrig ist, was bewirkt, dass die Antwort des NOR-Gatters NOR2 mit der Antwort des logischen Inverters IN5 übereinstimmt. Wenn das als zweites Eingangssignal an die UND-Gatter AND1 und AND2 gelegte komplementäre QN-Ausgangssignal des fünften Flipflops FF21 niedrig ist, erzeugen beide UND-Gatter AND1 und AND2 ein niedriges Ausgangssignal, die Antwort des NOR-Gatters NOR1 ist hoch, und die Antwort des logischen Inverters INV5 ist niedrig. Da beide Eingangssignale des NOR-Gatters NOR2 niedrig sind, ist die an den Dateneingang D des vierten Flipflops FF14 gegebene Antwort desselben hoch. Beim nächsten Signal shift_clock wird das Ausgangssignal Q des vierten Flipflops FF14 hoch, genau wie das vorige Ausgangssignal Q des fünften Flipflops FF21. Der vierte Bitort SHIFT_OUT3 des gedämpften digitalen Audiosignals repliziert das vorige Ausgangssignal Q des fünften Flipflops FF21.
  • Die ersten Eingangssignale für die UND-Gatter AND1 und AND2 sind komplementär zueinander, wobei es sich um das Ausgangssignal Q bzw. das komplementäre Ausgangssignal QN des vierten Flipflops FF14 handelt. Wenn das komplementäre Ausgangssignal QN des fünften Flipflops FF21, das als zweites Eingangssignal an die UND-Gatter AND1 und AND2 gegeben wird, hoch ist, und das invertierte Verschiebesteuersignal shift hoch ist, empfängt eines der UND-Gatter AND1 und AND2 drei hohe Eingangssignale und erzeugt demgemäß ein hohes Ausgangssignal. Demgemäß ist die Antwort des NOR-Gatters NOR1 niedrig, und die Antwort des logischen Inverters INV5 ist hoch. Da eines der Eingangssignale des NOR-Gatters NOR2 hoch ist, ist die an den Dateneingang D des vierten Flipflops FF14 gegebene Antwort desselben niedrig. Beim nächsten Signal shift_clock wird das Ausgangssignal Q des vierten Flipflops FF14 niedrig, genau wie das vorige Ausgangssignal Q des fünften Flipflops FF21. Der vierte Bitort SHIFT_OUT3 des gedämpften digitalen Audiosignals repliziert das vorige Ausgangssignal Q des fünften Flipflops FF21.
  • Der zwanzigste Multiplexer MUX23 enthält UND-Gatter AND4 und AND5 mit drei Eingängen; ein UND-Gatter AND6 mit zwei Eingängen, das das Ladesteuersignal load und den zwanzigsten Bitort IN19 des digitalen Audioeingangssignals als jeweilige Eingangssignale empfängt; ein NOR-Gatter NOR3 mit zwei Eingängen, das die Antworten der UND-Gatter AND4 und AND5 als jeweilige Eingangssignale empfängt; einen logischen Inverter (NICHT-Gatter) INV6 zur Bitkomplementbildung der Antwort des NOR-Gatters NOR3 zum Erhalten der ODER-Antwort auf die Antworten der UND-Gatter AND4 und AND5; und ein anderes NOR- Gatter NOR4 mit zwei Eingängen, das die Antworten des UND- Gatters UND6 und des logischen Inverters INV6 als jeweilige Eingangssignale empfängt, um als jeweilige Antwort das Ausgangssignal des MUX53 zu erzeugen, das als Dateneingangssignal an das zwanzigste Flipflop FF54 im fünften Schieberegister 216 gegeben wird. Das Ausgangssignal Q und das invertierte Ausgangssignal QN des zwanzigsten Flipflops FF54, an das der MUX53 das Dateneingangssignal liefert, werden als erste Eingangssignale an die UND-Gatter AND4 bzw. AND5 gegeben; und das invertierte Ausgangssignal QN des zwanzigsten Flipflops FF54 wird auch als zweites Eingangssignal an jedes der UND-Gatter AND4 und AND5 gegeben, um während des Verschiebevorgangs eine Vorzeichenbit-Erweiterung zu realisieren. Das dritte Eingangssignal jedes der UND-Gatter AND4 und AND5 ist das vom Inverter INV2 in der Steuerschaltung 211 der Fig. 10A gelieferte Verschiebesteuersignal shift.
  • Wenn das Ladesteuersignal load hoch ist und das Verschiebesteuersignal shift niedrig ist, bewirkt der hohe Wert des Ladesteuersignals, dass die Antwort des UND-Gatters AND6 mit dem zwanzigsten Bitort IN19 des digitalen Audioeingangssignals übereinstimmt. Das niedrige Verschiebesteuersignal shift sorgt dafür, dass beide Antworten der UND-Gatter AND4 und AND5 niedrig sind. Demgemäß ist die Antwort des NOR-Gatters NOR3 hoch und die Antwort des logischen Inverters INV6 ist niedrig, was bewirkt, dass die Antwort des NOR-Gatters NOR4 mit der Antwort des UND-Gatters AND6 und somit mit dem zwanzigsten Bitort IN19 des digitalen Audioeingangssignals übereinstimmt. Beim nächsten Signal shift_clock reproduziert das Ausgangssignal Q des zwanzigsten Flipflops FF54 den zwanzigsten Bitort IN19 des digitalen Audiosignals als zwanzigsten Bitort SHIFT_OUT19 des geladenen digitalen Audiosignals.
  • Wenn das Ladesteuersignal load niedrig ist und das Verschiebesteuersignal shift hoch ist, bewirkt der niedrige Wert des Ladesteuersignals load, dass die Antwort des UND-Gatters AND6 unabhängig vom zwanzigsten Bitort IN19 des digitalen Audioeingangssignals niedrig ist, was dafür sorgt, dass die Antwort des NOR-Gatters NOR4 mit der Antwort des logischen Inverters INV6 übereinstimmt.
  • Wenn angenommen wird, dass das invertierte Ausgangssignal QN des zwanzigsten Flipflops FF54 einerseits niedrig ist, da der 2-Komplement-Wert des digitalen Audioeingangssignals negativ ist, ist das Ausgangssignal Q des zwanzigsten Flipflops FF54 hoch. Dann erzeugen die UND-Gatter AND4 und AND5 beide ein niedriges Ausgangssignal, die Antwort des NOR-Gatters NOR3 ist hoch, und die Antwort des logischen Inverters INV6 ist niedrig. Da beide Eingangssignale des NOR-Gatters NOR4 niedrig sind, ist die an den Dateneingang D des zwanzigsten Flipflops FF54 gegebene Antwort desselben hoch.
  • Nachdem das Signal shift_clock des Ausgangssignals Q des zwanzigsten Flipflops FF54 andauernd hoch gewesen is, wird für eine Vorzeichenbit-Erweiterung des negativen, gedämpften digitalen Audiotastwerts gesorgt, der vom Schieberegisterblock 210 als Ausgangssignal an den Multiplexer 220 geliefert wird.
  • Wenn andererseits angenommen wird, dass das invertierte Ausgangssignal QN des zwanzigsten Flipflops FF54 hoch ist, ist wegen dem positiven Wahl-Komplement-Wert des digitalen Audioeingangssignals das Ausgangssignal Q des zwanzigsten Flipflops FF54 niedrig. Die Antwort des UND-Gatters AND5 ist daraufhin hoch, dass das invertierte Ausgangssignal QN des zwanzigsten Flipflops FF54, das an den ersten und zweiten Eingang des UND-Gatters AND5 gegeben ist, hoch ist und das an den dritten Eingang des UND-Gatters AND5 gegebene Verschiebesteuersignal shift hoch ist. Demgemäß ist die Antwort des NOR-Gatters NOR3 niedrig, und die Antwort des logischen Inverters INV6 ist hoch. Da eines der Eingangssignale des NOR-Gatters NOR4 hoch ist, ist die an den D-Dateneingang des zwanzigsten Flipflops FF54 gegebene Antwort desselben niedrig. Nachdem das Signal shift_clock des Ausgangssignals Q des zwanzigsten Flipflops FF54 andauernd niedrig war, wird für eine Vorzeichenbit-Erweiterung des positiven, gedämpften digitalen Audiotastwerts gesorgt, der vom Schieberegisterblock 210 als Ausgangssignal an den Multiplexer 220 geliefert wird.
  • Der zwanzigste Multiplexer MUX53 unterliegt selbstverständlich einer logischen Reduktion, jedoch ist dies in der Fig. 10E nicht ausgeführt, so dass das fünfte Register 216 denselben Aufbau auf einem Siliciumchip einer integrierten Schaltung wie das erste bis vierte Register 212, 213, 214 und 215 aufweisen kann.

Claims (18)

1. Audio-Verarbeitungseinheit zum steuerbaren Mischen von Linkskanal(L)- und Rechtskanal(R)-Anteilen eines digitalen Audiosignals, das nach dem "Green back"-Kompaktdisc-Audio- Signalstandard zugeführt wird, wobei das steuerbare Mischen aufgrund von Acht-Bit-Darstellungen einer Links-Eingabe-zu- links-Ausgabe-Verstärkung G(LL), einer Links-Eingabe-zu- rechts-Ausgabe-Verstärkung G(LR), einer Rechts-Eingabe-zu- rechts-Ausgabe-Verstärkung G(RR) und einer Rechts-Eingabe-zu- links-Ausgabe-Verstärkung G(RL) erfolgt, die auch nach dem Kompaktdisc-Audiosignalstandard zugeführt werden, wobei die Audio-Verarbeitungseinheit umfaßt:
einen Audio-Verarbeitungseinheit-Eingangsanschluß zum Empfangen zeitverschachtelter alternierender Tastwerte der Linkskanal(L)- und Rechtskanal(R)-Anteile des digitalen Audiosignals, das nach dem Kompaktdisc-Audio-Signalstandard zugeführt wurde;
einen Dämpfungskoeffizient-Signalgenerator (100), der aufgrund der Acht-Bit-Darstellungen von G(LL), G(LR), G(RR) und G(RL) tatsächliche Dämpfungskoeffizienten in serieller Bitform erzeugt;
eine Schaltung (200) zum sequentiellen Durchführen einer ersten und einer zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur bei jedem zeitverschachtelten alternierenden Tastwert der Linkskanal(L)- und Rechtskanal(R)- Anteile des digitalen Audiosignals, das bei dem Audio-Verarbeitungseinheits-Eingangsanschluß auf Grundlage der Dämpfungskoeffizienten (G(LL), G(LR), G(RR), G(RL)) in serieller Bitform empfangen wurde, wobei die erste Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur ein erstes Akkumulationsergebnis (L·G(LL); R·G(RL)) und die zweite Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur ein zweites Akkumulationsergebnis (L·G(LR); R·G(RR)) erzeugt;
eine erste additive Kombinierschaltung (200), um für jeden Tastwert das erste Akkumulationsergebnis des Tastwerts des Linkskanalanteils des digitalen Audiosignals (L·G(LL)) mit dem ersten Akkumulationsergebnis des nachfolgenden Tastwerts des Rechtskanalanteils des digitalen Audiosignals (R·G(RL)) additiv zu kombinieren, um einen sukzessiven Tastwert einer steuerbar gemischten L-Kanalausgabe (L') zu erzeugen; und
eine zweite additive Kombinierschaltung (200), um für jeden Tastwert das zweite Akkumulationsergebnis des Tastwerts des Linkskanalanteils des digitalen Audiosignals (L·G(LR)) mit dem zweiten Akkumulationsergebnis des nachfolgenden Tastwerts des Rechtskanalanteils des digitalen Audiosignals (R·G(RR)) additiv zu kombinieren, um einen sukzessiven Tastwert einer steuerbar gemischten R-Kanalausgabe (R') zu erzeugen.
2. Audio-Verarbeitungseinheit nach Anspruch 1, wobei der Dämpfungskoeffizient-Signalgenerator die tatsächlichen Dämpfungskoeffizienten aufgrund G(LL), G(LR), G(RR) und G(RL) zumindest im wesentlichen in Übereinstimmung mit einer Dämpfungstabelle erzeugt, wie sie in Fig. 3 der Zeichnungen beschrieben ist.
3. Audio-Verarbeitungseinheit nach Anspruch 2, wobei der Dämpfungskoeffizient-Signalgenerator die tatsächlichen Dämpfungskoeffizienten in serieller Bitform liefert, und zwar das signifikanteste Bit zuerst.
4. Audio-Verarbeitungseinheit nach Anspruch 1, wobei der Dämpfungskoeffizient-Signalgenerator den tatsächlichen Dämpfungskoeffizienten zu G(LL) während der ersten Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur zu jedem Linkskanal-Tastwert des digitalen Audiosignals, den tatsächlichen Dämpfungskoeffizienten zu G(LR) während der zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem Linkskanal-Tastwert des digitalen Audiosignals, den tatsächlichen Dämpfungskoeffizienten zu G(RL) während der ersten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals und den tatsächlichen Dämpfungskoeffizienten zu G(RR) während der zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals liefert.
5. Audio-Verarbeitungseinheit nach Anspruch 4, wobei die Schaltung zum sequentiellen Ausführen einer ersten und einer zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem am Eingangsanschluß der Audio-Verarbeitungseinheit empfangenen Tastwert aufweist:
einen Shiftregister (210), der synchron zu der Frequenz betrieben wird, bei der die tatsächlichen Dämpfungskoeffizienten in serieller Bitform zugeführt werden, und der mehrere Stufen (212 bis 216) aufweist, die mit den jeweiligen Bits jedes an dem Eingangsanschluß empfangenen Tastwerts belegt sind, bevor die erste und die zweite Sukzessiv-Shift-und-Selektivakkumulations-Prozedur daran ausgeführt werden, wobei die mehreren Stufen zeitweise ein Shiftregister-Ausgabesignal speichern, das anfangs dem Shiftregister-Eingangssignal und in jedem anschließenden Taktintervall sukzessive kleineren Binäranteilen des digitalen Audiosignals entspricht;
einen Dreifacheingangs-Multiplexer (220) mit einem ersten Eingangsanschluß, an dem das Ausgabesignal des ersten Shiftregisters anliegt, einem zweiten und einem dritten Eingangsanschluß, und einem Ausgabeanschluß auf Grundlage der in serieller Bitform zugeführten Dämpfungskoeffizienten, wobei der Dreifacheingangs-Multiplexer dazu ausgelegt ist, an seinem Ausgabeanschluß das Ausgabesignal des ersten Shiftregisters zu reproduzieren, das während jeder ersten und jeder zweiten Sukzessiv-Shift-und-selektiv-Akkumulations- Prozedur an seinem ersten Eingangsanschluß anliegt;
einen digitalen Addierer (230) zum Erzeugen eines Ausgabesummensignals aufgrund eines ersten Summanden-Eingangssignals vermehrt um ein von dem Ausgabeanschluß des Dreifacheingangs-Multiplexers empfangenes zweites Summanden-Eingangssignal; und
einen ersten Datenzwischenspeicher (240) zum zeitweisen Speichern des Summen-Ausgabesignals von dem ersten digitalen Addierer und zum anschließenden Anlegen an den ersten digitalen Addierer als dessen erstes Summanden-Eingangssignal, wobei der erste Datenzwischenspeicher eine Schaltung zum Rücksetzen des zeitweise gespeicherten Inhalts davon auf die arithmetische Null aufgrund eines ersten Datenzwischenspeicher-Reset-Signals aufweist, und der erste Datenzwischenspeicher und der digitale Addierer zusammen einen Akkumulator für das von dem Ausgabeanschluß des Dreifacheingangs-Multiplexers empfangene zweite Summanden- Eingangssignal bilden.
6. Audio-Verarbeitungseinheit nach Anspruch 5, wobei die erste additive Kombinierschaltung zusätzlich zu dem Dreifacheingangs-Multiplexer und dem digitalen Addierer ferner aufweist:
einen zweiten Datenzwischenspeicher (250) gemäß einem ersten Speichertakt, der anliegt, wenn die erste Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur an jedem Linkskanal-Tastwert des digitalen Audiosignals vollendet ist, zum zeitweisen Speichern des Summen-Ausgabesignals von dem digitalen Addierer zum Anlegen an den zweiten Eingangsanschluß des Dreifacheingangs-Multiplexers, wobei der Dreifacheingangs-Multiplexer so ausgelegt ist, daß er an seinem Ausgabeanschluß das zeitweise gespeicherte Summen- Ausgabesignal von dem digitalen Addierer reproduziert, das gerade vor oder gleich im Anschluß an die erste Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals an dem zweiten Eingangsanschluß des Multiplexers anliegt.
7. Audio-Verarbeitungseinheit nach Anspruch 6, wobei die zweite additive Kombinierschaltung zusätzlich zu dem Dreifacheingangs-Multiplexer und dem digitalen Addierer aufweist:
einen dritten Datenzwischenspeicher (260) gemäß einem zweiten Speichertakt, der anliegt, wenn die zweite Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur an jedem Linkskanal-Tastwert des digitalen Audiosignals vollendet ist, zum zeitweisen Speichern des Summen-Ausgabesignals von dem digitalen Addierer zum Anlegen an den dritten Eingangsanschluß des Dreifacheingangs-Multiplexers, wobei der Dreifacheingangs-Multiplexer so ausgelegt ist, daß er an seinem Ausgabeanschluß das zeitweise gespeicherte Summen-Ausgabesignal von dem digitalen Addierer reproduziert, das gerade vor oder gleich im Anschluß an die zweite Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals an dem zweiten Eingangsanschluß des Multiplexers anliegt.
8. Audio-Verarbeitungseinheit nach Anspruch 1, wobei der Dämpfungskoeffizient-Signalgenerator den tatsächlichen Dämpfungskoeffizienten zu G(LR) während der ersten Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur zu jedem Linkskanal-Tastwert des digitalen Audiosignals, den tatsächlichen Dämpfungskoeffizienten zu G(LL) während der zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem Linkskanal-Tastwert des digitalen Audiosignals, den tatsächlichen Dämpfungskoeffizienten zu G(RL) während der ersten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals und den tatsächlichen Dämpfungskoeffizienten zu G(RR) während der zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals liefert.
9. Audio-Verarbeitungseinheit nach Anspruch 8, wobei die Schaltung zum sequentiellen Ausführen einer ersten und einer zweiten Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur zu jedem am Eingangsanschluß der Audio-Verarbeitungseinheit empfangenen zeitverschachtelten alternierenden Tastwert der Linkskanal- und der Rechtskanalanteile des digitalen Audiosignals aufweist:
einen Shiftregister (210), der synchron zu der Frequenz betrieben wird, bei der die tatsächlichen Dämpfungskoeffizienten in serieller Bitform zugeführt werden, und der mehrere Stufen aufweist, die mit den jeweiligen Bits jedes an dem Eingangsanschluß empfangenen Tastwerts belegt sind, bevor die erste und die zweite Sukzessiv-Shift-und-selektiv-Akkumulations-Prozedur daran ausgeführt werden, wobei die mehreren Stufen zeitweise ein Shiftregister-Ausgabesignal speichern, das anfangs dem Shiftregister-Eingangssignal entspricht und in jedem anschließenden Taktintervall sukzessive kleineren Binäranteilen des digitalen Audiosignals entspricht;
einen Zweifacheingangs-Multiplexer (280) mit einem ersten Eingangsanschluß, an dem das Ausgabesignal des ersten Shiftregisters anliegt, einem zweiten Eingangsanschluß und einem Ausgabeanschluß;
einen digitalen Addierer (230) zum Erzeugen eines Ausgabe-Summensignals aufgrund eines ersten Summanden- Eingabesignals vermehrt um ein von dem Ausgabeanschluß des Zweifacheingangs-Multiplexers empfangenes zweites Summanden- Eingangssignal; und
einen ersten Datenzwischenspeicher (240) zum zeitweisen Speichern des Summen-Ausgabesignals von dem ersten digitalen Addierer und zum anschließenden Anlegen an den ersten digitalen Addierer als dessen erstes Summanden-Eingangssignal, wobei der erste Datenzwischenspeicher eine Schaltung zum Rücksetzen des zeitweise gespeicherten Inhalts davon auf die arithmetische Null aufgrund eines ersten Datenzwischenspeicher-Reset-Signals aufweist, und der erste Datenzwischenspeicher und der digitale Addierer zusammen einen Akkumulator für das von dem Ausgabeanschluß des Zweifacheingangs-Multiplexers empfangene zweite Summanden- Eingangssignal bilden.
10. Audio-Verarbeitungseinheit nach Anspruch 9, wobei die erste additive Kombinierschaltung zusätzlich zu dem Zweifacheingangs-Multiplexer und dem digitalen Addierer ferner aufweist:
einen zweiten Datenzwischenspeicher (270) gemäß einem ersten Speichertakt, der anliegt, wenn die erste Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur an jedem Linkskanal-Tastwert des digitalen Audiosignals vollendet ist, zum zeitweisen Speichern des Summen-Ausgabesignals von dem digitalen Addierer zum Anlegen an den zweiten Eingangsanschluß des Zweifacheingangs-Multiplexers, wobei der Zweifacheingangs-Multiplexer so ausgelegt ist, daß er an seinem Ausgabeanschluß das zeitweise gespeicherte Summen- Ausgabesignal von dem digitalen Addierer reproduziert, das gerade vor oder gleich im Anschluß an die erste Sukzessiv- Shift-und-selektiv-Akkumulations-Prozedur zu jedem Rechtskanal-Tastwert des digitalen Audiosignals an dem zweiten Eingangsanschluß des Multiplexers anliegt.
11. Audio-Verarbeitungseinheit nach Anspruch 7 oder 10, wobei der Dämpfungskoeffizienten-Signalgenerator die tatsächlichen Dämpfungskoeffizienten in serieller Bitform liefert, und zwar das signifikanteste Bit zuerst, und die Belegung des Shiftregisters derart ist, daß die Bits jedes Tastwerts des darin als Shiftregister-Eingabesignal abgelegten digitalen Audiosignals in Reihenfolge steigender Signifikanz aus dem Shiftregister geschoben werden, und wobei die Audio-Verarbeitungseinheit ferner aufweist:
eine Rundungsschaltung (300), die wenigstens aufgrund der signifikanteren Bits von jedem der sukzessiven Tastwerte der zeitweise in dem ersten Datenzwischenspeicher gespeicherten steuerbar gemischten L-Kanalausgabe einen gerundeten Tastwert einer steuerbar gemischten L-Kanalausgabe liefert, und die wenigstens aufgrund der signifikanteren Bits von jedem der sukzessiven Tastwerte der zeitweise in dem ersten Datenzwischenspeicher gespeicherten steuerbar gemischten R-Kanalausgabe einen gerundeten Tastwert einer steuerbar gemischten R-Kanalausgabe liefert.
12. Audio-Verarbeitungseinheit nach Anspruch 11, ferner mit einem Entschachteler (400) zum Entschachteln der gerundeten Tastwerte der steuerbar gemischten L-Kanalausgabe und der gerundeten Tastwerte der steuerbar gemischten R-Kanalausgabe, die von der Rundungsschaltung alternierend zugeführt werden.
13. Audio-Verarbeitungseinheit nach Anspruch 12, ferner mit:
einem ersten Digital-zu-analog-Konverter zum Umrichten der gerundeten Tastwerte der von dem Entschachteler zugeführten steuerbar gemischten L-Kanalausgabe zu einem analogen steuerbar gemischten L-Kanal-Ausgabesignal; und
einem zweiten Digital-zu-analog-Konverter zum Umrichten der gerundeten Tastwerte der von dem Entschachteler zugeführten steuerbar gemischten R-Kanalausgabe zu einem analogen steuerbar gemischten R-Kanal-Ausgabesignal.
14. Audio-Verarbeitungseinheit nach Anspruch 2, ferner mit:
einem Eingangsanschluß zum Empfangen von zeitverschachtelten alternierenden Tastwerten der Linkskanal- und der Rechtskanalanteile des gemäß dem Kompaktdisk- Audiosignalstandard zugeführten digitalen Audiosignals;
einem digitalen Multiplizierer mit Time-Sharing-Verarbeitung, in dem jeder Tastwert L des Linkskanalanteils des digitalen Audiosignals mit der aktuellen Links-Eingabe-zu- links-Ausgabe-Verstärkung G(LL) multipliziert wird, die von dem Dämpfungskoeffizient-Signalgenerator zum Erzeugen eines Produkts L·G(LL) zugeführt wird, in dem jeder Tastwert L des Linkskanalanteils des digitalen Audiosignals mit der aktuellen Links-Eingabe-zu-rechts-Ausgabe-Verstärkung G(LR) multipliziert wird, die von dem Dämpfungskoeffizient-Signalgenerator zum Erzeugen eines Produkts L·G(LR) zugeführt wird, in dem jeder entsprechende Tastwert R des Rechtskanalanteils des digitalen Audiosignals mit der aktuellen Rechts-Eingabe- zu-links-Ausgabe-Verstärkung G(RL) multipliziert wird, die von dem Dämpfungskoeffizient-Signalgenerator zum Erzeugen eines Produkts R·G(RL) zugeführt wird, und in dem jeder entsprechende Tastwert R des Rechtskanalanteils des digitalen Audiosignals mit der aktuellen Rechts-Eingabe-zu-rechts- Ausgabe-Verstärkung G(RR) multipliziert wird, die von dem Dämpfungskoeffizient-Signalgenerator zum Erzeugen eines Produkts R·G(RR) zugeführt wird;
einer Schaltung zum additiven Kombinieren des Produkts L ·G(LL) und des Produkts R·G(RL), um sukzessive Tastwerte einer steuerbar gemischten L-Kanalausgabe zu erzeugen; und
einer Schaltung zum additiven Kombinieren des Produkts L ·G(LR) und des Produkts R·G(RR), um sukzessive Tastwerte einer steuerbar gemischten R-Kanalausgabe zu erzeugen.
15. Audio-Verarbeitungseinheit nach Anspruch 14, wobei die Schaltung zum additiven Kombinieren des Produkts L·G(LL) und des Produkts R·G(RL) zum Erzeugen eine sukzessiven Tastwerts einer steuerbar gemischten L-Kanalausgabe und die Schaltung zum additiven Kombinieren des Produkts L·G(LR) und des Produkts R·G(RR) zum Erzeugen eines sukzessiven Tastwerts einer steuerbar gemischten R-Kanalausgabe zusammen aufweisen:
einen Speicher zum zeitweisen Speichern des Produkts L· G(LL) nach dessen Erzeugung bis das Produkt R·G(RL) erzeugt ist, und zum zeitweisen Speichern des Produkts L·G(LR) nach dessen Erzeugung bis das Produkt R·G(RR) erzeugt ist; und
einen digitalen Addierer zum Addieren des Produkts L· G(LL), wie aus dem zeitweisen Speichern in dem Speicher zu dem Produkt R·G(RL) erhalten, um den sukzessiven Tastwert einer steuerbar gemischten L-Kanalausgabe zu erzeugen, und um das zeitweise in dem Speicher gespeicherte Produkt L·G(LR) zum Erzeugen des sukzessiven Tastwerts einer steuerbar gemischten R-Kanalausgabe zu dem Produkt R·G(RR) zu addieren.
16. Audio-Verarbeitungseinheit nach Anspruch 15, wobei der Speicher zum zeitweisen Speichern des Produkts L·G(LL) nach dessen Erzeugung und zum zeitweisen Speichern des Produkts L· G(LR) nach dessen Erzeugung jeweils synchrone Datenzwischenspeicher für das Produkt L·G(LL) und für das Produkt L·G(LR) aufweist.
17. Audio-Verarbeitungseinheit nach Anspruch 15, ferner mit einem Entschachteler zum Empfangen sukzessiver Tastwerte der steuerbar gemischten L-Kanal- und R-Kanalausgaben, die auf zeitverschachtelter Basis von dem digitalen Addierer zugeführt werden, und zum simultanen Liefern der entsprechenden Tastwerte der steuerbar gemischten L-Kanal- und R-Kanalausgaben.
18. Audio-Verarbeitungseinheit nach Anspruch 17, ferner mit:
einem ersten Digital-zu-analog-Konverter zum Umrichten der gerundeten Tastwerte der von dem Entschachteler zugeführten steuerbar gemischten L-Kanalausgabe zu einem analogen steuerbar gemischten L-Kanal-Ausgabesignal; und
einem zweiten Digital-zu-analog-Konverter zum Umrichten der gerundeten Tastwerte der von dem Entschachteler zugeführten steuerbar gemischten R-Kanalausgabe zu einem analogen steuerbar gemischten R-Kanal-Ausgabesignal.
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