DE69027400T2

DE69027400T2 - Gerät zur digitalen Modulation und Gerät zur digitalen Demodulation

Info

Publication number: DE69027400T2
Application number: DE69027400T
Authority: DE
Inventors: Yoichiro Sako; Tamotsu Yamagami
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-10-31
Filing date: 1990-10-26
Publication date: 1997-01-30
Anticipated expiration: 2010-10-27
Also published as: DE69027400D1; JPH03145335A; US5155485A; EP0426033B1; EP0426033A3; EP0426033A2; JP2805096B2

Description

Gebiet der Erfindung

Die Erfindung betrifft ein digitales Modulationsgerät und ein digitales Demodulationsgerät, die zum Aufzeichnen eines PCM-Audio-Signals, von digitalen Daten in einem Computer, etc., auf einer Bildplatte oder einem anderen Aufzeichnungsmedium verwendet werden.

Beschreibung des Standes der Technik

Um digitale Daten auf einem Magnetband, einer Bildplatte oder einem anderen Aufzeichnungsmedium aulzuzeichnen, werden die aufzuzeichnenden digitalen Daten moduhert. Diese Modulation wird als Digitalmodulation oder Kanalcodierung bezeichnet. Es gibt viele Vorschläge für digitale Modulationsverfahren. Auswertungsparameter der digitalen Modulationsverfahren sind deren Fensterrand Tw, die minimale Zwischenumwandlungslänge Tmin, die maximale Zwischenumwandlungslänge Tmax, die Aufzeichnungsdichte DR (Speicherdichte-Grad), usw. Bereits vorgeschlagene digitale Modulationsverfahren sind ausgerichtet auf die Entfernung einer Gleichstromkomponente in einem Fre quenzspektrum eines modulierten Signals (sogenanntes DC-freies Signal) und eine Erhöhung der minimalen Zwischenumwandlungslänge Tmin oder eine Vergrößerung des Fensterrandes Tw.
Beispielsweise wandelt das EFM-Verfahren (eight to fourteen modulation), angewendet bei einer CD (Compact Disc), 8 Bits als Datenbits in 14 Bits als Kanalbits um, wie beschrieben in der offengelegten Japanischen Patent-Publikation Nr.5110 57-48848 und in dem korrespondierenden Dokument GB-A-2 083 322. Es werden Bitmuster von 14 Bits ausgewählt, welche zweimal oder mehrmals eine "0" (logische 0) eingebettet zwischen emer "1" (logische 1) und einer "1" enthalten. Bitmuster, welche dieser Bedingung geriugen, gibt es 277 unter (2¹&sup4; = 16384) Stück, und diese 277 Stück enthalten 267 Stück, deren Tmax einen vorgegebenen Wert nicht überschreitet. 256 Stück unter diesen 267 Mustern sind zugehörig zu 256 Stück der 8-Bit-Datenbits durch eine 1:1-Zuordnung.
Wenn das Datenbitintervall mit Tb bezeichnet wird, besitzt das oben erwähnte TFM- Verfahren die nachfolgend angegebenen Parameter:
Tw= (8/17)Tb
Tmin = 3Tw = (24/17)Tb
Tmax= 11Tw=(88/17)Tb
DR=(24/17)
Entsprechende Zeichen mit 14 Bits genügen der Bedingung, daß eine "0" zwei oder mehrmals zwischen einer "1" und einer "1" angeordnet ist. Um dieser Bedingung zwischen Zeichen zu genügen, werden 3-Bit als Koppelbits verwendet. Als derartige Kop pelbits sind vorbereitet: (000), (100), (010) und (001). Eines der vier Koppelbits ist dazu bestimmt, den Parametern Tmin, Tmax, etc. zu genügen und um den DSV (digitaler Summenwert: worin die Summen bezüglich der Hochwerte als + 1 und der Niedrigwerte als - 1 gemacht wird) der Daten nach der Modulation zu minimieren. Durch Bestimmung des Koppelbits gemäß dieser Regel, können niederfrequente Anteile der modulierten Daten reduziert werden. Daher werden Datenbits in der 8-Bit-Form schließlich in Kanalbits der 17-Bit-Form umgewandelt.
Das digitale Modulationsverfahren für die Umwandlung von M Bits in N Bits nach dem Stand der Technik ist durch eine Anordnung ausgeführt worden, welche zunächst eine Umwandlungstabelle unter Verwendung eines Computers etc. enthält, dann werden Daten mit M Bits in ein ROM oder PLA gegeben, welche die Tabellen speichern, und dann wird ein codiertes Ausgangssignal mit N Bits oder (N - p) Bits erhalten, worin p die Bitzahl der Koppelbits ist). Daher belegt der Daten-Umwandlungsteil einen großen Teil der Schaltungsanordnung und verhindert eine Reduzierung der Schaltkreisgröße.
Das Dokument EP-A-0 177 950 offenbart ein digitales Informationssignal-Codierverfahren, welches ausgewählte M-Bit Datenwörter in eine erste Gruppe und eine zweite Gruppe einordnet, entsprechend einem Kriterium, welches die Reduzierung der Dauer zwischen Übergängen von "0"-Bits zu "1"-Bits in der codierten Bitfolge anstrebt. Dies beseitigt niederfrequente und DC-Anteile in dem codierten Signal, welches über eine Übertragungsstrecke zu übertragen ist und verringert das erforderliche Frequenzspektrum für die Signalübertragung. Die Verwendung zweier paralleler Gruppen von Daten, die codiert und übertragen werden sollen, reduziert auch die Dirnensionen der erforderlichen Schaltkreise, Umwandlungstabellen, etc.
Das Dokument EP-A-0 275 585 ist dem obengenannten Dokument ahrlich. Es bezieht sich auf ein Verfahren zur Übertragung von Informationswörtem, die eine bestimmte Anzahl solcher M Bits besitzen. Das ankommende Codewort wird in zwei separate Abschnitte aufgeteilt, die dann separat m entsprechende Abschnitte eines Codeworts umgewandelt werden. Dies erfordert wiederum kleinere Umsetzer als wenn die vollständigen Bitdaten einem einzigen Umsetzer zugeführt werden.
Das Dokument GB-A-2 109 200 offenbart ein weiteres Verfähen und einen Codierer, wobei von zwei separaten Codiereinrichtungen für eine unabhängige Umwandlung der Datenbits in codierte Bits Gebrauch gemacht wird.
Alle die oben aufgeführten Dokumente verwenden irgendein Verfahren der Trennung, Aufteilung, Selektion, etc. zunächst für eine Umwandlung von Datenbits in codierte Bits, die dann mittels Parallelverarbeitung ausgeführt wird.

AUFGABEN UND ZUSAMMENFASSUNG DER ERFINDUNG

Es ist daher eine Aufgabe der Erfindung, ein digitales Modulationsgerät zu schaffen, welches die Umwandlung von M Bits in N Bits für jeden vorgegebenen Teil davon vornimmt, und dabei zu einer Vereinfachung der Datenumwandlungseinrichtung beiträgt.
Eine andere Aufgabe der Erfindung besteht darin, ein digitales Demodulationsgerät zu schaffen, welches mit dem digitalen Modulationsgerät verwendet werden kann.
Eine weitere Aufgabe der Erfindung besteht darin, ein digitales Modulationsverfahren zu schaffen, welches die Umwandlung von M Bits in N Bits für jeden gegebenen Teil davon vornimmt und dabei zur Vereinfachung der Daten-Umwandlungseinrichtung beiträgt.
Gemäß einer Erscheinungsform der Erfindung ist ein digitales Modulationsgerät zur Codierung eines Digitalsignals mit M Datenbits in ein Digitalsignal mit N Codebits vorgesehen, wobei N > M gilt, mit:
- einer Trenneinrichtung zur Aufteilung eintreffender Signale mit M Datenbits in zwei separate Signalgruppen mit M Datenbits,
- einem Code-Umsetzer (3, 4) zur Umwandlung der Ausgangssignale der Trenneinrichtung in n&sub1; Bits und n&sub2; Bits jeweils für die zwei separaten Gruppen, wobei n&sub1; + n&sub2; = N gilt; und
- einer Zusammensetzeinrichtung (5) zum Zusammensetzen der n&sub1; und n&sub2; Bits und zur Ausgabe eines zusammengesetzten Ergebnises von N Bits, dadurch gekennzeichnet, daß
- die Trenneinrichtung ein Teiler (2) ist zur Teilung jedes Eingangssignals mit M Datenbits durch eine vorbestimmte Zahl und zur Ausgabe jeweils eines einen Quotienten mit dem Wert q kennzeichnenden Signals und eines einen Rest mit dem Wert r kennzeichnenden Signals, wobei q eine ganze Zahl zwischen 0 und qmax und r eine ganze Zahl zwischen 0 und rmax sein kann.
Gemäß einer anderen Erscheinungsform der Erfindung ist ein digitales Demodulationsgerät zur Demodulation eines Signals vorgesehen, welches durch die Kodierung eines Digitalsignals mit M Datenbits in ein Digitalsignal mit N Bits erhalten wird, wobei N > M gilt, mit :
- einer Verteileinrichtung (23) zur Aufteilung eines Eingangssignals mit N Codebits in Signale mit n&sub1; Bits und n&sub2; Bits, wobei n&sub1; + n&sub2; = N gilt, und zur Abgabe der Signale mit n&sub1; Bits und n&sub2; Bits;
- Code-Umsetzern zur Umwandlung der Signalgruppen mit n&sub1; Bits und n&sub2; Bits;
- einer Verknüpfiingseinrichtung zur Verknüpfung der umgewandelten Signale der Gruppen von umgewandelten Signalen, dadurch gekennzeichnet, daß
- der Umsetzer Einrichtungen (24, 25) jeweils zur Umwandlung der Signale in Signale kennzeichnend einen Quotienten mit dem Wert q und einen Rest mit dem Wert r umfaßt, die jeweils durch Division der Signale mit M Datenbits durch eine vorgegebene Zahl erhalten werden, wobei q eine ganze Zahl zwischen 0 und qmax und r eine ganze Zahl zwischen 0 und rmax sein kann, und
- daß die Verknüpfungseinrichtung aus einem Vervielfacher (26) zur Vervielfachung des den Quotienten des Ausgangssignals des Code-Umsetzers kennzeichnenden Signals mit einer vorgegebene Zahl und aus einer Additionseinrichtung (27) zur Addition des den Restwert des Ausgangssignals des Code-Umsetzers kennzeichnenden Signals zu dem Ausgangssignal des Vervielfachers besteht.
Gemäß einer weiteren Erscheinungsform der Erfindung ist ein digitales Modulationsverfahren vorgesehen zur Codierung eines Digitalsignals mit M Datenbits in ein Digitalsignal mit N Codebits, wobei N> M gilt, mit folgenden Schritten:
- Abtrennung von jeweils k Gruppen gerader Zahlen 1&sub1;, 1&sub2; und 1k, die der Gleichung genügen
- Umwandlung von jeweils h, Datenbits kennzeichnend für 1i, wobei 1i ≤ 2 hi gilt, in ni Codebits, wobei,
- Verknüpfüng der n&sub1;, n&sub2;, ... und nk Bits und Ausgabe des Verknüpfimgsergebnisses mit N Bits, dadurch gekennzeichnet, daß
- die Abtrennung durchgeführt wird durch einen Teilungsprozeß für jedes Eingangssignal und Erstellung der geraden Zahlen 1&sub1;, 1&sub2; ... und 1k als Quotienten und als Restwerte des Teilungsprozesses.
Das obige Verfahren wird verwendet in dem obigen Modulationsgerät und Demodulationsgerät, worin k = 2 und die Werte 1i sind 1&sub1; und 1&sub2; und sind kennzeichnende Signale für einen Quotienten mit dem Wert q und einen Rest mit dem Wert r, die durch Teilung von 2M durch eine vorgegebene Zahl erhalten wurden, wobei q eine gerade Zahl zwischen 0 und qmax, r eine gerade Zahl zwischen 0 und rmax sein kann und worin 1&sub1; = qmax + 1 und 1&sub2;= rmax + 1 sind.
Um eine Modulation durchzufiihren, die der Bedingung genügt, daß die Zahl aufeinanderfolgender Bits mit dem Wert "0" zwischen Bits mit den Werten "1" und "1" liegt, die einen Koppelabschnitt enthalten, ist (N = 13) für (M = 8) erforderlich. 8-Bit-Daten werden durch eine vorgegebene Zahl, beispielsweise 20, dividiert, und zwar in einen Quotienten von 0 bis 12 und einen Rest (Rediuum) von 0 bis 19.6 Bits sind notwendig für die Modulation von 13 Quotientenwerten gemäß der vorhergehenden Regel und 7 Bits sind notwendig für die Modulation von 20 Restwerten. Daher erhält man einen Bitcode mit 13 Bits. Indiesembeispielgilt: (k=2, 1&sub1; = 13, 1&sub2;=20, 1&sub1; x1&sub2;=260, n&sub1; =6und n&sub2;= 7).
Solch eine Teilumsetzung ermöglicht eine Reduzierung der Größe des Umsetzerschaltkreises, vergleichsweise wie bei einem Umwandlungsverfahren von 8 Bits in 12 Bits ohne Koppelbits.
Die obigen und andere Aufgabenstellungen, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich ohne wefteres aus der nachfolgenden Figurenbeschreibung die in Verbindung mit den zugehörigen Zeichnungen zu lesen ist.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. list ein Blockschaltbild einer Modulatorschaltung, die in einem Ausführungsbeispiel der Erfindung benutzt wird;
Fig. 2 ist ein Blockschaltbild einer Demodulatorschaltung, die in dem Ausführungsbeispiel der Erfindung benutzt wird; Fig. 3 ist ein Schema, das eine Umwandlungstabelle zeigt;
Fig. 4 ist ein Blockschaltbild einer Modulatorschaltung, die in einem weiteren Ausfühmngsbeispiel der Erfindung benutzt wird; und
Fig. 5 ist ein Blockschaltbild einer Demodulatorschaltung, die in einem weiteren Ausführungsbeispiel der Erfindung benutzt wird.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Das Ausführungsbeispiel ist ein Beispiel mit (M = 8 und N = 13). Die Daten sind in den meisten Fällen zu Byte-Einheiten zusammengefaßt und (M = 8) stellt eine breite Anwendung in Aussicht. Um sicherzustellen, daß durch Modulation erhaltene codierte Bits, einschließlich ihrer Koppelabschnitte, einnal oder mehrfach die "0" (logische 0) zwischen "1" (logische 1) und "1" haben, ist (N = 13) erforderlich. Der Fall, bei dem die Zahl von aufeinanderfolgenden "0"-Werten eingeschlossen ist durch jeweils eine "1", ist bezeichnet als (d = 1). Bei der Ausführung des obigen Sachverhalts mittels eines herkömmlichen Verfahrens werden Datenbits (8 Bits) in Codebits (12 Bits) umgewandelt und ein Koppelbit "0" ist einem Koppelabschnitt zwischen aneinanderhängenden Sätzen von Codebits hlnzugefügt. Daher ist eine (8 in 12)-Umwandlungsschaltung für 256 Umwandlungsarten erforderlich.
In diesem Ausführungsbeispiel werden 8-Bit-Daten durch 20 geteilt in einen Quotienten und einen Rest. In diesem Fall ist der Quotient q (0, 1,..., oder 12 = qmax) und der Rest r ist (0 1,..., oder 19 = rmax). Insbesondere erbringt die Division einen Quotienten mit 4 Bits und einen Rest mit 5 Bit. Dieses Ausffihrungsbeispiel ist ein Beispiel mit (1&sub1; = 13 = qmax + 1 und 12 = 20 = rmax + 1) und es gilt folgender Ausdruck:
Somit können 256 Arten von 8-Bit-Daten dargestellt werden durch deren Quotienten und Restwerte. Die Quotienten und Restwerte werden jeweils in Codebits umgewandelt.
Um einen Quotienten von 4 Bits umzuwandeln, einschließlich der Koppelabschnitte, um der Bedingung von (d = 1) zu genügen, sind 6 Bits einschließlich der Koppelbits "0" erforderlich. Um einen Quotienten von 5 Bits umzuwandeln, einschließlich der Koppelabschnitte, um der Bedingung von (d = 1) zugenügen, sind 7 Bits einschließlich der Koppelbits "0" erforderlich. Daher wird jeweils eine (4 in 6)-Umwandlung und eine (5 in 7)- Umwandlung durchgeführt, um Codebits mit 13 Bits zu erhalten.
Solch eine partielle Umwandlung kann eine andere Art sein, die jeweils 13 Umwandlungsarten und 20 Umwandlungsarten ausführt. Daher erlaubt dies eine weitere Reduzierung der Größe der Umwandlungsschaltung (Umsetzer) im Vergleich zu einem Verfahren bei dem 256 Umwandlungsarten wirksam sind, es vereinfacht die Umwandlungsschaltung durch den gemeinsamen Gebrauch von Umwandlungstabellen und erhöht die Bearbeitungsgeschwindigkeit durch parallele Datenverarbeitung.
Die unten dargestellten Parameter des Ausführungsbeispiels sind identisch zu denen eines Verfahrens, welches eine (8-12)-Umwandlung durchführt und das Koppelbit "0" hinzuaddiert.
Tw=(8/13)Tb=0.615tb
Tmin = 2tw = (16/13) Tb = 1.23 Tb
Tmax= l3tw=8tb
DR= 1.23
Fig. 1 zeigt eine Modulatorschaltung gemäß Ausführungsbeispiel und Fig. 2 zeigt eine entsprechende Demodulatorschaltung. In Fig. 1 bezeichnet das Bezugszeichen 1 einen Eingang, der mit digitalen Daten beaufschlagt ist, die auf einem Aul":eichnungsträger, wie einer magnetooptischen Dise, aufgezeichnet werden sollen. Die Eingangsdaten liegen in Form von 8-Bit Paralleldaten vor. Ein Teiler 2 teilt die Eingangsdaten durch 20.
Ein Quotient (4 Bits), der durch den Teiler 2 erhalten wird, wird einem Umsetzer 3 (Code-Umsetzer) zugeführt, und ein Rest (5 Bits) wird einem Umsetzer 4 (Code- Umsetzer) zugeführt. Der Umsetzer 3 setzt die Datenbits mit 4 Bits in Codebits mit 6 Bits um, während der Umsetzer 4 die Datenbits mit 5 Bits in Codebits mit 7 Bits umsetzt. Diese Umsetzer 3 und 4 erzeugen Codebits, welche der Bedingung (d = 1) genügen, einschließlich der Koppelabschnitte. Die Umsetzer 3 und 4 sind als ROM, PLA oder dergleichen ausgeführt.
Die Ausgangsdaten der Umsetzer 3 und 4 werden einer Zusammensetzschaltung 5 (Composer) zugeführt und umgewandelt in Daten mit 13 Parallelbits. Ein Ausgangssignal der Zusammensetzschaltung 5 wird einem Parallel-Seriell-Umwandler 6 zugeführt, der serielle Daten an den Ausgang 7 liefert. Die seriellen Daten werden an eine nicht dargestellte Aufzeichnungsschaltung geliefert und es werden die in der Aulzeichnungsschaltung gebildeten Auzeichnungsdaten einem optischen Aufhahmekopf zugeführt und auf einer magnetooptischen Disc aufgezeichnet.
Die von der magnetooptischen Disc wiedergegebenen Daten werden einem Eingang 21 der Demodulatorschaltung, die in Fig. 2 gezeigt ist, zugeführt. Daten mit 13 Parallelbits von einem Seriell-Parallel-Umwandler 22 werden einer Verteilerschaltung 23 zugeführt und werden jeweils aufgeteilt in Codebits mit 6 Bits und Codebits mit 7 Bits. Die Codebits mit 6 Bits werden einem Umsetzer 24 zugeführt, der Datenbits mit 4 Bits abgibt, entsprechend dem Umsetzer 3 der Modulationsschaltung. Die Codebits mit 7 Bits werden einem Umsetzer 25 zugeführt, der dann Datenbits mit 5 Bits abgibt, entsprechend dem Umsetzer 4 der Modulationsschaltung.
Da das Ausgangssignal des Umsetzers 24 einen Quotienten darstellt, wird es mittels eines Multiplizierers 26 mit einer Multiplikation (x 20) beaufschlagt. Ein Addierer 27 addiert zu dem Ausgangssignal des Umsetzers 25, das einen Rest darstellt, zu einem Ausgangssignal (des Multiplizierer 26) mit 8 Bits. Damit werden Ursprungsdaten mit 8 Bits an dem Ausgang 28 des Addierers 27 erhalten.
In der vorherigen Modulatorschaltung und der vorherigen Demodulatorschaltung kann eine Datenumwandlung von (4 in 6) und eine Datenumwandlung von (5 in 7) unter Bezugnahme auf unterschiedliche Tabellen durchgeführt werden. Dieses Ausführungsbeispiel verwendet eine Umwandlungstabelle, wie diese in Fig. 3 dargestellt ist, in der beide Anteile gemeinsam enthalten sind. Ein Quotient, der durch die Ausführung einer Division erhalten wird, ist in der Form von 4 Bits von dl bis d4 angegeben. Entsprechend diesem Quotienten, werden Werte von 0 bis 12 Datenbits umgewandelt in Codebits mit 6 Bits. Die Codebits bestehen aus 6 Bits von c2 bis c7, wobei c1 ausgenommen ist. Das Führungsbit c2 ("0") von den 6 Bits ist ein Koppelbit. Um 13 Datenformen so urnzuwandeln, daß sie der Bedingung (d = 1) genügen, sind 6 Bits erforderlich.
Beziiglich des Restes (d1 bis d5), der durch Division erhalten wird, werden Werte 0 bis 19 von Datenbits in Codebits mit 7 Bits umgewandelt. Die Codebits bestehen aus 7 Bits von cl bis c7. Das Führungsbit c1 ("0") von den 7 Bits ist ein Koppelbit. Um 20 Datenformen so umzuwandeln, daß diese der Bedingung (d = 1) genügen, sind 7 Bits erforderlich.
Unter Verwendung der Umwandlungstabelle von Fig. 3, wie oben beschrieben, können zwei Datenumwandlungen gemacht werden. Nachfolgend wird ein weiteres Ausführungsbeispiel erläutert, welches unter Berücksichtigung dieses Punktes gemeinsam einen Umsetzer für zwei Datenumwandlungen verwendet, um die digitale Modulation in einem Zeitmuliplexverfahren durchzufüiren.
Fig. 4 zeigt eine Modulatorschaltung, die in dem weiteren Ausführungsbeispiel Verwendung lindet. Ein Teiler 2 liefert Ausgangssignale mit 5 Bits als Quotient und als Rest. Der Quotient kann in Form von 4 Bits ausgeflihrt sein. Jedoch ist eine "0" als ein MSB hinzugefügt, um Daten mit 5 Bits zu bilden. 5 Bits werden als Rest einem Eingang 9a eines Umschalters 8 zugeführt. Der Rest mit 5 Bits wird einer (+1)-Schaltung 10 Zugeführt. Die (+1)-Schaltung 10 ist vorgesehen, um zu verhindern, daß Codebits die ausschließlich aus "0"-Bits bestehen, als Codebits entsprechend dem Rest erzeugt werden Ein Ausgangssignal mit Werten (1 bis 20) der (+1)-Schaltung 10 wird dem anderen Eingang 9b des Umschalters 8 zugeführt. Daten mit 5 Bits werden einem Umsetzer 11 von dem Ausgang 9c des Umschalters 8 zugeführt.
Der Umsetzer 11 ist so ausgebildet, daß er die erhaltenen Daten in 6 Bits von c2 bis c7 umwandelt, ausgenommen c1, unter den 7-Bit Codebits, die in Fig. 3 dargestellt sind. Codebits mit 6 Bits werden von dem Umsetzer 11 dem Parallel- Seriell-Umwandler 6 zugeführt, so daß serielle Ausgangsdaten am Ausgang 7 erhalten werden.
Ein Steuersignal zur Steuerung des Umschalters 8 und des Parallel-Seriell-Umwandlers 6 wird von einem Steuersignalgenerator 12 erzeugt. Quotienten und Restwerte, die vom Teiler 2 ankommen, werden sequentiell umgewandelt in entsprechende Codebits. Der Eingang 9a und der Ausgang 9c sind zuerst miteinander verbunden und es werden. wenn die Umwandlung des Quotienten abgeschlossen ist, der Eingang 9b und der Ausgang 9c miteinander verbunden. Um eine "0" als Koppelbit am Anfang der 6-Bit Codebits, entsprechend dem Rest, in dem Parallel-Seriell-Umwandler 6 hinzuzufügen, wird zunädist ein Steuersignal dem Parallel-Seriell-Umwandler 6 zugeführt. Ausgangsdaten von dem Parallel-Seriell-Umwandler 6 sind Codebits, bei denen die führenden 6 Bits den Quotienten kennzeichnen, das nachfolgende 1 Bit ist ein Koppelbit und nachfolgende 6 Bits sind eine umgewandelte Form des Rests.
Folglich werden 8-Bit-Daten in der gleichen Weise wie bei dem vorherigen Ausführungsbeispiel in codierte Bits in die 13-Bit-Form umgewandelt. Da in diesem Ausführungsbeispiel eine gemeinsame Umwandlungstabelle verwendet wird und ein Zeitmultiplexverfahren angewendet wird, genügt ein einziger Umsetzer.
Fig. 5 zeigt eine entsprechende Demodulatorschaltung, die bei einem weiteren Ausführungsbeispiel Anwendung findet. 13-Bit-Daten, die in parallele Daten durch einen Seriell- Prallel-Umwandler 22 umgewandelt worden sind, werden einer Verteilerschaltung 23 zugeführt. Die Verteilerschaitung 23 trennt 13 Bits in 6 dem Quotienten entsprechende Bits und 6 dem Rest entsprechende Bits auf und addiert ein Koppelbit (1 Bit) zu dem 6- Bit-Rest. 6 Bits werden einem Eingang 30a und einem Eingang 30b eines Umschalters 29 zugeführt. Das Ausgangssignal des Umschalters 29 wird an einen Umsetzer 31 geliefert
Der Umsetzer 31 wandelt 6-Bit Codebits in 5-Bit Datenbits um, entsprechend dem Umsetzer 11 des Modulators. Ein 5-Bit-Ausgangssignal wird vom Umsetzer 31 einem Eingang 33c eines Umschalters 32 zugeführt. Der Quotient mit 5 Bits wird am Ausgang 33a des Umschalters 32 abgenommen und einer Multiplikation (+20) in einem Mulitplizierer 26 unterzogen. Der Rest mit 5 Bits wird am anderen Ausgang 33b des Umschalters 32 abgenommen und einer (-1)-Schaltung 36 zugeführt.
Um die Umschalter 29 und 32 zu steuern, ist ein Steuersignalgenerator 34 vorgesehen. Wenn der Eingang 30a und der Ausgang 30c miteinander verbunden sind, werden der Eingang 33c und der Ausgang 33a durch den Steuersignalgenerator 34 miteinander verbunden. Wenn der Eingang 30b und der Ausgang 30c verbunden sind, wird der Eingang 33c und der Ausgang 33b von dem Steuersignalgenerator 34 miteinander verbunden. Ein 8-Bit-Ausgangssignal des Multiplizierers 26 wird einem Addierer 27 über eine Verzögerungsschaltung 35 zugeführt, in dem das Ausgangssignal der Verzögerungsschaltung 35 und das Ausgangssignal der (-1)-Schaltung 36 sich zur Bildung der ausgangsseitigen Daten addiert werden.
1. Die Verzögerungsschaltung 35 kompensiert eine Verzögerung von der Dauer, wenn das Ausgangssignal des Multiplizierers 26 vorliegt bis zu dem Zeitpunkt, wenn die Restdaten von der (-1)-Schaltung 36 erhalten werden. Die (-1)-Schaltung 36 führt ein gegenseitiges Kompensationsverfahren mit der (+1)-Schaltung des Modulators durch.
Ein Bit, wie das Koppelbit, ist für die Datenumwandlung nicht erforderlich. Jedoch kann seine Eigenschaft immer eine "0" zu sein zur Fehlererkennung verwendet werden. Ein Fehlerdedektor 37, der mit solch einem Koppelbit versorgt wird, entscheidet, daß ein Fehler dann nicht vorliegt, wenn das Koppelbit eine "0" ist, aber er erkennt auf Vorliegen eines Fehlers, wenn das Koppelbit eine "1" ist und erzeugt eine Fehlerkennung als 1-Bit an einem Ausgang 38.
Wie oben ausgeführt werden bei der vorliegenden Erfindung M Bits in eine Vielzahl von Datenbits durch ein Divisionsverfahren aufgeteilt, worauf M Bits in N Bits und jeweils Datenbits in Codebits umgewandelt werden. Dies trägt daher zur Vereinfachung und zur Reduzierung der Größe des Umsetzers bei.

Claims

1. Digitales Modulationsgerät zur Durchführung des Verfalirens von Patentanspruch 11 zur Codierung eines Digitalsignals mit M Datenbits in ein Digitalsignal mit N Codebits, wobein)M gilt, mit:

- einer Trenneinrichtung zur Aufteilung eintreffender Signale mit M Datenbits in zwei separate Signaigruppen von M Datenbits,

- einem Code-Umsetzter (3, 4) zur Umwandlung der Ausgangssignale der Trenneinrichtung in n&sub1; Bits und n&sub2; Bits jeweils für die zwei separaten Gruppen, wobei n&sub1; + n&sub2; = N gilt; und

- einer Zusammensetzeinrichtung (5) zum Zusammensetzen der n&sub1; und n&sub2; Bits und zur Ausgabe eines zusammengesetzten Ergebnisses von N Bits,

dadurch gekennzeichnet, daß

- die Trenneinrichtung ein Teiler (2) zur Teilung jedes Eingangssignals mit M Datenbits durch eine vorbestimmte Zahl und zur Ausgabe jeweils eines einen Quotienten mit dem Wert q kennzeichnenden Signals und eines einen Rest mit dem Wert r kennzeichnenden Signals, wobei q eine ganze Zahl zwischen 0 und qmax und r eine ganze Zahl zwischen 0 und rmax kennzeichnen.

2. Digitaler Modulator nach Anspruch 1, bei dem der Teiler (2) Signale mit h&sub1; Datenbits kennzeichnend für 1&sub1; = qmax + 1 mit 1&sub1;≤2h1 und h&sub2; Datenbits, kennzeichnend für 1&sub2; = rmax + 1 mit 1&sub2; ≤ 2h2 abgibt und bei dem die Ausgangssignale mit h&sub1; und h&sub2; Datenbits durch den Code-Umsetzer jeweils in n&sub1; und n&sub2; Codebits umgewandelt werden, Wobei nt + n&sub2; = N gilt.

3. Digitaler Modulator nach Anspruch 2, bei dem jeder Code-Umsetzer (3,4) gemeinsam wenigstens einen Teil einer Umwandlungstabelle benutzt.

4. Digitaler Modulator nach Anspruch 2, bei dem der Teiler (2) Signale mit der gleichen Anzahl von Datenbits h&sub1; = h&sub2; abgibt und die Ausgangssignale dem selben Code-Umsetzer (ii) in der Art eines Zeitmultiplexverfahrens (8) zuführt.

5. Digitaler Demodulator zur Demodulation eines Signals, welches gernäß dem Verfahren von Anspruch 11 erhalten wird durch Codierung eines Digitalsignals mit M Datenbits in ein Digitalsignal mit N Bits, wobei N > M gilt, mit:

- einer Verteileinrichtung (23) zur Aufteilung eines Eingangssignals mit N Codebits in Signale mit n&sub1; Bits und n&sub2; Bits, wobei n&sub1; + n&sub2; = N gilt, und zur Abgabe der Signale mit n&sub1; Bits und n&sub2; bits;

-wenigstens einem Code-Umsetzer zur Umwandlung der Signaigruppen mit n&sub1; Bits und n&sub2; Bits;

- einer Verknüpfüngseinrichtung zur Verknüpfling der umgewandelten Signale der Gruppen von umgewandelten Signalen, dadurch gekennzeichnet, daß

- der Umsetzer Einrichtungen (24, 25) jeweils zur Umwandlung der Signale in Signale kennzeichnend einen Quotienten mit dem Wert q und einen Rest mit dem Wert r umfaßt, die jeweils durch Division der Signale mit M Datenbits durch eine vorgegebene Zahl erhalten werden, wobei q eine ganze Zahl zwischen 0 und qmax und r eine ganze Zahle zwischen 0 und rmax sein kann, und

- daß die Verknüpfiingseinrichtung aus einem Vervielfacher (26) zur Vervielfachung des den Quotienten des Ausgangssignals des Code-Umsetzers kennzeichnenden Signals mittels einer vorgegebenen Zahl und aus einer Additionseinrichtung (27) zur Addition des den Restwert des Ausgangssignals des Code-Umsetzers kennzeichnenden Signals zu dem Ausganssignal des Vervielfachers besteht.

6. Digitaler Demodulator nach Anspruch 5, bei dem jeder Code-Umsetzer (24, 25) gemeinsam wenigstens einen Teil einer Umwandlungstabelle benutzt.

7. Digitaler Demodulator nach Anspruch 5, bei dem die Verteileinrichtung (23) Signale mit der gleichen Zahl von Codebits n&sub1; = n&sub2; abgibt und diese Ausgangssignale dem selben Code-Umsetzer (31) in der Art eines Zeitmultiplexverfahrens (29) zuführt.

8. Digitaler Demodulator nach Anspruch 5, bei dem die Verteileinrichtung (23) ein Kopelbit mit n&sub3; Bits abtrennt und die restlichen (N - n&sub3;) Codebits in n&sub1; Codebits und n&sub2; Codebits teilt und diese ausgansseitig abgibt.

9. Digitaler Demodulator nach Anspruch 8, bei dem eine Fehlererkennung (37) mittels des Koppelbits mit n&sub3; Codebits ausgeführt wird.

10. Digitales Modulationsverfahren zur Codierung eines Digitalsignals mit M Datenbits in ein Digitalsignal mit N Codebits, wobei N > M gilt, mit folgenden Schritten:

- Abtrennung von jeweils k Gruppen gerader Zahlen 1&sub1;, 1&sub2;,... und 1k, die der Gleichung genügen

- Umwandlung von jeweils hi Datenbits kennzeichnend für 1i, wobei 1 ≤ 2hi gilt in ni Codebits, wobei gilt,

-Verknüpfüng der n&sub1;, n&sub2;, ... und nk Bits und Ausgabe des Verknüpfüngsergebnisses mit N Bits, dadurch gekennzeichnet, daß

-die Abtrennung durchgeführt wird durch einen Teilungsprozeß für jedes Eingangssignal und Erstellung der geraden Zahlen 1&sub1;, 1&sub2; ... und k als Quotienten und als Restwerte des Teilungsprozesses.

11. Digitales Modulationsverfahren nach Anspruch 10, bei dem k = 2 und die Werte 1i sind 1&sub1; und 1&sub2; und sind kennzeichnende Signale für einen Quotienten mit dem Wert q und für einen Rest mit dem Wert r, die durch Teilung von 2M durch eine vorgegebene Zahl erhalten wurden, wobei q eine gerade Zahl zwischen 0 und qmax, r eine gerade Zahl zwischen 0 und rmax sein kann und worin 1&sub1; =qmax + 1 und 1&sub2;=rmax + 1 sind.

12. Digitales Modulationsverfahren nach einem der Ansprüche 10 oder 11, bei dem die Codierung der M Datenbits in N Codebits durch die gemeinsame Nutzung von wenigstens einem Teil einer Umwandlungstabelle zur Umwandlung von 1i in ni Bits durchgeführtwird.