DE4127592C2 - Datenkompressionsschaltung für ein Digital-Tonbandgerät (DAT) - Google Patents
Datenkompressionsschaltung für ein Digital-Tonbandgerät (DAT)Info
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Description
Die Erfindung betrifft eine Datenkompressions-Schaltung für ein
DAT-Gerät (Digital Audio Tape). Insbesondere betrifft die
Erfindung die Datenkompressions-Schaltung zur Umwandlung der
analogen Tonsignale einer Standard-Betriebsweise in komprimierte
(verdichtete) Digitaldaten einer Langspiel-Betriebsweise, in der
der DAT die komprimierten Daten auf einem Band in doppelter
Menge im Vergleich mit der Aufnahmezeit der Standard-
Betriebsweise aufnehmen kann. Neben der Langspiel-Betriebsweise
hat ein DAT auch eine 4-Kanal-Betriebsweise, bei der mehrere
Kanäle aufgezeichnet werden, und zwar so viel Kanäle wie durch
die Datenkompressions-Schaltung an Bits frei werden.
Neben den beiden genannten Betriebsweisen bei Aufnahme und
Wiedergabe eines DAT gibt es üblicherweise noch vier weitere
Betriebsweisen. In den zuerst genannten Betriebsweisen (4-Kanal-
Betriebsweise oder Langspielbetriebsweise) wird für ein DAT eine
Abtastfrequenz von 32 kHz verwendet mit einer Quantisierung von
12 Bits, wobei die (Stereo-) Informationsmenge 768 kbit/sec ist
(2 · 32 kHz · 12 bit=768 kbit/sec). Bei Standard-Betriebsweise beträgt
für einen üblichen DAT die Abtastfrequenz 48 kHz, mit einer
Quantisierung von 16 Bit. Die Informationsmenge in der Standard-
Betriebsweise beträgt also pro Kanal die oben berechnete
Datenmenge, jedoch waren bei der obigen Datenmenge bereits zwei
Kanäle berücksichtigt (Stereo). Um daher bei einem DAT eine
längere Aufnahmedauer zu erreichen, wird eine Datenkompressions-
Schaltung zur Kompression (Verdichtung) von Daten der Standard-
Betriebsweise eingesetzt; sie erzeugt komprimierte Daten aus den
Standarddaten.
Eine solche Datenkompressions-Schaltung zum Umwandeln von 16-
Bit-Daten aus einer Standard-Betriebsweise zu verdichteten 12-
Bit-Daten einer komprimierten Betriebsweise
(Langspielmodus, 4-Kanal-Modus), ist in der Koreanischen
Patentanmeldung 89-20 148 beschrieben.
Aus der Japanischen Offenlegungsschrift JP 1-31 40 23 (zitiert
in Japan Abstracts 79 Seite 898), ist eine Schaltung gezeigt,
die einen 16-Bit-Modus in einen 12-Bit-Modus umsetzt, mit einem
relativ geringen Schaltungsaufwand. Auch dort findet eine
Kompression statt. Die dort gezeigte Schaltung weist ein
Schieberegister auf, das eine Seriell-Parallel-Umsetzung der
digitalisierten Analogdaten bewirkt. Die Datenumsetzung wird von
einer Daten-Umsetzschaltung (dort mit 2 bezeichnet) erreicht,
die vier Bit aus den höherwertigen acht Bits der 16-Bit-
Datenworte erzeugt. Diese vier Bits und vorgeschriebene acht
Bits des Schieberegisters werden synthetisch zur Erzeugung eines
12-Bit-Daten-Ausgangswortes zusammengesetzt.
Aufgabe der Erfindung ist es, eine Datenkompressions-Schaltung
für einen DAT zur Verfügung zu stellen, die eine Kompression der
16-Bit-Daten des Standard-Betriebes auf 12-Bit-Daten mit
möglichst geringen "Verlusten" von Datenanteilen der
Standarddaten erreicht.
Diese Aufgabe wird mit der im Patentanspruch umschriebenen
Erfindung gelöst.
Das Prinzip der erfindungsgemäßen Umwandlung von 16-Bit-Daten in
12-Bit-Daten liegt in bestimmten Gruppen, die anhand von
Fig. 3 und 4 näher erläutert werden. Jede Gruppe ist dabei eine
Sammlung von Codes. Beispielsweise ist die Gruppe 1 eine
Sammlung von Codes, bei denen die Gewichtung nahe des MSB liegt.
Jede weitere Gruppe ist eine Sammlung von Codes, in der die
Gewichtung um eine jeweilige Zweierpotenz gegenüber der
vorgenannten Gruppe reduziert ist. Ein Ausnahme findet sich nur
bei der Gruppe 7, sie ist eine Sammlung von Codes für den Fall,
daß zumindest ein Bit der linearen 16-Bit-Daten nicht
verändert ist.
Unter Bezugnahme auf die Figuren wird nun ein
Ausführungsbeispiel der Erfindung näher erläutert.
Es zeigt:
Fig. 1 ein Schaltbild eines Ausführungsbeispiels einer
erfindungsgemäßen Datenkompressionsschaltung;
Fig. 2 ein Signaldiagramm mit Darstellung des Taktes der
entsprechenden Signale zur Erklärung der Arbeitsweise
der Datenkompressionsschaltung von Fig. 1;
Fig. 3 ein Diagramm in Tabellenform zur Erklärung des Prinzips
der Umwandlung von 16-Bit-Daten in 12-Bit-Daten mit der
Datenkompressionsschaltung von Fig. 1; und
Fig. 4 ein weiteres Bild in Tabellenform zur Erklärung des
Prinzips der Umwandlung von 16-Bit-Daten in 12-Bit-
Daten mit derselben Datenkompressionsschaltung.
In Fig. 1 ist das Eingangssignal der Schaltung in der
Betriebsweise im Standardmodus ein analoges Tonsignal in einem
DAT, das dem A/D-Konverter (ADW) zugeführt wird, um unter
Anwendung eines Linearquantisierungsprozesses das analoge
Tonsignal in digitale Daten umzuwandeln. Die
Ausgangsdigitaldaten des Konverters 1 enthalten eine 16-Bit-
Information und werden sequentiell dem Eingangsanschluß D eines
Seriell-ein-parallel-aus-Schieberegisters 2 (nachfolgend als
"SiPo-Register" bezeichnet) synchron mit dem Taktgebersignal von
dem Anschluß FS32 einer Systemsteuerung 23 zugeführt, womit die
Eingangsdigitaldaten im SiPo-Register 2 verschoben und parallel
ausgegeben werden. Die Systemsteuerung 23 beinhaltet einen
Zeitimpulsgeber. Die Ausgangsdigitaldaten des ADW 1 werden als
Signalverlauf ADDT in Fig. 2 dargestellt, und das
Taktgebersignal wird als Signal FS32 wiedergegeben, wobei die
Frequenz das 32fache des Abtasttakts FS beträgt.
Die 16-Bit-Ausgangsdaten des Schieberegisters 2 werden
gleichzeitig in ein Parallel-ein-parallel-aus-Register 6
(nachfolgend als "PiPo-Register" bezeichnet) durch das
Ladesignal vom Ladeanschluß LD der Systemsteuerung 23 geladen,
wenn ein durch den ADW 1 konvertiertes Abtastdatenwort
vollständig im SiPo-Register 2 gespeichert ist, und gleichzeitig
werden die acht hochwertigen Bit des 16-Bit-Datenworts den
Eingangsanschlüssen D0 bis D7 eines ersten D-Flipflops 3 durch
das invertierte Ladesignal zugeführt und gespeichert. Dann
werden die Eingangsdaten des D-Flipflops 3 von seinen
Ausgangsanschlüssen Q0-Q7 an der fallenden Flanke des
Ladesignals ausgegeben und einem einen Absolutwertbildner 4
zugeführt, das sieben Exklusiv-ODER-Gatter hat.
Das höchstwertige Bit des Ausgangsanschlusses Q7 wird einem
Eingangsanschluß jedes der sieben Exklusiv-ODER-Gatter zugeführt
und die sieben Bits der Ausgangsanschlüsse Q0 bis Q6 werden
jeweils dem anderen Anschluß jedes der Gatter zugeführt, so daß
der Absolutwertbildner 4 einen Absolutwert als positives
Datenwort oder -byte ausgibt. Dann wird der Absolutwertbildner 4
zur Verarbeitung negativer Daten vorgesehen, d. h. im Fall, daß
das höchstwertige Bit "H" ist. Die Ausgangsdaten des
Absolutwertbildners 4 werden dem Größenvergleicher 5
(Komparator) zugeführt und mit einem im DAT einzustellenden
Bezugswert verglichen. Dieser Komparator 5 ist vorgesehen, um
die Daten der Gruppe 7 oder 7′ zu verarbeiten, wie durch das
"non-shift"-Feld in Fig. 3 angegeben. Dementsprechend muß der
Bezugswert des Komparators 5 als die acht oberen Bits
"0000 0001" des Maximaldatenworts/-bytes "0000 0001 1111 1111" der
Gruppe 7 und 7′ eingestellt werden. Wenn die Ausgangsdaten des
Bildners 4 größer sind als der Bezugswert, gibt der Komparator 5
ein Signal "H" aus, falls nicht, gibt der Komparator 5 das
Signal "L" aus.
Fig. 3 und 4 sind Tabellendiagramme zur Erklärung der Umwandlung
von 16-Bit-Daten in 12-Bit-Daten im Ausführungsbeispiel. Die
Verarbeitungsoperation von Daten entsprechend der Gruppe 1-7
und Gruppe 1′-7′ wird eingehend unter Bezugnahme auf die
Fig. 3 und 4 beschrieben. Nachstehend werden die zu
verdichtenden 16-Bit-Daten mit d0 bis d15 bezeichnet, wobei d15
das höchstwertigste Bit (MSB) ist, und die zu 12-Bit
verdichteten (komprimierten) Daten werden mit t0 bis t11
bezeichnet, wobei t11 das höchstwertigste Bit ist. Drei
hochwertige Bits t8 bis t10 der verdichteten 12-Bit-Daten t0
bis t11 werden durch entsprechende Eigenschaften der Gruppe 1-7
und Gruppe 1′-7′ in Fig. 3 definiert, und andere acht Bits t0 -
t7 werden durch die Verschiebezahl definiert. Z. B. ist die um
6 Bits verschobene Gruppe 1 in Fig. 4, d. h. im Fall, daß die
Daten der Gruppe 1 "01wxyzabcdefghi" sind, gebildet, wobei die
drei hochwertigen Bits t10, t9, t8 jeweils "111" und die acht
Bits t0 bis t7 "wxyzabcd" als Ergebnis der 6-Bit-Verschiebung
werden. Andererseits ist die um 1 Bit verschobene Gruppe 6,
d. h. im Fall, daß Daten der Gruppe 6 "0000001wxyzabcde" sind,
gebildet, wobei die drei hochwertigen Bits t10, t9, t8 jeweils
"010" und die acht Bits t0 bis t7 "wxyzabcd" als Ergebnis der 1-
Bit-Verschiebung werden. Im Falle der Gruppe 7, als
Nichtverschiebegruppe (non-shift-group) in Fig. 4, hat in der
Gruppe 7 keine Verschiebung stattgefunden, um die
"0001wxyzabcd"-Daten als verdichtete Daten beizubehalten.
In Fig. 3 wird die Gruppe 1 bis Gruppe 7, d. h. im Fall, daß ein
höchstwertiges Bit (nachstehend als MSB bezeichnet) "L" ist,
beschrieben. Die Gruppe 1 ist eine Gruppe von Codes, deren Wert
bzw. Gewichtung nahe der MSB-Position (nämlich MSB-1)
verschieden vom Wert des MSB (nämlich im Falle, daß Daten nahe
dem MSB unterschiedlich vom MSB sind) ist. Die Gruppe 2 ist eine
Gruppe von Codes im Falle, daß der vom MSB unterschiedliche Wert
bei einer MSB-2-Position aufgetreten ist. Die Gruppe 3 ist eine
Sammlung von Codes im Falle, daß der vom MSB unterschiedliche
Wert bei einer MSB-3-Position aufgetreten ist. Jede Gruppe 4
bis 6 ist eine Gruppe von Codes nach einem solchen
Gruppensystem, jedoch ist die Gruppe 7 eine Codegruppe im Falle,
daß zumindest ein Bit der 16-Bit-Lineardaten nicht geändert ist.
Ein Exklusiv-ODER-Gatter 7 erhält das höchstwertige Bit der
Ausgangsdaten des D-Flipflops 4 und das MSB der Ausgangsdaten
des SiPo-Schieberegisters 2 und gibt das Gewichtungs-
Erfassungssignal im Bereich des gleichen Abtastcodes ab, d. h.
ein vom MSB unterschiedliches Signal, wie durch Symbol B5 in
Fig. 2 angegeben. Das Gewichtungs-Detektorsignal B5 wird dem
Taktanschluß CLK eines Flipflops 8 in einem
Schiebetaktgenerator 24 zugeführt, und das Flipflop 8 gibt ein
"H"-Signal an seinem Ausgangsanschluß Q bei der zuerst fallenden
Flanke des Gewichtungs-Detektorsignals B5 aus, d. h. im Falle,
daß ein vom MSB abweichendes Signal zuerst detektiert wird.
Daher gibt das Flipflop 8 ein "H" -Signal aus, bevor es das
Rücksetzsignal des Ausgangsanschlusses RET der
Systemsteuerung 23 empfängt, so daß das Taktsignal CLK1 des
Taktanschlusses der Systemsteuerung 23 durch einen Inverter 22
invertiert und über ein UND-Gatter 9 geführt wird, während das
Ausgangssignal des Flipflops 8 "H" ist.
Wenn das Gewichtungs-Detektorsignal bei MSB-1 erfaßt wird,
können nur sechs durch den Inverter 22 invertierte Impulse des
Taktsignals das UND-Tor 9 passieren, wenn das Gewichtungs-
Detektorsignal bei MSB-2 erfaßt wird, können nur fünf Impulse
des Taktsignals das UND-Gatter 9 passieren, ebenso, wenn das
Gewichtungs-Detektorsignal bei MSB-6 erfaßt wird, kann nur ein
Impuls das Gatter passieren. Wenn das Gewichtungs-Detektorsignal
(Wertdetektorsignal) bei MSB-7 erfaßt wird, kann kein Impuls des
Taktsignals das Gatter 9 passieren, da das Flipflop 8 durch das
Rücksetzsignal (Signal RET in Fig. 2) aus der Systemsteuerung 23
zurückgesetzt ist. Das Ausgangssignal des UND-Gatters 9 und das
Signal SFT1 (Signal SFT1 in Fig. 2) der Systemsteuerung 23
werden einem ODER-Gatter 10 zugeführt, das ein Taktsignal SFTCLK
ausgibt, um das PiPo-Schieberegister 6 (Signal SFTCLK in Fig. 2)
zu synchronisieren. Das Signal SFT1 agiert gemeinsam für alle
Gruppen, bei denen eine ansteigende Flanke einmal aufgetreten
ist, wenn das Ladesignal LD der Systemsteuerung 23 "H" ist, und
ist zum Parallelladen von Daten aus dem SiPo-Schieberegister 2
in das PiPo-Schieberegister 6 vorgesehen.
Andererseits hat bei der Operation der Gruppe 7, nämlich im
Falle, daß keine Verschiebeoperation stattgefunden hat, weil das
Ausgangssignal SFTCLK des Schiebetaktgenerators 24 nur das
Ausgangssignal SFT1 der Systemsteuerung 23 umfaßt, keine
Verschiebeoperation im PiPo-Schieberegister 6 stattgefunden. Da
das Ausgangssignal SFTCLK aus dem Signal SFT1 der
Systemsteuerung 23 und den sechs Impulsen des UND-Gatters 9, die
durch den Inverter 22 invertiert wurden, zusammengesetzt ist,
haben im Falle der Gruppe 1 sechs Verschiebevorgänge im PiPo-
Schieberegister 6 stattgefunden. Z. B. hängen die
Verschiebevorgänge des PiPo-Schieberegisters 6 von der Anzahl
der Impulse des Schiebetaktgenerators 24 ab.
Nun werden die Vorgänge zur Bildung der drei oberen Bits t8
bis t10 der verdichteten 12-Bit-Daten beschrieben. Ein 3-Bit-
Binärzähler 15 zählt mit dem Taktsignal CLK1 aufwärts und
abwärts und wird durch ein Rücksetzsignal CLR von dem
Rücksetzanschluß der Systemsteuerung 23 rückgesetzt. Die
Ausgangsdaten des Zählers 15 werden einem ersten Multiplexer 16
zugeführt, der vom MSB der Ausgangsdaten des D-Flipflops 3
gesteuert wird. D. h., wenn das MSB "L" ist, selektiert der
Multiplexer 16 die abwärts gezählten Daten der Ausgangsdaten des
Zählers 15 und gibt die selektierten Abwärtszähl-Daten aus. Wenn
das MSB jedoch "H" ist, selektiert der Multiplexer 16 die
aufwärts gezählten Daten der Ausgangsdaten des Zählers 15 und
gibt die selektierten Aufwärtszähl-Daten aus.
Ein D-Flipflop 17 speichert die selektierten Daten des
Multiplexers 16 mit dem Ausgangs-Taktsignal (B9 in Fig. 2) eines
Speichergebers 25. Die gespeicherten Daten des D-Flipflops 17
werden einem zweiten Multiplexer 18 zusammen mit den drei
niederwertigen Bits der Ausgangsdaten des ersten D-Flipflops 3
zugeführt. Um die Speicheroperation des zweiten D-Flipflops 17
zu steuern, umfaßt der Speichertaktgeber 25 ein erstes NAND-
Glied 11 zum Empfang von zwei Steuersignalen (B3B und B10 in
Fig. 2) aus der Systemsteuerung 23 und des Ausgangssignals B5
des Exklusiv-ODER-Gatters 7, ein Flipflop 12 zum Laden eines
hochpegeligen Signals synchron mit der Ausgabe des ersten NAND-
Gliedes 11 und zum Rücksetzen mit einem Steuersignal (B13 in
Fig. 2) der Steuerung 23, ein NOR-Glied 13 zum Empfang des
Ausgangssignals des ersten NAND-Gliedes und des Ausgangssignals
des Flipflops 12 sowie ein zweites NAND-Glied 14 zum Empfang des
Ausgangssignals des NOR-Gliedes 13 und eines Steuersignals (B11
in Fig. 2) von der Steuerung 23.
Wenn das MSB des ersten D-Flipflops 3 "L" ist, sind die von dem
ersten Multiplexer 16 selektierten Daten M0 bis M2 wie folgt:
Wenn das Gewichtungs-Erfassungssignal bei MSB-7 detektiert wird
oder bei relativ nahen Bit-Positionen im Vergleich zum MSB-7,
wird der Ausgangstakt B9 des Speichertaktgebers 25 nicht
erzeugt, so daß das zweite D-Flipflop 17 die vorherigen Daten
speichert. Des einem Anschluß des NAND-Gliedes 14 zuzuführende
Ausgangssignal B11 der Steuerung 23 ist ein Fenstersignal zum
Detektieren, daß das Gewichtungs-Erfassungssignal nur unter der
MSB-7 Bit-Position abweicht.
Deshalb besteht die Datenausgabe Q1 bis Q3 des zweiten D-
Flipflops 17 aus den drei hochwertigen Bits t1, t2, t3 der
verdichteten 12-Bit-Daten in bezug auf Gruppe 1 bis Gruppe 6 und
wird dem zweiten Multiplexer 18 zusammen mit den drei
niedrigwertigen Bits der Ausgangsdaten des ersten D-Flipflops 3
zugeführt.
Wenn das Ausgangssignal D1 des Komparators 5 "H" ist, d. h. im
Falle, daß zumindest eine der Verschiebeoperationen
stattgefunden hat, selektiert der zweite Multiplexer 18 die
Ausgangsdaten des zweiten D-Flipflops 17 und gibt diese aus.
Wenn dagegen das Ausgangssignal D1 "L" ist, d. h. im Falle, daß
keine Verschiebeoperation stattgefunden hat, selektiert der
Multiplexer 18 die drei niedrigwertigen Bits und gibt diese aus.
Wie beschrieben, wird das MSB der Ausgangsdaten des ersten D-
Flipflops 3 einem Parallel-ein-seriell-aus-Schieberegister 19
(nachfolgend als "PiSo-Register" bezeichnet) als MSB t11 der
komprimierten 12-Bit-Daten zugeführt. Die Ausgangsdaten des
zweiten Multiplexers 18 werden dem PiSo-Schieberegister 19 als
die drei hochwertigen Bits t10, t9, t8 der komprimierten Daten
zugeführt und die Ausgangsdaten des PiPo-Schieberegisters 6
werden dem PiSo-Schieberegister 19 als die acht unteren Bits der
komprimierten Daten zugeführt.
Die in das PiSo-Schieberegister 19 eingegebenen Daten werden in
ein drittes D-Flipflop 20 seriell durch ein nahe der Flanke der
Abtastfrequenz FS erzeugtes Steuersignal (PL in Fig. 2) geladen.
Das Flipflop 20 gibt die verdichteten 12-Bit-Daten synchron mit
dem durch einen Inverter 21 zu invertierenden
Ausgangssignal FS32 der Systemsteuerung 23 aus.
Das Beispiel der Erfindung kann im Falle, daß ein die
Datenkompressionsschaltung enthaltendes DAT auf 4-Kanal-Modus
oder Langspielmodus eingestellt ist, die Aufnahmedaten eines
Standardmodus verdichten, wobei die Abtastfrequenz 48 kHz und
die Anzahl der Quantisierungsbits 16 Bit ist, um Daten des
Langspielmodus zu erzeugen, wobei die Abtastfrequenz 32 kHz und
die Anzahl der Quantisierungsbits 12 Bits beträgt. Daher können
die verdichteten Daten Daten auf einem Band doppelt - mit der
Aufnahmezeit des Standardmodus verglichen - aufgezeichnet
werden. Da der Informationsumfang infolge der 12-Bit-
Linearkompression reduziert ist, kann der Datenkompressor so
viele Kanäle wie die reduzierte Information expandieren.
Claims (1)
- Datenkompressionsschaltung für ein Digital-Tonbandgerät (DAT) zur Umwandlung analoger Tonsignale der Standard-Betriebsweise in komprimierte Daten einer Langspiel-Betriebsweise oder einer 4-Kanal -Betriebsweise, umfassend:
- (a) eine Systemsteuerung (23) zur Abgabe von Zeitimpulsen;
- (b) einen A/D-Konverter (1) zum Erhalt des Analog-Tonsignals und zum sequentiellen Abgeben von 16-Bit-Digitaldaten;
- (c) ein erstes Schieberegister (2) zum seriellen Laden der Digitaldaten des A/D-Konverters (1), synchron mit einem externen Takt (FS32) der Systemsteuerung (23), zur Abgabe paralleler Digitaldaten;
- (d) ein zweites Schieberegister (6) zum parallelen Laden der parallelen Daten von dem ersten Schieberegister (2), abhängig von einem Lade-Steuersignal (LD) der Systemsteuerung (23), und zum parallelen Ausgeben der parallelen Daten;
- (e) ein erstes Register (3) zum Speichern von 8 hochwertigen Bits der gespeicherten Information, synchron mit dem Lade- Steuersignal (LD);
- (f) einen Absolutwertbildner (4) zum Erzeugen eines Absolutwertes, basierend auf den gespeicherten 8 hochwertigen Bits von dem ersten Register (3), wobei der Absolutwertbildner (4) eine Mehrzahl von Exklusiv-ODER- Gattern aufweist zur Eingabe der 7 unteren Bits der 8 hochwertigen Bits einerseits und des MSB andererseits;
- (g) einen Komparator (5) zum Vergleichen des Absolutwertes mit einem Referenzwert;
- (h) ein Exklusiv-ODER-Gatter (7) zum Erhalt des MSB vom ersten Schieberegister (2) und dem ersten Register (3) und zur Abgabe eines Ausgangssignals (Bs);
- (i) einen Schiebetakt-Generator (24) zum Erzeugen von
Taktsignalen zum Verschieben der Eingangsdaten des zweiten
Schieberegisters (6), wobei der Schiebetakt-Generator (24)
aufweist:
- - ein erstes Flipflop (8) zum Laden eines Hochpegel- Signales (Vcc) synchron mit dem Ausgangssignal (Bs) des Exklusiv-ODER-Gatters (7), wobei es rücksetzbar ist von einem Rücksetz-Signal (RET) aus der Systemsteuerung (23);
- - ein UND-Gatter (9) zum Erhalt eines Ausgangssignals des ersten Flipflops (8) und eines Ausgangs-Taktes (CLK₁) der Systemsteuerung (23); und
- - ein ODER-Gatter (10) zum Erhalt eines Ausgangssignals von dem UND-Gatter (9) und eines Ausgangssignals (SFT₁) von der Systemsteuerung (23);
- (j) einen 3-Bit-Binärzähler (15) zum Aufwärtszählen und Abwärtszählen des Taktsignals (CLK₁) der Systemsteuerung (23) und zum Löschen des Zählstandes über ein Löschsignal (CLR);
- (k) einen Multiplexer (16) zum selektiven Ausgeben des Zählstandes des Binärzählers (15) in Übereinstimmung mit dem MSB des ersten Registers (3);
- (m) einen Speichertakt-Generator (25) zum Erzeugen eines Taktes
zum Speichern von Ausgangsdaten des ersten
Multiplexers (16), wobei der Speichertakt-Generator (25)
aufweist:
- - ein erstes NAND-Gatter (11) zum Erhalt zweier Steuersignale (B38, B10) von der Systemsteuerung (23) und des Ausgangssignals (B5) des Exklusiv-ODER-Gatters (7);
- - ein zweites Flipflop (12) zum Laden eines hochpegeligen Signals (Vcc) synchron mit dem Ausgangssignal des ersten NAND-Gatters (11), wobei es rücksetzbar über ein Steuersignal (B13) der Systemsteuerung (23) ist;
- - ein NOR-Gatter (13) zum Erhalt des Ausgangssignales des ersten NAND-Gatters (11) und des Ausgangssignales des zweiten Flipflops (12); und
- - ein zweites NAND-Gatter (14) zum Erhalt des Ausgangssignales des NOR-Gatters (13) und eines Steuersignales (B11) von der Systemsteuerung (23);
- (n) ein zweites Register (17) zum Speichern der Ausgangsdaten des ersten Multiplexers (16), synchron mit dem Ausgangssignal (B9) des Speichertakt-Generators (25);
- (o) einen zweiten Multiplexer (18) zum wahlweisen Ausgeben der Ausgangssignale des zweiten Registers (17) oder dreier niedrigwertiger Bits der Ausgangsdaten des ersten Registers (3);
- (p) ein drittes Schieberegister (19) zum Erhalt von 8 parallelen Bits (IN0 . . . 7) von dem zweiten Schieberegister (6), des MSB (TN₁₁) vom ersten Register (3) und der drei Bits (IN8 . . . 10) vom zweiten Multiplexer (18); wobei das dritte Schieberegister (19) die Eingangsdaten (IN0 . . . 11) seriell abgibt;
- (q) ein drittes Flipflop (20) zum Speichern des Ausgangssignals des dritten Schieberegisters (19) synchron mit dem invertierten (21) externen Takt (FS32).
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