DE4127592A1 - Datenkompressionsschaltung eines digitalen tonbandgeraets - Google Patents

Description

Die vorliegende Erfindung betrifft eine verbesserte Datenkompressionsschaltung eines Digitaltonbandgeräts (nachfolgend als "DTG" bezeichnet) und insbesondere eine Datenkompressionsschaltung zur Umwandlung eines analogen Tonsignals eines Standardmodus in komprimierte digitale Daten, falls der Betriebsmodus eines DTG ein 4-Kanal- oder Langspielmodus ist.

Im allgemeinen gibt es bei den Betriebsmodi Aufnahme/Spiel eines DTG sechs Modi, einschließlich eines 4-Kanal-Modus, Langspielmodus u. ä. Ein in einem solchen 4-Kanal-Modus oder einem Langspielmodus verarbeitetes Signal wird für ein DTG verwendet, bei dem die Schaltfrequenz 32 kHz, das Quantisierungsbit 12 Bits und die Informationsmenge jedes Kanals 768 Kbit/sec (2 · 32 kHz · 12 bits = 768 Kbit/sec) beträgt. Ein Langspielmodus wird für die Aufnahme von Daten über eine relativ lange Zeit im Vergleich zum Standardmodus vorgesehen. Bei einem Standardmodus beträgt (jedoch) die Schaltfrequenz 48 kHz, das Quantisierungsbit 16 Bits und die Informationsmenge jedes Kanals 768 Kbit/sec (48 kHz · 16 Bits = 768 Kbit/sec). Um daher bei einem DTG eine lange Aufnahme zu erreichen, ist eine Datenkompressionsschaltung zur Verdichtung von Daten des Standardmodus und zur Schaffung von verdichteten Daten erforderlich.

Eine solche Datenkompressionsschaltung zum Umwandeln von 16-Bit-Daten von Standardmodus zu verdichteten 12-Bit-Daten wird in der koreanischen Patentanmeldung No. 89-20 148 als Stand der Technik offenbart. Da die konventionelle Datenkompressionsschaltung in ihrer Konstruktion einen Fehler darstellt, ist es schwierig, verdichtete 12-Bit-Daten mit Genauigkeit zu schaffen. Daher schlägt die vorliegende Erfindung eine verbesserte Datenkompressionsschaltung vor.

Ein Ziel der vorliegenden Erfindung ist die Schaffung einer Datenkompressionsschaltung eines DTG, die die vorgenannten Beeinträchtigungen und Nachteile ausschaltet und die 16-Bit-Daten eines Standardmodus genau verdichtet, um 12-Bit-Daten auf einem Band aufzunehmen, wenn der Betriebsmodus eines DTG ein 4-Kanal-Modus oder Langspielmodus ist, so daß beim Langspielmodus ein die Schaltung einschließendes DTG Daten zweimal im Vergleich mit der Aufnahmezeit des Bands beim Standardmodus auf dem Band aufnehmen kann, und die so viele Kanäle wie die Reduzierung einer Informationsmenge durch 12-Bit-Linearkompressionen expandieren kann.

Um das vorgenannte Ziel zu erreichen, wird erfindungsgemäß eine Datenkompressionsschaltung eines DTG vorgeschlagen, um analoge Tonsignale eines Standardmodus in verdichtete Daten für den Fall umzuwandeln, daß der Betriebsmodus des Tonbandgeräts ein 4-Kanal-Modus oder ein Langspielmodus ist, wobei die Schaltung umfaßt: Systemsteuermittel mit Zeitimpulsgeber; Konversionsmittel zum Empfang des analogen Tonsignals und die sequentielle Ausgabe von 16-Bit-Digitaldaten; ein erstes Schieberegister zum seriellen Laden der Ausgangsinformation der Konversionsmittel synchron mit einem Außentaktgeber aus einer Klemme der Steuermittel und paralleler und synchroner Ausgabe der Information; ein zweites Schieberegister zum parallelen Laden der Information aus dem ersten Schieberegister unter Verwendung eines Ladesteuersignals aus einer Ladeklemme der Steuermittel und Parallelausgabe der gespeicherten Information; einen ersten Flipflop zur Sperrung von acht hochwertigen Bits der gespeicherten Information synchron mit dem Ladesteuersignal; Mittel zum Empfang der gespeicherten acht hochwertigen Bits des ersten Flipflops und Ausgabe des Absolutwerts, wobei die Mittel eine Vielzahl von exklusiven ODER-Toren zur Eingabe jedes der acht hochwertigen Bits und deren höchstwertigem Bit einschließen; einen Größenvergleicher zum Vergleichen des Absolutwertes mit einem Bezugswert; ein exklusives ODER-Tor zum Empfang des höchstwertigen Bits und des höchstwertigen Bits der acht hochwertigen Bits aus dem ersten Schieberegister; Mittel zur Schaffung eines Schiebetaktgebers zum Verschieben der Eingangsdaten des zweiten Schieberegisters, wobei die Mittel einen ersten Flipflop zum Laden eines hochpegeligen Signals synchron mit der Ausgabe des exklusiven ODER-Tores einschließen, der durch ein Rückführsignal der Steuermittel zurückgeführt wird, ein UND-Tor zum Empfang des Ausgangssignals des Flipflops und des Ausgangstaktgebers der Steuermittel und ein ODER-Tor zum Empfang des Ausgangssignals des UND-Tors und ein Ausgangssignal der Steuermittel; einen 3-Bit-Binärzähler zum Vorwärts und Rückwärtszählen durch das Rückstellsignal und das Taktgebersignal aus den Steuermitteln; einen ersten Multiplexer zum selektiven Ausgeben der vorwärts- oder rückwärtsgezählten Daten des Binärzählers entsprechend dem höchstwertigen Bit der Ausgangsdaten des ersten Flipflops; einen Generator zur Schaffung eines Taktgebers zum Sperren der Ausgangsdaten des ersten Multiplexers, wobei der Generator einschließt: ein erstes NAND-Glied zum Empfang von zwei Steuersignalen aus den Steuermitteln und des Ausgangssignals des exklusiven ODER-Tores, einen Flipflop zum Laden eines hochpegeligen Signals synchron mit der Ausgabe des ersten NAND-Gliedes, der durch ein Steuersignal der Steuermittel zurückgeführt wird, ein NOR-Glied zum Empfang des Ausgangssignals des ersten NAND-Gliedes und des Ausgangssignals des ersten Flipflops und ein zweites NAND-Glied zum Empfang der Ausgabe des NOR-Gliedes und eines Steuersignals aus den Steuermitteln; einen zweiten Flipflop zum Sperren der Ausgangsdaten des ersten Multiplexers synchron mit dem Ausgangssignal des Binärzählers; einen zweiten Multiplexer zum selektiven Ausgeben der Ausgangssignale des zweiten Flipflops und drei niedrigwertiger Bits der Ausgangsdaten des ersten Flipflops; ein drittes Schieberegister zum Parallelempfang von acht Bits aus dem zweiten Schieberegister, des höchstwertigen Bits der Ausgangsinformation des ersten Flipflops und drei Bits aus dem zweiten Multiplexer und zum seriellen Ausgeben der Eingangsdaten; und einen dritten Flipflop zum Sperren des Ausgangssignals des dritten Schieberegisters synchron mit dem Außentaktgeber, der durch einen Inverter zu invertieren ist.

Unter Bezugnahme auf die begleitenden Zeichnungen wird die Erfindung besser verstanden werden, und ihre zahlreichen Ziele und Vorteile werden dem Fachmann verständlich. Es zeigt

Fig. 1 ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Datenkompressionsschaltung,

Fig. 2 ein Wellenformdiagramm mit Darstellung des Taktes der entsprechenden Wellenformen zur Erklärung der Arbeitsweise der Datenkompressionsschaltung,

Fig. 3 ein Diagramm in Tabellenform zur Erklärung des Prinzips der Umwandlung von 16-Bit-Daten in 12-Bit-Daten mit der Datenkompressionsschaltung und

Fig. 4 ein weiteres Bild in Tabellenform zur Erklärung des Prinzips der Umwandlung von 16-Bit-Daten in 12-Bit-Daten mit der Datenkompressionsschaltung.

Fig. 1 ist ein Schaltbild eines Ausführungsbeispiels einer erfindungsgemäßen Datenkompressionsschaltung und Fig. 2 ist ein Wellenformdiagramm, das zur Erklärung der Arbeitsweise der Datenkompressionsschaltung den Takt der entsprechenden Wellenformen zeigt. In Fig. 1 ist das Eingangssignal der Schaltung im Falle der Betriebsweise im Standardmodus ein analoges Tonsignal in einem DTG, das der Eingangsklemme eines Konverters 1 aufgegeben wird, um unter Anwendung eines Linearquantisierungsprozesses das analoge Tonsignal in digitale Daten umzuwandeln. Dann schließen die Ausgangsdigitaldaten des Konverters 1 eine 16-Bit-Information ein und werden sequentiell der Eingangsklemme D eines Seriell-ein-parallel-aus-Schieberegisters 2 (nachfolgend als "SiPo-Register" bezeichnet) synchron mit dem Taktgebersignal aus der Ausgangsklemme FS32 eines Systemsteuermittels 23 aufgegeben, und so werden die Eingangsdigitaldaten im SiPo-Register 2 verschoben und parallel ausgegeben. Die Systemsteuermittel 23 schließen einen Zeitimpulsgeber ein. Die Ausgangsdigitaldaten des Konverters 1 werden als Wellenform ADDT in Fig. 2 dargestellt, und das Taktgebersignal wird als Wellenform FS32 wiedergegeben, wobei die Frequenz das 32fache des Abtasttaktgebers FS beträgt.

Die 16-Bit-Ausgangsdaten des Schieberegisters 2 werden gleichzeitig in ein Parallel-ein-parallel-aus-Register 6 (nachfolgend als "PiPo-Register" bezeichnet) durch das Ladesignal aus der Ladeklemme LD der Systemsteuermittel 23 geladen, wenn durch den Konverter 1 konvertierte Abtastdaten vollständig im SiPo-Register 2 gespeichert sind, und gleichzeitig werden die acht hochwertigen Bit-Daten der 16-Bit-Daten den Eingangsklemmen D0-D7 eines ersten D-Flipflops 3 durch das invertierte Ladesignal aufgegeben und gesperrt. Dann werden die Eingangsdaten des D-Flipflops 3 durch seine Ausgangsklemmen Q0-Q7 an der abfallenden Flanke des Ladesignals ausgegeben und einem einen Absolutwert schaffenden Mittel 4 aufgegeben, das sieben exklusive ODER-Tore hat.

Das höchstwertige Bit aus der Ausgangsklemme Q7 wird einer Eingangsklemme jedes der sieben exclusiven ODER-Tore aufgegeben, und die sieben Bits aus den Ausgangsklemmen Q0 bis Q6 werden jeweils der anderen Klemme jedes der Gatter aufgegeben, so daß das den Absolutwert schaffende Mittel 4 einen Absolutwert als positive Daten ausgibt. Dann wird das Mittel zur Schaffung des Absolutwertes zur Verarbeitung negativer Daten vorgesehen, d. h. im Fall, daß das höchstwertige Bit auf "H" gesetzt ist. Die Ausgangsdaten des Mittels 4 zur Schaffung des Absolutwerts werden dem Größenvergleicher 5 aufgegeben und mit einem im DTG einzustellenden Bezugswert verglichen. Dieser Komparator 5 ist vorgesehen, um die Daten der Gruppe 7 oder 7′ zu verarbeiten, wie durch das "non-shift"-Feld in Fig. 3 angegeben. Dementsprechend muß der Bezugswert des Komparators 5 als die acht Hochwert-Bits "0000 0001" der Maximaldaten "0000 0001 1111" der Gruppe 7 und 7′ eingestellt werden. Wenn die Ausgangsdaten des Mittels 4 mehr sind als der Bezugswert, gibt der Komparator 5 ein Signal "H" aus, und wenn nicht, gibt der Komparator 5 ein Signal "L" aus.

Fig. 3 und 4 sind Tabellendiagramme zur Erklärung des Prinzips der erfindungsgemäßen Umwandlung von 16-Bit-Daten in 12-Bit-Daten. Die Verarbeitungsoperation von Daten entsprechend der Gruppe 1-7 und Gruppe 1′-7′ wird eingehend unter Bezugnahme auf die Fig. 3 und 4 beschrieben. Nachstehend werden die zu verdichtenden 16-Bit-Daten mit d0 bis d15 bezeichnet, wobei d15 ein höchstwertiges Bit ist, und die zu 12-Bit verdichteten Daten mit t0 bis t11 bezeichnet, wobei t11 ein höchstwertiges Bit ist. Drei hochwertige Bits t8 bis t10 der verdichteten 12-Bit-Daten t0-t11 werden durch entsprechende Merkmale der Gruppe 1-7 und Gruppe 1′-7′ in Fig. 3 definiert, und andere acht Bits t0-t7 werden durch die Verschiebezahl definiert. Z. B. ist die um 6 Bits verschobene Gruppe 1 in Fig. 4, d. h. im Fall, daß Daten der Gruppe 1 "01wxyzabcdefghi" sind, gebildet, wobei die drei hochwertigen Bits t10, t9, t8 jeweils "1,1,1"-Daten und die acht Bits t0- t7 "wxyzabcd"-Daten als Ergebnis einer 6-Bit-Verschiebung werden. Andererseits ist die um 1 Bit verschobene Gruppe 8, d. h. im Fall, daß Daten der Gruppe 6 "0000001wxyzabcde"-Daten sind, gebildet, wobei die drei hochwertigen Bits t10, t9, t8 jeweils "0,1,0"-Daten und die acht Bits t0 bis t7 "wxyzabcd"-Daten als Ergebnis der 1-Bit-Verschiebung werden. Im Falle der Gruppe 7 als Nichtverschiebegruppe in Fig. 4 hat in der Gruppe 7 keine Verschiebung stattgefunden, um die "0001wxyzabcd"-Daten als verdichtete Daten zu halten.

In Fig. 3 wird die Gruppe 1-Gruppe 7, d. h. im Fall, daß ein höchstwertiges Bit (nachstehend als "HWB" bezeichnet) "L" ist, beschrieben. Die Gruppe 1 ist eine Sammlung von Codes, wobei der Wert/die Gewichtung nahe der HWB-Position (nämlich HBW-1) Bit) verschieden vom Wert des HWB (nämlich im Falle, daß Daten nahe des HWB unterschiedlich vom HWB sind) ist. Die Gruppe 2 ist eine Sammlung von Codes im Falle, daß der unterschiedliche Wert zum HWB sich bei einer (HWB-2)-Position ereignet hat. Die Gruppe 3 ist eine Sammlung von Codes im Falle, daß der unterschiedliche Wert zum HWB sich bei einer (HWB-3)-Position ereignet hat. Jede der Gruppen 4 bis 6 ist eine Sammlung von Codes nach einem solchen Sammelsystem. Jedoch ist die Gruppe 7 eine Sammlung von Codes im Falle, daß zumindest ein Bit der 16-Bit-Lineardaten nicht geändert ist.

Andererseits empfängt ein exklusives ODER-Tor 7 das höchstwertige Bit der Ausgangsdaten des D-Flipflops 4 und das HWB der Ausgangsdaten des SiPo-Schieberegisters 2 und das Ausgangswertdetektorsignal im Bereich des gleichen Abtastcodes, d. h. ein vom HWB unterschiedliches Signal, wie durch Symbol B5 in Fig. 2 angegeben. Das Wertdetektorsignal B5 wird der Taktgeberklemme CLR eines Flipflops 8 in einem Schiebetaktgebergenerator 24 aufgegeben, und das Flipflop 8 gibt ein "H"-Signal durch seine Ausgangsklemme Q auf der zuerst abfallenden Flanke des Wertdetektorsignals B5 aus, d. h. im Falle, daß ein vom HWB abweichendes Signal zuerst detektiert wird. Daher gibt das Flipflop 8 ein "H"-Signal aus, bevor es das Rückstellsignal aus der Ausgangsklemme RET des Systemsteuermittels 23 empfängt, so daß das Taktgebersignal CLK1 aus der Taktgeberklemme des Systemsteuermittels 23 durch einen Inverter 22 invertiert und durch ein UND-Tor 9 geführt wird, während das Ausgangssignal des Flipflops 8 "H" ist.

Wenn das Wertdetektorsignal bei (HWB-1) (Bit) entdeckt wird, können nur sechs durch den Inverter 22 invertierte Impulse im Taktgebersignal durch das UND-Tor 9 hindurchgelassen werden; wenn das Wertdetektorsignal bei (HWB-2) entdeckt wird, können nur fünf Impulse im Taktgebersignal durch das UND-Tor 9 hindurchgelassen werden, und ebenso, wenn das Wertdetektorsignal bei (HWB-6) entdeckt wird, kann nur ein Impuls durch das Tor hindurchgelassen werden. Wenn das Wertdetektorsignal bei (HWB-7) entdeckt wird, kann kein Impuls im Taktgebersignal durch das Tor 9 hindurchgelassen werden, da der Flipflop 8 durch das Rückführsignal (Wellenform RET in Fig. 2) aus den Systemsteuermitteln 23 zurückgeführt wird. Das Ausgangssignal des UND-Tores 9 und das Signal SFT1 (Wellenform SFTI in Fig. 2) aus den Systemsteuermitteln 23 werden einem ODER-Tor 10 aufgegeben, das ein Taktgebersignal SFTCLK ausgibt, um das PiPo-Schieberegister 6 (Wellenform SFTCLK in Fig. 2) zu synchronisieren. Das Signal SFT1 agiert gemeinsam für alle Gruppen, bei denen eine ansteigende Flanke einmal aufgetreten ist, wenn das Ladesignal LD aus den Systemsteuermitteln 23 "H" ist, und ist zur Parallelladung von Daten aus dem SiPo-Schieberegister 2 in das PiPo-Schieberegister 6 vorgesehen.

Andererseits hat bei der Operation der Gruppe 7, nämlich, im Falle, daß keine Verschiebeoperation stattgefunden hat, weil das Ausgangssignal SFTCLK des Schiebetaktgebergenerators 24 nur das Ausgangssignal SFT1 der Systemsteuermittel 23 umfaßt, keine Verschiebeoperation im PiPo-Schieberegister 6 stattgefunden. Da das Ausgangssignal SFTCLK aus dem Signal SFT1 aus den Systemsteuermitteln 23 und den sechs Impulsen aus dem UND-Tor 9, die durch den Inverter 22 invertiert werden, zusammengesetzt ist, haben im Falle der Gruppe 1 sechs Verschiebevorgänge im PiPo-Schieberegister 6 stattgefunden. Z. B. hängen die Verschiebevorgänge des PiPo-Schieberegisters 6 von der Anzahl der Impulse aus dem Schiebetaktgebergenerator 24 ab.

Nun werden die Vorgänge zur Schaffung der drei hochwertigen Bits t8 bis t10 der verdichteten 12-Bit-Daten beschrieben. Ein 3-Bit-Binärzähler 15 zählt durch das Taktgebersignal CLK1 aufwärts und abwärts und wird durch ein Rückstellsignal CLR aus der Rückstellklemme der Systemsteuermittel 23 rückgestellt.

Die Ausgangsdaten des Zählers 15 werden einem ersten Multiplexer 16 aufgegeben, der durch das HWB der Ausgangsdaten des D-Flipflops 3 gesteuert wird. D. h., wenn das HWB "L" ist, selektiert der Multiplexer 6 die rückwärtsgezählten Daten der Ausgangsdaten des Zählers 15 und gibt die selektierten rückwärtsgezählten Daten aus. Wenn das HWB jedoch "H" ist, selektiert der Multiplexer 16 die aufwärtsgezählten Daten der Ausgangsdaten des Zählers 15 und gibt die selektierten aufwärtsgezählten Daten aus.

Ein Flipflop 17 vom D-Typ sperrt die selektierten Daten des Multiplexers 16 durch das Ausgangstaktgebersignal (B9 in Fig. 2) eines Sperrtaktgebergenerators 25. Die gesperrten Daten des D-Flipflops 17 werden einem zweiten Multiplexer 18 zusammen mit den drei niederwertigen Bits der Ausgangsdaten des ersten D-Flipflops 3 aufgegeben. Um die Sperroperation des zweiten D-Flipflops 17 zu steuern, umfaßt der Sperrtaktgebergenerator 25 ein erstes NAND-Glied 11 zum Empfang von zwei Steuersignalen (B3B und B10 in Fig. 2) aus den Systemsteuermitteln 23 und das Ausgangssignal B5 des exklusiven ODER-Tores 7, einen Flipflop 12, der das hochpegelige Signal synchron mit der Ausgabe des ersten NAND-Gliedes 11 lädt und durch ein Steuersignal (B13 in Fig. 2) der Steuermittel 23 zurückgeführt wird, ein NOR-Glied 13 zum Empfang des Ausgangssignals des ersten NAND-Gliedes und des Ausgangssignals des Flipflops 12 und ein zweites NAND-Glied 14 zum Empfang des Ausgangssignals des NOR-Gliedes 13 und eines Steuersignals (B11 in Fig. 2) aus den Steuermitteln 23.

Wenn das HWB aus dem ersten D-Flipflop 3 "L" ist, sind die durch den ersten Multiplexer 16 selektierten Daten M0 bis M2 wie folgt:

Tabelle

Wenn das Wertdetektorsignal bei (HWB-7) detektiert wird oder bei relativ nahen Bit-Positionen im Vergleich zum (HWB-7), wird überdies der Ausgangstaktgeber B9 des Sperrtaktgebergenerators 25 nicht geschaffen, so daß der zweite D-Flipflop 17 die vorherigen Daten hält. Das einer Klemme des NAND-Gliedes 14 aufzulegende Ausgangssignal B11 der Steuermittel 23 ist ein Fenstersignal zum Detektieren des vom HWB nur unter der Position (HWB-7) abweichenden Wertdetektorsignals.

Deshalb besteht die Datenausgabe aus den Ausgangsklemmen Q1 bis Q3 des zweiten D-Flipflops 17 aus den drei hochwertigen Bits t1, t2, t3 der verdichteten 12-Bit-Daten in bezug auf Gruppe 1-6 und wird dem zweiten Multiplexer 18 zusammen mit den drei niedrigwertigen Bits der Ausgangsdaten des ersten D-Flipflops 3 aufgegeben.

Wenn das Ausgangssignal D1 des Komparators 5 "H" ist, d. h. im Falle, daß zumindest eine Verschiebeoperation stattgefunden hat, selektiert der zweite Multiplexer 18 die Ausgangsdaten des zweiten D-Flipflops 17 und gibt diese aus. Wenn das Ausgangssignal D1 "L" ist, d. h. im Falle, daß keine Verschiebeoperation stattgefunden hat, selektiert der Multiplexer 18 hingegen die drei niedrigwertigen Bits und gibt diese aus.

Wie vorbeschrieben, wird das HWB der Ausgangsdaten des ersten D-Flipflops 3 einem Parallel-ein-seriell-aus-Schieberegister 19 (nachfolgend als "PiSo-Register" bezeichnet) als das HWB t11 der verdichteten 12-Bit-Daten aufgegeben. Die Ausgangsdaten des zweiten Multiplexers 18 werden dem PiSo-Schieberegister 19 als die drei hochwertigen Bits t10, t9, t8 der verdichteten Daten aufgegeben, und die Ausgangsdaten des PiPo-Schieberegisters 6 werden dem PiSo-Schieberegister 19 als die acht niedrigwertigen Bits der verdichteten Daten aufgegeben.

Die in das PiSo-Schieberegister 19 eingegebenen Daten werden in einen dritten Flipflop 20 des D-Typs seriell durch ein nahe der Flanke der Abtastfrequenz FS geschaffenes Steuersignal (PL in Fig. 2) geladen. Der Flipflop 20 gibt die verdichteten 12-Bit-Daten synchron mit dem durch einen Inverter 21 zu invertierenden Ausgangssignal FS32 der Systemsteuermittel 23 aus.

Gemäß der vorbeschriebenen vorliegenden Erfindung kann im Falle, daß ein die Datenkompressionsschaltung einschließendes digitales Tonbandgerät auf 4-Kanal-Modus oder Langspielmodus eingestellt ist, die Kompressionsschaltung die Aufnahmedaten eines Standardmodus verdichten, wobei die Abtastfrequenz 48 kHz und die Anzahl der Quantisierungsbits 16 Bit ist, um jene des Langspielmodus zu schaffen, bei dem die Abtastfrequenz 32 kHz und die Anzahl der Quantisierungsbits 12 Bits beträgt. Daher können die verdichteten Daten auf einem Band zweimal im Vergleich mit der Aufnahmezeit des Standardmodus aufnehmen. Da eine Informationsmenge infolge der 12-Bit-Linearkompression reduziert ist, kann die Verdichtungsschaltung so viele Kanäle wie die reduzierte Information expandieren.

Claims (1)

1. Datenkompressionsschaltung eines digitialen Tonbandgeräts zur Umwandlung analoger Tonsignale eines Standardmodus in verdichtete Daten, wenn der Betriebsmodus des Tonbandgeräts ein 4-Kanal-Modus oder Langspielmodus ist, wobei die Schaltung umfaßt:

   • - Systemsteuermittel mit Zeitimpulsgeber;
   • - Konversionsmittel zum Empfang des analogen Tonsignals und die sequentielle Ausgabe von 16-Bits Digitaldaten;
   • - ein erstes Schieberegister zum seriellen Laden der Ausgangsinformation der Konversionsmittel synchron mit einem Außentaktgeber aus einer Klemme der Steuermittel und paralleler und synchroner Ausgabe der Information;
   • - ein zweites Schieberegister zum parallelen Laden der Information aus dem ersten Schieberegister unter Verwendung eines Ladesteuersignals aus einer Ladeklemme der Steuermittel und Parallelausgabe der gespeicherten Information;
   • - einen ersten Flipflop zur Sperrung von acht hochwertigen Bits der gespeicherten Information synchron mit dem Ladesteuersignal;
   • - Mittel zum Empfang der gespeicherten acht hochwertigen Bits des ersten Flipflops und Ausgabe des Absolutwerts, wobei die Mittel eine Vielzahl von exklusiven ODER-Toren zur Eingabe jedes der acht hochwertigen Bits und deren höchstwertigem Bit einschließen;
   • - einen Größenvergleicher zum Vergleichen des Absolutwertes mit einem Bezugswert;
   • - ein exklusives ODER-Tor zum Empfang des höchstwertigen Bits und des höchstwertigen Bits der acht hochwertigen Bits aus dem ersten Schieberegister;
   • - Mittel zur Schaffung eines Taktgebers zum Verschieben der Eingangsdaten des zweiten Schieberegisters, wobei die Schaffungsmittel einen Flipflop zum Laden eines hochpegeligen Signals synchron mit der Ausgabe des exklusiven ODER-Tores einschließen, der durch ein Rückführsignal der Steuermittel zurückgeführt wird, ein UND-Tor zum Empfang des Ausgangssignals des Flipflops und des Ausgangstaktgebers der Steuermittel und ein ODER-Tor zum Empfang des Ausgangssignals des UND-Tores und ein Ausgangssignal der Steuermittel;
   • - einen 3-Bit-Binärzähler zum Vorwärts- und Rückwärtszählen durch das Frei/Rückstellsignal und das Taktgebersignal aus den Steuermitteln;
   • - einen ersten Multiplexer zum selektiven Ausgeben der vorwärts- oder rückwärtsgezählten Daten des Binärzählers entsprechend dem höchstwertigen Bit der Ausgangsdaten des ersten Flipflops;
   • - einen Generator zur Schaffung eines Taktgebers zum Sperren der Ausgangsdaten des ersten Multiplexers, wobei der Generator einschließt:
     ein erstes NAND-Glied zum Empfang von zwei Steuersignalen aus den Steuermitteln und des Ausgangssignals des exklusiven ODER-Tores, einen Flipflop zum Laden eines hochpegeligen Signals synchron mit der Ausgabe des ersten NAND-Gliedes, der durch ein Steuersignal der Steuermittel zurückgeführt wird, ein NOR-Glied zum Empfang des Ausgangssignals des ersten NAND-Gliedes und des Ausgangssignals des Flipflops und ein zweites NAND-Glied zum Empfang der Ausgabe des NOR-Gliedes und eines Steuersignals aus den Steuermitteln;
   • - einen zweiten Flipflop zum Sperren der Ausgangsdaten des ersten Multiplexers synchron mit dem Ausgangssignal des Binärzählers;
   • - einen zweiten Multiplexer zum selektiven Ausgeben der Ausgangssignale des zweiten Flipflops und drei niedrigwertiger Bits der Ausgangsdaten des ersten Flipflops;
   • - ein drittes Schieberegister zum Parallelempfang von acht Bits aus dem zweiten Schieberegister, des höchstwertigen Bits der Ausgangsinformation des ersten Flipflops und drei Bits aus dem zweiten Multiplexer und zum seriellen Ausgeben der Eingangsdaten;
   • - und einen dritten Flipflop zum Sperren des Ausgangssignals des dritten Schieberegisters synchron mit dem Außentaktgeber, der durch einen Inverter zu invertieren ist.