JPH05236028A - ディジタル変調器のベースバンド波形生成回路 - Google Patents
ディジタル変調器のベースバンド波形生成回路Info
- Publication number
- JPH05236028A JPH05236028A JP7295492A JP7295492A JPH05236028A JP H05236028 A JPH05236028 A JP H05236028A JP 7295492 A JP7295492 A JP 7295492A JP 7295492 A JP7295492 A JP 7295492A JP H05236028 A JPH05236028 A JP H05236028A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】 入力データに対して希望フィルタ特性を有す
る応答データを格納したＲＯＭを用いたディジタル変調
器のベースバンド波形発生回路において，フィルタの相
関タイムスロット数を増やした場合においてもＲＯＭ容
量が指数的に増加する欠点を回避したベースバンド波形
生成回路を提供することを目的とする。 【構成】 １タイムスロットの入力データに対するフィ
ルタのインパルスレスポンス信号を量子化したデータを
ＲＯＭに格納し，当該ＲＯＭから出力される量子化デー
タをシフトレジスタと加算器によってタイムスロット毎
に畳み込み演算を行った後，セレクタにてタイムスロッ
ト順に加算結果を順次出力して，所定のベースバンド信
号を生成する構成である。
る応答データを格納したＲＯＭを用いたディジタル変調
器のベースバンド波形発生回路において，フィルタの相
関タイムスロット数を増やした場合においてもＲＯＭ容
量が指数的に増加する欠点を回避したベースバンド波形
生成回路を提供することを目的とする。 【構成】 １タイムスロットの入力データに対するフィ
ルタのインパルスレスポンス信号を量子化したデータを
ＲＯＭに格納し，当該ＲＯＭから出力される量子化デー
タをシフトレジスタと加算器によってタイムスロット毎
に畳み込み演算を行った後，セレクタにてタイムスロッ
ト順に加算結果を順次出力して，所定のベースバンド信
号を生成する構成である。
Description
【０００１】
【産業上の利用分野】本発明はディジタル変調器のベー
スバンド波形生成回路の改良に関するものである。
スバンド波形生成回路の改良に関するものである。
【０００２】
【従来の技術】従来技術を図２及び図３を用いて説明す
る。図２はディジタル変調器のベースバンド波形回路の
従来例を示すブロック図，図３は図２における各部の波
形を示す波形図である。 図２において，１はカウン
タ，２はＲＯＭ，３はシフトレジスタ，７はＤ／Ａ変換
器，８はデータ入力端，９はクロック信号入力端，１０
はデータ出力端である。
る。図２はディジタル変調器のベースバンド波形回路の
従来例を示すブロック図，図３は図２における各部の波
形を示す波形図である。 図２において，１はカウン
タ，２はＲＯＭ，３はシフトレジスタ，７はＤ／Ａ変換
器，８はデータ入力端，９はクロック信号入力端，１０
はデータ出力端である。
【０００３】従来回路では，図３（ａ）の如く“０”及
び“１”のシリアルデータがデータ入力端８から入力さ
れると，希望応答特性を有するフィルタの相関タイムス
ロット数ｍに相当するｍ段のレジスタで構成されるシフ
トレジスタ３にてｍタイムスロット分のデータが保持さ
れる。一方，クロック信号入力端９より入力されたクロ
ック信号はカウンタ１にて２のｎ乗分の１タイムスロッ
ト（ｎは自然数）の周波数に分周された後，ＲＯＭ２に
与えられＲＯＭ情報の読出しタイミングを定めている。
び“１”のシリアルデータがデータ入力端８から入力さ
れると，希望応答特性を有するフィルタの相関タイムス
ロット数ｍに相当するｍ段のレジスタで構成されるシフ
トレジスタ３にてｍタイムスロット分のデータが保持さ
れる。一方，クロック信号入力端９より入力されたクロ
ック信号はカウンタ１にて２のｎ乗分の１タイムスロッ
ト（ｎは自然数）の周波数に分周された後，ＲＯＭ２に
与えられＲＯＭ情報の読出しタイミングを定めている。
【０００４】上記シフトレジスタ３のｍ段のレジスタと
カウンタ１の出力は各々ＲＯＭ２のアドレスバスに接続
され，当該シフトレジスタ３内の保持データ及びカウン
タ１の出力信号に応じてＲＯＭ２の読出しアドレスが指
定される。ＲＯＭ２にはあらかじめ入力データの全ての
組み合わせに対応するフィルタ応答信号を量子化したデ
ータが格納されており，ＲＯＭ２の読出しアドレスが更
新されるに従い，図３（ｂ）の如く順次量子化データが
ＲＯＭ２より出力される。この離散的な量子化データは
Ｄ／Ａ変換器７で連続的なアナログ信号に変換され，所
定のベースバンド信号として出力される。
カウンタ１の出力は各々ＲＯＭ２のアドレスバスに接続
され，当該シフトレジスタ３内の保持データ及びカウン
タ１の出力信号に応じてＲＯＭ２の読出しアドレスが指
定される。ＲＯＭ２にはあらかじめ入力データの全ての
組み合わせに対応するフィルタ応答信号を量子化したデ
ータが格納されており，ＲＯＭ２の読出しアドレスが更
新されるに従い，図３（ｂ）の如く順次量子化データが
ＲＯＭ２より出力される。この離散的な量子化データは
Ｄ／Ａ変換器７で連続的なアナログ信号に変換され，所
定のベースバンド信号として出力される。
【０００５】
【発明が解決しようとする課題】前述の従来技術におい
て，ＲＯＭ２の容量はフィルタの相関タイムスロット数
ｍ及びＲＯＭ２のデータ出力周期（１タイムスロットに
２のｎ乗回出力）によって決定され，２のｍ＋ｎ乗ビッ
トのＲＯＭ容量が必要となる。したがって，出力の打切
り誤差を少なくするため相関タイムスロット数ｍを増や
すと，ＲＯＭ容量は指数的に増大し容量不足を招く欠点
があった。本発明は上記の欠点に鑑みてなされたもの
で，従来よりも必要なＲＯＭ容量を著しく低減したベー
スバンド波形生成回路を提供することを目的とする。
て，ＲＯＭ２の容量はフィルタの相関タイムスロット数
ｍ及びＲＯＭ２のデータ出力周期（１タイムスロットに
２のｎ乗回出力）によって決定され，２のｍ＋ｎ乗ビッ
トのＲＯＭ容量が必要となる。したがって，出力の打切
り誤差を少なくするため相関タイムスロット数ｍを増や
すと，ＲＯＭ容量は指数的に増大し容量不足を招く欠点
があった。本発明は上記の欠点に鑑みてなされたもの
で，従来よりも必要なＲＯＭ容量を著しく低減したベー
スバンド波形生成回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は上記の目的を達
成するため，従来の如くフィルタの相関タイムスロット
分（ｍタイムスロット）の入力データの全ての組み合わ
せに対する全応答データをＲＯＭに格納するのではな
く，１タイムスロットの入力データに対する上記フィル
タのインパルスレスポンスデータのみを格納し，当該Ｒ
ＯＭの出力側にシフトレジスタと加算器を設けてＲＯＭ
出力信号の畳み込みを行い，従来と同じ相関タイムスロ
ット数の入力データに対する応答信号生成を少ないＲＯ
Ｍ容量で実現したものである。
成するため，従来の如くフィルタの相関タイムスロット
分（ｍタイムスロット）の入力データの全ての組み合わ
せに対する全応答データをＲＯＭに格納するのではな
く，１タイムスロットの入力データに対する上記フィル
タのインパルスレスポンスデータのみを格納し，当該Ｒ
ＯＭの出力側にシフトレジスタと加算器を設けてＲＯＭ
出力信号の畳み込みを行い，従来と同じ相関タイムスロ
ット数の入力データに対する応答信号生成を少ないＲＯ
Ｍ容量で実現したものである。
【０００７】本発明の全体構成を図１に示す。図におい
て，４は加算器，１１はセレクタであり，その他の符号
は図２の従来例と同一である。本発明では，入力データ
を直接ＲＯＭ２に直列入力し，当該ＲＯＭ２から出力さ
れる上記インパルスレスポンスデータをシフトレジスタ
３と加算器４によって畳み込み演算を行った後，セレク
タ１１にてタイムスロット順に加算結果を出力して従来
と同等のベースバンド信号を生成する構成としている。
て，４は加算器，１１はセレクタであり，その他の符号
は図２の従来例と同一である。本発明では，入力データ
を直接ＲＯＭ２に直列入力し，当該ＲＯＭ２から出力さ
れる上記インパルスレスポンスデータをシフトレジスタ
３と加算器４によって畳み込み演算を行った後，セレク
タ１１にてタイムスロット順に加算結果を出力して従来
と同等のベースバンド信号を生成する構成としている。
【０００８】
【作用】本発明では上記構成とした結果，従来の如く相
関タイムスロット数（ｍタイムスロット）の全ての入力
データの組み合わせパターンに対応するフィルタ応答デ
ータをＲＯＭに格納する必要がなくなるため，ＲＯＭ容
量を大幅に減らすことが可能となる。
関タイムスロット数（ｍタイムスロット）の全ての入力
データの組み合わせパターンに対応するフィルタ応答デ
ータをＲＯＭに格納する必要がなくなるため，ＲＯＭ容
量を大幅に減らすことが可能となる。
【０００９】
【実施例】以下この発明の一実施例を図４及び図５によ
り説明する。図５は本発明の一実例を示すブロック図，
図４は本発明における信号波形を示す波形図である。図
５において，１はカウンタ，２はＲＯＭ，３はシフトレ
ジスタ，４は加算器，５及び１１はセレクタ，６は補数
変換器，７はＤ／Ａ変換器，８はデータ入力端，９はク
ロック信号入力端，１０はデータ入力端である。本発明
では，入力データを従来の如くシフトレジスタで保持せ
ず，直接ＲＯＭ２にシリアルデータとして入力し，ＲＯ
Ｍ２の出力側にシフトレジスタ３と加算器４を設けた構
成としている。
り説明する。図５は本発明の一実例を示すブロック図，
図４は本発明における信号波形を示す波形図である。図
５において，１はカウンタ，２はＲＯＭ，３はシフトレ
ジスタ，４は加算器，５及び１１はセレクタ，６は補数
変換器，７はＤ／Ａ変換器，８はデータ入力端，９はク
ロック信号入力端，１０はデータ入力端である。本発明
では，入力データを従来の如くシフトレジスタで保持せ
ず，直接ＲＯＭ２にシリアルデータとして入力し，ＲＯ
Ｍ２の出力側にシフトレジスタ３と加算器４を設けた構
成としている。
【００１０】以下，この動作について説明する。図３
（ａ）に示すシリアルデータはデータ入力端８から直接
ＲＯＭ２のアドレスバスに入力される。一方，従来と同
様にカウンタ１にて分周されたクロック信号は，ＲＯＭ
２のアドレスバスに入力され，ＲＯＭ２のデータ読出し
タイミングを定めている。上記シリアルデータとカウン
タ１出力のクロック信号に応じてＲＯＭ２の読出しアド
レスが指定される。
（ａ）に示すシリアルデータはデータ入力端８から直接
ＲＯＭ２のアドレスバスに入力される。一方，従来と同
様にカウンタ１にて分周されたクロック信号は，ＲＯＭ
２のアドレスバスに入力され，ＲＯＭ２のデータ読出し
タイミングを定めている。上記シリアルデータとカウン
タ１出力のクロック信号に応じてＲＯＭ２の読出しアド
レスが指定される。
【００１１】ＲＯＭ２にはあらかじめ１タイムスロット
の入力データに対し，希望応答特性を有するフィルタの
インパルスレスポンスを量子化したデータが格納されて
おり，ＲＯＭ２の読出しアドレスが更新されるに従い，
図４（ｄ）の如く順次この量子化データがＲＯＭ２より
出力される。
の入力データに対し，希望応答特性を有するフィルタの
インパルスレスポンスを量子化したデータが格納されて
おり，ＲＯＭ２の読出しアドレスが更新されるに従い，
図４（ｄ）の如く順次この量子化データがＲＯＭ２より
出力される。
【００１２】上記量子化データはセレクタ５の第一の入
力に直接与えられる一方，補数変換器６を介して２の補
数値に変換された後，セレクタ５の第二の入力に与えら
れる。図４（ｅ）は上記補数変換器６の出力信号を示す
波形図である。セレクタ５では，データ入力端８から入
力されたシリアルデータに応じて上記ＲＯＭ２の出力デ
ータと補数変換後のデータとを択一的に選択する。例え
ば入力データが“１”ならばＲＯＭ２の出力データを，
そのまま出力し，“０”ならば補数変換後のデータを出
力する。
力に直接与えられる一方，補数変換器６を介して２の補
数値に変換された後，セレクタ５の第二の入力に与えら
れる。図４（ｅ）は上記補数変換器６の出力信号を示す
波形図である。セレクタ５では，データ入力端８から入
力されたシリアルデータに応じて上記ＲＯＭ２の出力デ
ータと補数変換後のデータとを択一的に選択する。例え
ば入力データが“１”ならばＲＯＭ２の出力データを，
そのまま出力し，“０”ならば補数変換後のデータを出
力する。
【００１３】セレクタ５の出力は，シフトレジスタ３に
入力される。このシフトレジスタ３は（フィルタの相関
タイムスロット）×（フィルタ次数）段のレジスタを有
している。上記シフトレジスタ３内の保持データは，各
タイムスロットごとに加算器４にて加算された後，セレ
クタ１１に与えられセレクタ１１によって必要なタイム
スロットから順に出力される。
入力される。このシフトレジスタ３は（フィルタの相関
タイムスロット）×（フィルタ次数）段のレジスタを有
している。上記シフトレジスタ３内の保持データは，各
タイムスロットごとに加算器４にて加算された後，セレ
クタ１１に与えられセレクタ１１によって必要なタイム
スロットから順に出力される。
【００１４】このようにして，１タイムスロットの入力
データに対するフィルタのインパルスレスポンスデータ
について，各タイムスロット毎に畳み込み演算を繰り返
すことにより，従来と同等の相関タイムスロット数に対
応する応答信号をセレクタ１１から得ることができる。
セレクタ１１の出力信号はＤ／Ａ変換器７でアナログ変
換された後，ベースバンド信号として出力される。
データに対するフィルタのインパルスレスポンスデータ
について，各タイムスロット毎に畳み込み演算を繰り返
すことにより，従来と同等の相関タイムスロット数に対
応する応答信号をセレクタ１１から得ることができる。
セレクタ１１の出力信号はＤ／Ａ変換器７でアナログ変
換された後，ベースバンド信号として出力される。
【００１５】本発明では上記の如く，入力データをシリ
アルに入力する構成としたことから，必要なＲＯＭ容量
は２のｎ乗ビットで足り，フィルタの相関タイムスロッ
ト数ｍを増してもシフトレジスタの段数を増やせばＲＯ
Ｍの容量を増やすことなくベースバンド信号が出力でき
る。
アルに入力する構成としたことから，必要なＲＯＭ容量
は２のｎ乗ビットで足り，フィルタの相関タイムスロッ
ト数ｍを増してもシフトレジスタの段数を増やせばＲＯ
Ｍの容量を増やすことなくベースバンド信号が出力でき
る。
【００１６】
【発明の効果】以上述べた如く本発明によれば，ＲＯＭ
を用いたディジタル変調器のベースバンド波形生成回路
において，フィルタの相関タイムスロット数を増やした
場合においてもＲＯＭ容量を増やすことなく回路を構成
することができる。また，希望するフィルタの応答特性
を変更する場合，ＲＯＭ２内のインパルスレスポンスデ
ータだけを変更すればよく，フィルタ特性の変更を非常
に簡単に実現することができる利点も有している。
を用いたディジタル変調器のベースバンド波形生成回路
において，フィルタの相関タイムスロット数を増やした
場合においてもＲＯＭ容量を増やすことなく回路を構成
することができる。また，希望するフィルタの応答特性
を変更する場合，ＲＯＭ２内のインパルスレスポンスデ
ータだけを変更すればよく，フィルタ特性の変更を非常
に簡単に実現することができる利点も有している。
【図１】本発明の全体構成を示すブロック図。
【図２】従来技術の全体構成例を示すブロック図。
【図３】従来例における信号波形を示す波形図。
【図４】本発明における信号波形を示す波形図。
【図５】本発明の一実施例を示すブロック図。
１ カウンタ ２ ＲＯＭ ３ シフトレジスタ ４ 加算器 ５，１１ セレクタ ６ 補数変換器 ７ Ｄ／Ａ変換器 ８ データ入力端 ９ クロック信号入力端 １０ データ出力端
Claims (1)
- 【請求項１】 入力データに対して希望フィルタ特性を
有する応答データをＲＯＭに格納し，前記入力データに
応じて指定されるアドレスに格納されたデータを順次読
み出してベースバンド信号を生成するディジタル変調器
のベースバンド波形生成回路において， 前記入力データの直列入力端を有し当該１タイムスロッ
トの入力データに対する前記フィルタのインパルスレス
ポンスデータを格納したＲＯＭと，当該ＲＯＭに対しデ
ータ読出しタイミングを与える計数回路と，前記ＲＯＭ
の出力信号を所定タイムスロット保持する保持回路と，
当該保持信号をタイムスロット毎に加算する加算器と，
当該加算出力信号をタイムスロット順に選択し出力する
選択回路とを備えたことを特徴とするディジタル変調器
のベースバンド波形生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295492A JPH05236028A (ja) | 1992-02-24 | 1992-02-24 | ディジタル変調器のベースバンド波形生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295492A JPH05236028A (ja) | 1992-02-24 | 1992-02-24 | ディジタル変調器のベースバンド波形生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05236028A true JPH05236028A (ja) | 1993-09-10 |
Family
ID=13504292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295492A Pending JPH05236028A (ja) | 1992-02-24 | 1992-02-24 | ディジタル変調器のベースバンド波形生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05236028A (ja) |
-
1992
- 1992-02-24 JP JP7295492A patent/JPH05236028A/ja active Pending
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