JPS6055840B2 - 複音シンセサイザ用楽音発生器 - Google Patents

Description

【発明の詳細な説明】 本発明は電子ディジタル楽音（ｔｏｎｅ）シンセサイ
ザ、および特に単一の主クロック源から音階（ｓｃａｌ
ｅ）のすべての音調（ｎｏｔｅ）を発生するための装置
に関するものである。

ディジタル楽音シンセサイザ形の鍵盤操作電子楽器は周
知である。

複音シンセサイザ（ＰＯＬＹＰＨＯＮＩＣＴＯＮＥＳＹ
ＮＴｌ］ＥＳワＥＲ）という名称の、１９７５年８月１
１日出願、米国出願第６０３、７７６号（特願昭５１−
９３５１９）の出願中の明細書に。

多数の楽音発生器をそなえ、各楽音発生器は主データリ
ストから楽音を発生する鍵盤楽器が記載されている。デ
ータリストは、発生されるべき楽音の１サイクルに対応
するアナログ信号に沿つて、等間隔に配置された点の振
幅値をあられしている。各楽音発生器に対する主データ
リストはシフトレジスタに記憶されており、振幅値はシ
フト周波数でレジスタからＤ−Ａ（山ＧｉｔａＩｔＯａ
ｎａｌＯｇ）変換器へシフトされる。シフト周波数は、
発生される音調の基本周波数に丁度比例している。上述
の出願中の明細書に述べたごとく、シフト周波数は可変
周波数発振器から得られる。

発振器の周波数は、鍵盤上のキーを押すことによつて制
御される。割当回路が音調を定めるものをメモリに記憶
していて、個個のキーに対して楽音発生器を割当てる。
音調を定めるものは、個別にアドレスできる周波数制御
数を記憶しているメモリのアドレスとして機能する。発
振器の周波数は、鍵盤上の押された個個のキーに対応し
て、メモリから読み出された周波数ナンバーによつて設
定される。

楽器内の各楽音発生器は個有の発生器を有している。こ
のことは、和音を鳴らす時のように、それぞれが異なつ
た音の．高さすなわち周波数である。多数の音調が同時
に発生することを許す。多数の発振器が制御される仕方
は、周波数ナンバー制御クロック装置（ＦＲＥＱＵＥＮ
ＣＹＮＵＭＢＥＲＣＯＮＴＲＯＬＣＬＯＣＫ）という名
称の、１９７５年１１月２４日出願、ｊ米国出願第６３
４、５３３号（特願昭５１−１４０６１６）の出願中の
明細書に、より詳細に記述されている。

鍵盤中のキーが楽音発生器に割当てられるやり方は、鍵
盤スイッチ検出と割当装置（ＫＥＹＢＯＡＲＤＳＷＩＴ
ＣＨＩ）ＥＴＥＣＴＡＮＤＡＳＳＩＧＮＯＲ）というク
名称の、１９７奔１０月６日出願、米国出願第６１９、
５１５号（特願昭５１−１１０６５２）の出願中の明細
書に、より詳細に記述されている。多数の可変周波数発
振器の使用における１つの問題は、楽器を適当な調整状
態に保つことである。

各発振器は、全音階またはそのある整数倍における各音
調の周波数を、正確に再生しなければならない。しかし
ながら、可変周波数発振器は、時間とともに周波数がド
リフトする傾向がある。また周囲条件の変化は、その周
波数に影響を与え得る。鍵盤上の各キーが、どの割当て
られた発振器も同じ公称周波数に設定するように、発振
器は調節されなければならない。さもないと、どの楽）
音発生器が個個のキーに割当てられるかに応じて音の高
さが変るだろう。このことから、非常に広い周波数範囲
にわたつて、正確に設定されて発振できるように、極度
に安定な発振器を必要とする。この条件は、妥当な価格
において獲得するこ・とは少少困難である。この理由か
ら、それぞれの楽音発生器のシフトレジスタをシフトす
るためのパルス列を単一の主クロックパルス源から発生
することが望ましい。

クロックパルス列を楽音周波数に合成するために、これ
までに提案された１つの方法は、オクターブ音階中の１
諸のそれぞれに対して１個のウカンタがる。１組の整数
カウンタを有する、゛゜トップオクターブシンセサイザ
゛と呼ばれるものを使うことである。

これらのカウンタは、単一の主クロックの整数分割を作
り出す。トップオクターブにおける周波数に対応したク
ロックパルス列を発生するためには、約ＭＨｚの主ク的
ンク速度を必要とする。しかしながら、前述の出願中の
明細書において記述された複音シンセサ・イザにおいて
は、シフトバルブ周波数は発生されるべき音の周波数の
６４倍でなければならない。これは技術の現状に比べて
、遥かに高い主クロック周波数を必要とするものである
。周波数分割によつて、共通のクロック源から多数の周
波数を得るためのもう１つの技術は、非整数除算器を使
用することである。

しかしながら、非整数除算器はどんな所望の平均周波数
を有するパルス列でも作るが、そのパルス列において、
パルス間の間隔は常に同一ではない。与えられた期間中
生じるパルスの数は、パルス列から選ばれたパルス間隔
でパルスを消去することによつて変化する。しかしなが
ら、前述の願書において記述したタイプの多音シンセサ
イザにおいて、楽音発生器でシフトパルス列を発生する
ために、非整数除算器が使われたとすると、パルス列中
のパルスの不同な間陥は、システム中に非常に不快な雑
音を導入する。この雑音は可聴音の高い周波数成分の形
であり、基本周波数から広く離れていることと高いレベ
ルの強度のために、不愉快な音響効果を生じる。本発明
は、クロックパルス列を楽音周波数に合成するための非
整数除算器に対する工夫に帰着する。

これは前述の出願中の明細書において記述されたタイプ
の複音シンセサイザに使用され得るものである。上述の
望ましくない雑音の影響は消去されるか、または大幅に
減少される。従つて、本発明は、楽音発生器が単一のク
ロック源を用いて、音階のすべての音調を発生すること
が可能にする。その単一クロック源の周波数は、出願中
の明細書において述べた可変周波数発振器が動作するこ
とが必要とされた最高周波数より実際的に高くない。約
言すれば、このことは、モジユロ１の加算累算器の形て
非整数除算器を与えることによつて達成される。

この加算累算器は、記憶されている周波数ナンバーリス
トから選ばれた周波数ナンバーによつて定まるある量だ
け、主クロック速度で周期的に増加される。リストは鍵
盤の各音調の周波数と、鍵盤上の最高音より上の、全音
階の次に最も高い音調の周波数との比に対応する２進数
からなる。従つてこの比は、値がすべて１より小さい。
加算累算器は、和が累算の容量を越えたとき、すなわち
和が１の値に達したとき、オーバーフローパルスを発生
する。オーバフローパルスは、発生されるべき楽音に対
する振幅値の主データリストを記憶しているレジスタか
ら、連続したデータワードをシフトし、そのワードは、
レジスタからＤ−Ａ変換器の入カへ移送される。シフト
速度は、Ｄ−Ａ変換器からのアナログ信号によつて発生
される楽音の高さを決定する。非整数除算器からのパル
スの不規則なパターンによつて導入される雑音を補償す
るため、主データリストにおける連続したデーターワー
ドの振幅値の間の振幅の差は、それぞれのワードがレジ
スタからシフトされるとき生じる。差の情報は分数乗率
回路に加えられ、分数量によつて乗率を掛けられ、それ
から第１のレジスタの出力に加算される。その乗率は、
加算累算器における最高次のビットによつて制御される
。例えば、比の２つの最高次ビットを用いて、適用され
る乗率は、０、１１４、１１２および３１４である。本
発明の目的は、符号によつて結びつけられている、３つ
の前述の出願中の明細書に詳細に述べられたタイプの複
音シンセサイザのための、音調クロック発生システムの
改良を提供することにある。

以下の記述において、上述の明細書において述べられた
システムのすべての部分は、２桁の符号によつて識別さ
れる。この符号は、上述の明細書において同じ回路要素
に対して使用されている符号に対応している。３桁の符
号によつて表わされるすべてのブロックは、本発明の改
良を実現するためシンセサイザに付加された回路に対応
している。

以下、実施例について詳細に説明する。

第１図は本発明の複音シンセサイザ用音調周波数発生器
の構成を示すブロック図、第２図は本発明の詳細な説明
するための波形図、第３図は周波数データワードを示す
図である。

第１図について詳細に説明すると、符号１１は、１２個
までの別個の可聴周波電圧信号を受け取りかつ混合でき
る。

可聰周波音響システムを一般的にらオ）している。音響
システムへの各入力信号は、通常の楽器鍵盤上のキーの
操作に応じて、個有の楽音発生器によつて発生する。キ
ーは、対応する数の鍵盤スイッチ１２を動作させる。１
２までのキーが同時に動作できて、１２個の異なる楽音
の同数を同時に発生する。

１２個の楽音を有する多音）システムは、単に例として
与えられたにすぎないことを理解すべきてある。

鍵盤上のキーがスイッチを動作させると、キー検出およ
び割当回路１４は、鍵盤上の個々の音調に関する情報を
記憶し、そのキーをシステム中の門１２個の楽音発生器
の現在使われていない１個に割当てる。

音調の情報と、それが楽音発生器に割当てられたという
事実は、キー検出および割当回路１４内のメモリ（図示
されず）に記憶される。キー検出および割当回路の動作
は、前述の出願番号フ第６１λ６１５号（特願昭５１−
１１０６５２）の出願中の明細書に記述されている。キ
ーが操作されると、総括（Ｅｘｅｃｕｔｉｖｅ）制御回
路１６のシーケンス論理の制御のもとに、主データリス
トが計算され、主シフトレジスタ３４に記憶される主デ
ータリストは出願番号６０＼７７６号の出願中の明細書
で詳細に述べたごときやり方で演算される。

そこで述べたごとく、１つの楽音に対する主データリス
トは６４ワードからなり、各ワードは、発生されるべき
可聰周波数楽音の単一のサイクルにおける１点の振幅を
あられす。割当回路１４によつてどの楽音発生器が選択
されたかによつて、音調選択ゲート４０が総括制御回路
１６の制御に応じて、主データリストを主シフトレジス
タ３４から１２個の音調シフトレジスタの１つへ移送す
る。音調シフトレジスタの２個が３５と３６で示されて
いる。楽音発生器の音調シフトレジスタが、ディジタル
化された波形振幅データで一旦負荷されると、このデー
タは音調シフトレジスタから、４７と４８で示された関
連するＤ−Ａ変換器へ、鍵頒上の個々のキーに応じて発
生される楽音の高さすなわち基本周波数によつて定まる
シフト速度でシフトされる。

音調クロック情報の発生に対する１つの工夫は、前述の
出願番号第６３４、５３３号（特願昭５１一１４０６１
６）の出願中の明細書に記述されている。

そこに述べられているごとく、１２個の楽音発生器のそ
れぞれは、個有の電圧制御発振器を有する。キー検出と
割当回路１４に応じて、周波数ナンバーが、選択された
音調に対応する周波数ナンバーの記憶されているリスト
から選択される。この数は対応するアナログ電圧に変換
され、このアナログ電圧は電圧制御発振器に加えられて
、選択された楽音の周波数の整数倍たとえば６４倍に対
応して周．波数をセットする。音調クロックからひき出
されたシフトパルスは、音調シフトレジスタ３５から対
応する速度でデータをシフトする。音調シフトレジスタ
は、１つの完全なサイクルに対するデータを含んでいる
ので、制御された速度で音調シフ！トレジスタから情報
を繰り返しシフトして、Ｄ一Ａ変換器から出力電圧を発
生する。出力電圧の振幅は、主データリストに応じて、
および音調シフトレジスタのレジスタからデータがシフ
トされる速度で定まるある速度で変化する。このシステ
ムは、上に検討したように、欠点がある。

すなわち、１２個までの別別の発振器を必要とし、その
各各が、鍵盤の最高音と最低音との音の高さの違いから
必要となる全範囲にわたつて同調されねばならないこと
である。どの楽音発生器も個個のキーに割当てられるの
で、発振器は、１２個の楽音発生器がすべて同じキーに
割当てられたとき同じ音の高さを発生するよに同調され
ねばな！らない。本発明は、すべての楽音発生器が、シ
ステム主クロック回路１５のような単一のクロック源か
ら駆動される、１つの工夫を提供するものである。上述
の出願中の明細書において述べた工夫におけるごとく、
音調情報がキー検出と割当回路１４内のメモリに記憶さ
れた後、この音調情報はアドス読出メモリ１８内の周波
数ナンバーをアドレスするためのアドレスとして使用さ
れる。

アドレス周波数ナンバーは、その２個が２０と２１で示
さ７れいる、１２個の周波数ナンバーレジスタの１つへ
、総括制御回路１６の制御に応じてデータ選択ゲート１
９によつて移送される。レジスタ２０と２１は、鍵盤上
で操作されたスイッチ（個個の音調）のおのおのに対す
る、それぞれの周波数ナンノバーの一時的記憶装置とな
る。キーが解放されて新しいキーが操作されると、総括
制御回路１６は、新しい周波数ナンバーをレジスタ２０
または２１に位置せしめる。アドレス読出メモＩ川８内
の周波数の表は、２（ＮＩｌ２）の値をもつ２進の形の
データワードからなつている。

ここでＮは１，２，・・・・・・，Ｍに等しく、Ｍは楽
音鍵盤上のキーの数である。従つて周波数ナンバーは、
平均律音階における音調の基本周波数の比をあられして
いる。メモｌ川８に含まれる周波数のデータワードは、
第１表の表に示される。第１表の最初の欄は、通常の鍵
盤の音調のいくつかを掲げたものであり、第６オクター
ブの音調の全部と第２オクターブの音調の全部を含んで
いる。

同表の第２の欄は、楽音の対応する基本周波数を掲げて
おり、第３の欄は、第７オクターブのＣ＃の周波数に対
する、各音調の周波数の比を掲げている。この音調は鍵
盤上の最高音より高い１つの音であり、それが１の値を
持つように選ばれている。第４の欄は比を１６ビットの
２進数として掲げている。いくつかのオクターブに対す
る２進数が掲げてあるが、１オクターブに対応する周波
数ナンバーだけが実際にメモリ１８に記憶されればよく
、他のオクターブに対する数は、各オクターブの変化ご
とに２進の位を１桁ずらすことによつて導かれる。周波
数ナンバーは、レジスタ２０または２１の１つへ移送さ
れて、音調シフトレジスタの対応する１個に加えられた
シフトパルスの周波数を、主クロック回路１５からのパ
ルスを用いて制御するのに使用される。

このために、周波数ナンバーレジスタ２０に記憶された
数は加算累算器１１０の入力に加えられる。累算器はモ
ジユロ１のもので、ビット容量として例えば１６ビット
のものである。総括制御回路１６によつて制御されたと
き、加算累算器１１０は、主クロック回路１５からの各
クロックパルスごとに、レジスタ２０からの周波数ナン
バーを累算器の内容に加算する。常に１より小さい数で
ある周波数ナンバーは、累算器が１に等しいか又は１よ
り大きい統計に達するか又は超過する前に、１またはそ
れ以上の回数、累算器を増加させる。モジユロ１なので
、累算器の内容に対する周波数ナンバーの加算が、その
内容を１に達するか又は超過させたときは、累算器はオ
ーバフローパルスを発生する。加算累算器１１０は、新
しいキーが楽音発生器に割当てられるまで周波数ナンバ
ーで増加され続け、総括制御回路１６は、新しい周波数
ナンバーをレジスタ２０に移送してその時累算器はクリ
アされ、この手順が新しい周波数ナンバーごとに繰り返
される。加算累算器１１０は主クロックパルスに対する
非整数除算器として動作する。

何故ならばそれは、累算器に１を超えさせる主クロック
パルスごとに、出力パルスを発生するからである。たと
えば、主クロックの０．３倍のクロック周波数が必要で
あるとする。各主クロック時ごとに、値０．３が加算累
算器の内容に加算される。各主クロック時、加算累算器
１１０の内容は第２表に掲げる値を持つ。ｋ入１−１１
１小 累算器はモジユロ１などで、オーバフローパルスはクロ
ックパルス４，７，１０，１４等で生じる。

従つて出力パルスの数は、１０入力パルスごとに３個で
ある。しかしながら、出力パルスの間隔は均等ではない
。上例では、クロックパルス４，７および１０に対応す
る出力パルスの間の時間間隔は等しく３クロックパルス
間隔であるが、出力パルス９と１３の間の時間は、４ク
ロックパルス間隔に対応する。加算累算器１１０からの
出力パルスは、主シフトレジスタ３４内の主リストを関
連する音調シフトレジスタ３５へ移送するのに用いられ
る。

このために、加算累算器１１０からの出力パルスは、総
括制御回路１６の制御のもとに、クロック選択ゲート３
７を経て主シフトレジスタ３４のシフト入力に加えられ
る。加算累算器１１０の出力パルスはまた、音調シフト
レジスタ３５のシフト入力へも加えられる。従つて、２
つのレジスタは移送中同期している。音調シフトレジス
タ３５が１度ｌ負荷されると、加算累算器１１０からの
出力パルスによつて、データリストは、音調シフトレジ
スタ３５からＤ−Ａ変換器４７へシフトされ続ける。こ
のようにして音調シフトレジスタ３５の平均シフト速度
は、第１表から選ばれた周波数ナン７バーの値の関数と
なる。同様に、周波数レジスタ２１内の周波数ナンバー
は、加算累算器１１２に加えられる。

加算累算器１１２からの出力パルスは、音調シフトレジ
スタ３６へ加えられる。このシステムは上述のように、
加算累算器による非整数除算のために、音響システムへ
の入力のアナログ信号に歪んだ、あるいは雑音を含んだ
波形を生じる。この雑音は、レベルが高く、かつ基本周
波数から離れているので、特に低音に対しフて、聞く者
にとつて耳ざわりでありかつ不快なものてある。

非整数除算器によつて導入されるこの雑音のレベルは、
Ｄ−Ａ変換器の入力に加えられるディジタル情報を修正
する補間システムによつて最小にされる。各楽音発生器
と結合された補間システムは、音調シフトレジスタ３５
の出力端における、音調シフトレジスタ３５の最初の２
つのワード位置から導かれた入力を有する。

１１４と１１５で示されたようなディジタル減算回路を
含んでいる。

従つて、データ点Ｚｎがシフトレジスタの出力端にシフ
トされて、減算回路１１４の１入力に加えられると、シ
フトレジスタ中の次の隣接のワード位置のデータ値Ｚｎ
＋，が減算回路１１４の他の入力に加えられる。減算回
路は、Ｚｎ＋１−Ｚｎ＝ΔＺｎｌすなわち発生中の波形
の２つの連続したデータ点の振幅における増分差に対応
するディジタル出力を生じる。減算回路１１４の出力か
らの増分差は、分数乗率回路１１６に加えられる。

分数乗率回路１１６は、減算回路１１４の出力に０，１
１４，１１２または３ノ４を乗する。乗率は、加算累算
器１１０における、２つの最高次のビットによつて定ま
る。もしも加算累算器の最高次のディジットのｍ進換算
値（Ｅｑｕｉｖａｌｅｎｔ）が０．２５より小さければ
乗率０が適用され、ｗ進換算値が０．２５以上０．５未
満であれは乗率１１４が適用される。もしも加算累算器
の１０進換算値が０．５以上０．７５未満であれば、乗
率１１２が適用される。もしも加算累算器が０．７５ま
たはそれより大きけれは乗率３１４が適用される。減算
回路１１４の出力における増分産の乗率分数（Ｓｃａｌ
ｅｆｒａｃｔｉＯｎ）は、加算回路１１８において、音
調シフトレジスタ３５の出力に加算され、Ｄ−Ａ変換器
４７の入力に加えられる。

合成波形が第２回に示されているが、この波形は第２表
に！示されたデータに基づくプロットである。第２図に
おいて破線は、音調シフトレジスタ３５の出力がＤ−Ａ
変換器の入力に直接結合されたとした場合の、Ｄ−Ａ変
換器の出力波形のプロットを示している。

実線は、減算回路１１牡分数・乗率回路１１６および加
算回路１１８によつて与えられる補間を付加した、Ｄ−
Ａ変換器の出力の波形を示している。第２図は、各クロ
ックパルスごとの階段状変化を示しているが同時に、シ
フトパルスの間で４個以上の主クロックパルスが現われ
ているところで、乗率が各クロックパルスごとには変化
しないことがわかる。主データ群に含まれるデータの間
に、最も密接して１１４の間隔に直線的補間をすること
によつて、加算累算器によつて発生した不均等配置のパ
ルスによつて生じる位置誤差雑音は、十分に減少する。
本システムは、最も密接して１ノ４間隔に補間を行うと
述べたが、もつと小さい分数の補間も、分数乗率回路１
１６ａによつて遂行され得る。たとえば、最上位桁の３
ビットを使用すると、補間における加算累算器１１０お
よび１１２の内容は、主データ群に含まれるデータの間
の、最も密接して１１８の間隔になり得る。しかしなが
ら、補間間隔の数を増しても、必然的に本システムの性
能が改善される訳ではない。事実、補間間隔の数を増加
すると、位相誤差雑音が増える。なぜならば、直線的補
間の各補間点は、波形上の正しい点に対応しないからで
ある。事実、波形データは、実際問題として第３２高周
波までに限定される。補間点における誤差は、波形が４
（又は８）倍の点の数を持つており、従つて高調波のよ
り高い次数に対応するということを意味している。補間
された点は、時系列のそれぞれの連続した期間に対して
異なつている。周波数ナンバーは無理数なので、余分の
高調波は残音を増加させる。１１４間隔の補間は、申し
分のない妥協を与える。

ある楽音発生器においては、データ点の間の振幅変化が
得られることに注意すべきである。

このような場合においては、波形に対するΔＺの値は、
別個のシフトレジスタに記憶される。このシフトレジス
タは、加算累算器１１０からのオーバフローパルスによ
つて、音調シフトレジスタ３５と同期してシフトされる
。増分データは、このようなレジスタから直接分数乗率
回路１１６へシフトされるので、減算回路１１４は必要
でなくなる。本発明の実施の態様を列挙すれば次のごと
くである。

１第１レジスタからシフトされた各値を有する前記第１
組の連続する値の間の差に等しいデジタル的に符号化し
た値を発生する手段と、前記加算器一累算器の累算値に
応動する手段を含み、選択された分数量によりデジタル
的に符号化した値を発生する前記手段からの出力を基準
化する（Ｓｃａｌｌｎｇ）乗率装置手段（Ｓｃａｊｅｒ
ｍｅａｎｓ）と、を更に具え、前記乗率装置手段は、第
１レジスタの出力をＤ−Ａ変換器に結合し、乗算装置手
段からのデジタル符号化出力を第１レジスタからの出力
に加算する手段を含み、和の値は、Ｄ−Ａ変換器に印加
されることを特徴とする特許請求の範囲第１項記載の装
置。

２乗率装置手段の分数量はＮＩ４であり、ただし加算器
一累算器により設定される如く、ｎ＝０，１，２，又は
３である前記第１項記載の装置。

３加算器の出力に接続され、加算器の出力をアナログ電
圧に変更するＤ−Ａ変換器を更に具える特許請求の範囲
第２項記載の装置。

４選択された値を周期的に転送する前記手段は、鍵盤と
、鍵盤のどの鍵が作動されるかに応じて第２組の値を記
憶する手段において前記選択された値を選択する手段と
、を具える特許請求の範囲第２項記載の装置。

５前記分数乗率装置は、乗率（ＳｃａｌｅｆａｃｔＯｒ
）を入力値の０，１１４，１１２又は３１４に設定する
手段を具える特許請求の範囲第２項記載の装置。

【図面の簡単な説明】 第１図は本発明の複音シンセサイザ用音調周波数発生器
の構成を示すブロック図、第２図は本発明の詳細な説明
するための波形図である。 １１・・・可聴周波音響システム、１２・・・鍵盤スイ
ッチ、１４・・・キー検出および割当回路、１５・・・
システム主クロック回路、１６・・・総括制御回路、１
８・・・アドレス読出しメモリ、１９・・・データ選択
ゲート、２０，２１・・・周波数ナンバーレジスタ、３
４・・・主シフトレジスタ、３５，３６・・・音調シフ
トレジスタ、３７・・・クロック選択ゲート、４０・・
・音調選択ゲート、４７，４８・・・Ｄ−Ａ変換器、１
１０，１１２・・・加算累算器、１１４，１１５・・・
減算回路、１１６，１１７・・・分数乗率回路、１１８
，１１９・・・加算回路、１３０・・・楽音データ計算
機。

Claims (1)

1. 【特許請求の範囲】 １ １サイクルの波形上の各点の相対的振幅に対応する
   デジタル的に符号化した値の所定の第１組により決定さ
   れる波形を有し、かつ、全音階の楽音の基本周波数に対
   応するデジタル的に符号化した値の第２組より選択した
   １つの値により決定される基本周波数を有する可聴信号
   を発生する装置であり、前記第１組の値を記憶する第１
   レジスタと、Ｄ−Ａ変換器と、前記第１レジスタからシ
   フトされたデジタル的に符号化された値を前記Ｄ−Ａ変
   換器へ結合する手段と、加算器−累算器を具え前記第１
   レジスタに記憶された値を前記Ｄ−Ａ変換器へシフトさ
   せるシフトパルス源と、前記第２組から選択された値に
   よつて固定クロク速度にて周期的に前記加算器−累算器
   の内容を増分する手段と、前記加算器−累算器において
   累算された値が容量を超過した時発生するオーバーフロ
   ーパルスを前記第１レジスタに与え、該第１レジスタか
   ら前記Ｄ−Ａ変換器まで連続的に前記第１組の値をシフ
   トする手段と、を具備する複音シンセサイザ用楽音周波
   数発生装置。 ２ １サイクルの可聴波形を定める１組の点の振幅に対
   応する第１組の個別値を記憶する手段と、多数の楽音の
   基本周波数に対応する第２組の個別値を記憶する手段と
   、最大カウンタ条件を超える時出力パルスを発生する加
   算器−累算器手段と、選ばれた値を前記第２組の値を記
   憶する手段から前記加算器−累算器手段へ周期的に転送
   して該加算器−累算器手段の内容を前記の選ばれた値の
   量だけ所定の速度で増分する手段と、２入力を有し、１
   入力は前記第１組を記憶する手段に接続される加算器と
   、２入力と１出力とを有し、その出力は第１入力の値の
   分数量であつて第２入力の値によつて決定される分数乗
   率装置と、前記加算器−累算器手段の内容を前記分数乗
   率装置の第２入力に結合させ、前記加算器−累算器手段
   の値に応答して乗率を制御する手段と、前記１サイクル
   の可聴波形を定める前記１組の点間の振幅増分変化に対
   応する第３組の個別値を発生する手段と、前記分数乗率
   装置の第１入力に与えられる前記第３組の値を前記加算
   器−累算器手段の出力パルスに応答して演算処理し、該
   分数乗率装置の出力は前記加算器の他の入力に接続され
   る手段と、前記加算器−累算器手段からの連続出力パル
   スに応答して前記第１組の値を記憶する手段から前記加
   算器へそれぞれの値の各々を逐次的に読出す手段と、を
   具えることを特徴とする楽音発生装置。