JPH0577032B2 - - Google Patents
Info
- Publication number
- JPH0577032B2 JPH0577032B2 JP61118432A JP11843286A JPH0577032B2 JP H0577032 B2 JPH0577032 B2 JP H0577032B2 JP 61118432 A JP61118432 A JP 61118432A JP 11843286 A JP11843286 A JP 11843286A JP H0577032 B2 JPH0577032 B2 JP H0577032B2
- Authority
- JP
- Japan
- Prior art keywords
- signature
- signature value
- input data
- bit
- conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 51
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はシグネチヤアナリシス、シグネチヤア
ナライザに好適なシグネチヤ変換回路に関し、さ
らにいえば入力データビツトストリームをそのデ
ータの特徴を現わす複数ビツトのシグネチヤ値に
変換するシグネチヤ変換回路に関する。
ナライザに好適なシグネチヤ変換回路に関し、さ
らにいえば入力データビツトストリームをそのデ
ータの特徴を現わす複数ビツトのシグネチヤ値に
変換するシグネチヤ変換回路に関する。
（従来技術）
被試験回路中の節（Node）に現れるビツトス
トリームをシグネチヤ値に変換し、このシグネチ
ヤ値を、被試験回路が正常なとき前記節に現れる
ビツトストリームを予め変換したシグネチヤ値と
比較することによつて、被試験回路が正常か否か
を判別するジクナチヤアナライザが知られてい
る。
トリームをシグネチヤ値に変換し、このシグネチ
ヤ値を、被試験回路が正常なとき前記節に現れる
ビツトストリームを予め変換したシグネチヤ値と
比較することによつて、被試験回路が正常か否か
を判別するジクナチヤアナライザが知られてい
る。
かかる変換を行なう従来のジグナチヤ変換回路
は、たとえば３ビツトのシグネチヤ値の場合を例
示すれば、第３図に示す如く入力端子１０から入
力される被変換入力データビツトストリームは排
他論理和回路１４に入力し、排他論理和回路１４
の出力はシフトレジスタ１６に供給してシリアル
ーパラレル変換される。シフトレジスタ１６の入
力端子の第“０”ビツト端子および第“２”ビツ
ト端子からの出力は排他論理和回路１４に供給
し、シフトレジスタ１６の出力端子の第“０”ビ
ツト端子〜第“２”ビツト端子から３ビツトのシ
グネチヤ値を得ている。
は、たとえば３ビツトのシグネチヤ値の場合を例
示すれば、第３図に示す如く入力端子１０から入
力される被変換入力データビツトストリームは排
他論理和回路１４に入力し、排他論理和回路１４
の出力はシフトレジスタ１６に供給してシリアル
ーパラレル変換される。シフトレジスタ１６の入
力端子の第“０”ビツト端子および第“２”ビツ
ト端子からの出力は排他論理和回路１４に供給
し、シフトレジスタ１６の出力端子の第“０”ビ
ツト端子〜第“２”ビツト端子から３ビツトのシ
グネチヤ値を得ている。
なお、第２図において符号１２はシフトパルス
が供給されるシフトクロツク入力端子を、符号１
３はゲートパルスが供給されるゲートパルス入力
端子であつて、ゲートパルスにより開閉されるア
ンドゲート１５によつてシフトレジスタ１６に供
給するシフトパルスの通過、非通過を制御するよ
うにしてある。
が供給されるシフトクロツク入力端子を、符号１
３はゲートパルスが供給されるゲートパルス入力
端子であつて、ゲートパルスにより開閉されるア
ンドゲート１５によつてシフトレジスタ１６に供
給するシフトパルスの通過、非通過を制御するよ
うにしてある。
（発明が解決しようとする問題点）
上記の如き従来のシグネチヤ変換回路による変
換に伴い変換エラーが発生する。この発生確率Ｆ
は Ｆ＝2(S-G)−１／2S−１ で表わされる。ここでＳは入力シリアルデータビ
ツト長を、Ｇはシフトレジスタビツト長を示して
いる。
換に伴い変換エラーが発生する。この発生確率Ｆ
は Ｆ＝2(S-G)−１／2S−１ で表わされる。ここでＳは入力シリアルデータビ
ツト長を、Ｇはシフトレジスタビツト長を示して
いる。
一般にＳ−Ｇ６とすると変換エラーが発生す
る発生確率Ｆ１／2Gとなり、Ｇ＝“３”ビツトの場 合では発生確率Ｆ＝１／23＝12.5％である。一般的 な変換回路ではＧ＝“16”ビツトであり、この場
合には発生確率Ｆ＝１／216＝0.0015％となる。
る発生確率Ｆ１／2Gとなり、Ｇ＝“３”ビツトの場 合では発生確率Ｆ＝１／23＝12.5％である。一般的 な変換回路ではＧ＝“16”ビツトであり、この場
合には発生確率Ｆ＝１／216＝0.0015％となる。
この発明確率Ｆを高めるためにシフトレジスタ
ビツト長Ｇを増すと、一般的な“16”ビツトのシ
グネチヤ値と変つてしまう問題点があつた。
ビツト長Ｇを増すと、一般的な“16”ビツトのシ
グネチヤ値と変つてしまう問題点があつた。
本発明は上記の問題点を解決して、従来のシグ
ネチヤ値を確保したまま、実質的に変換エラーの
発生確率を低下させることのできるシグネチヤ変
換回路を提供することを目的とする。
ネチヤ値を確保したまま、実質的に変換エラーの
発生確率を低下させることのできるシグネチヤ変
換回路を提供することを目的とする。
（問題点を解決するための手段）
本発明は上記の問題点を解決するために、入力
データビツトストリームをシグネチヤ値に変換す
る第１のシグネチヤ変換回路と、入力データビツ
トストリームの所定ビツトを削除または所定のビ
ツトを付加するビツト長変更手段と、前記ビツト
長変更手段により変更された入力データビツトス
トリームをシグネチヤ値に変換する第２のシグネ
チヤ変換回路とを少なくとも備えた。
データビツトストリームをシグネチヤ値に変換す
る第１のシグネチヤ変換回路と、入力データビツ
トストリームの所定ビツトを削除または所定のビ
ツトを付加するビツト長変更手段と、前記ビツト
長変更手段により変更された入力データビツトス
トリームをシグネチヤ値に変換する第２のシグネ
チヤ変換回路とを少なくとも備えた。
（作用）
第１のシグネチヤ変換回路により入力データビ
ツトストリームは第１のシグネチヤ値に変換され
る。また、ビツト長変更手段によつて入力データ
ビツトストリーム中の所定のビツトが削除または
入力データビツトストリーム中に所定のビツトが
付加された入力データビツトストリームは第２の
シグネチヤ変換回路によつて第２のシグネチヤ値
に変換される。
ツトストリームは第１のシグネチヤ値に変換され
る。また、ビツト長変更手段によつて入力データ
ビツトストリーム中の所定のビツトが削除または
入力データビツトストリーム中に所定のビツトが
付加された入力データビツトストリームは第２の
シグネチヤ変換回路によつて第２のシグネチヤ値
に変換される。
いま、前記第１および第２のシグネチヤ変換回
路により得た第１のシグネチヤ値と第２のシグネ
チヤ値とが既に基本とする入力データビツトスト
リームで得られら第１のシグネチヤ値と第２のシ
グネチヤ値と共に等しくなつたとき、第１および
第２のシグネチヤ変換回路への入力データビツト
ストリームが基本の入力データビツトストリーム
と同一として判定する。
路により得た第１のシグネチヤ値と第２のシグネ
チヤ値とが既に基本とする入力データビツトスト
リームで得られら第１のシグネチヤ値と第２のシ
グネチヤ値と共に等しくなつたとき、第１および
第２のシグネチヤ変換回路への入力データビツト
ストリームが基本の入力データビツトストリーム
と同一として判定する。
ここで、第１のシグネチヤ変換回路の変換にと
もなう変換エラーの発生確率をＦ、第２のシグネ
チヤ変換回路の変換にともなう変換エラーの発生
確率F′とする。
もなう変換エラーの発生確率をＦ、第２のシグネ
チヤ変換回路の変換にともなう変換エラーの発生
確率F′とする。
しかるに、変換エラーの発生確率は周知の通り
別のデータビツトストリームでも同一のシグネチ
ヤ値を得る確率であるため、ビツト長が変更され
たデータビツトストリームまで同様のシグネチヤ
値を発生させる確率F″は〔Ｆ×F′〕となり変換
エラーの発生確率が低下させられる。また、第１
のシグネチヤ変換回路から従来と同一のシグネチ
ヤ値が得られる。
別のデータビツトストリームでも同一のシグネチ
ヤ値を得る確率であるため、ビツト長が変更され
たデータビツトストリームまで同様のシグネチヤ
値を発生させる確率F″は〔Ｆ×F′〕となり変換
エラーの発生確率が低下させられる。また、第１
のシグネチヤ変換回路から従来と同一のシグネチ
ヤ値が得られる。
（発明の実施例）
以下、本発明を実施例により説明する。
第１図は本発明の一実施例の構成を示すブロツ
ク図であり、３ビツトの場合を例示している。
ク図であり、３ビツトの場合を例示している。
第１図において、第３図に示した従来例と同一
構成要素には同一符号を付して示してある。
構成要素には同一符号を付して示してある。
シフトレジスタ１６は、排他論理和回路１４お
よびアンドゲート１５は従来例の場合と同一のシ
グネチヤ変換回路３０を構成しており、シフトレ
ジスタ１６の出力端子群１７の第“０”ビツト端
子〜第“２”ビツト端子からの出力は従来例の場
合と同一である。したがつてシグネチヤ変換回路
３０の出力端子群１７から出力されるシグネチヤ
値は従来の場合と同様である。
よびアンドゲート１５は従来例の場合と同一のシ
グネチヤ変換回路３０を構成しており、シフトレ
ジスタ１６の出力端子群１７の第“０”ビツト端
子〜第“２”ビツト端子からの出力は従来例の場
合と同一である。したがつてシグネチヤ変換回路
３０の出力端子群１７から出力されるシグネチヤ
値は従来の場合と同様である。
一方、本実施例においては、さらにシフトレジ
スタ１９、排他論理和回路１８およびアンドゲー
ト２１からなるシグネチヤ変換回路３１および入
力データビツトストリームの最初の１ビツトを削
除するＤフリツプフロツプ２０を備えており、そ
の出力端子群を符号２２で示してある。排他論理
和回路１８には入力端子１０に入力される被変換
入力データビツトストリーム、シフトレジスタ１
９の出力端子群２２の第“０”ビツト端子および
第“２”ビツト端子からの出力が供給してあり、
排他論理和回路１８の出力はシフトレジスタ１９
に供給して、シリアル−パラレル変換し、出力端
子群２２にパラレルに３ビツトの出力を発生す
る。
スタ１９、排他論理和回路１８およびアンドゲー
ト２１からなるシグネチヤ変換回路３１および入
力データビツトストリームの最初の１ビツトを削
除するＤフリツプフロツプ２０を備えており、そ
の出力端子群を符号２２で示してある。排他論理
和回路１８には入力端子１０に入力される被変換
入力データビツトストリーム、シフトレジスタ１
９の出力端子群２２の第“０”ビツト端子および
第“２”ビツト端子からの出力が供給してあり、
排他論理和回路１８の出力はシフトレジスタ１９
に供給して、シリアル−パラレル変換し、出力端
子群２２にパラレルに３ビツトの出力を発生す
る。
一方、シフトクロツク端子１２に供給されるシ
フトパルスはそのままアンドゲート２１に供給す
るとともにＤフリツプフロツプ２０にクロツクパ
ルスとして供給し、ゲートパルス端子１３に供給
されるゲートパルスＤフリツプフロツプ２０に供
給して、Ｄフリツプフロツプ２０から１シフトパ
ルス遅延させたゲートパルスをＱ端子から得て、
アンドゲート２１に供給して、アンドゲート２１
の出力のシフトパルスとしてシフトレジスタ１９
に供給する。したがつて、シフトレジスタ１９の
入力はシフトレジスタ１６に供給される入力デー
タビツトストリームの最初の１ビツトデータだけ
禁止される。
フトパルスはそのままアンドゲート２１に供給す
るとともにＤフリツプフロツプ２０にクロツクパ
ルスとして供給し、ゲートパルス端子１３に供給
されるゲートパルスＤフリツプフロツプ２０に供
給して、Ｄフリツプフロツプ２０から１シフトパ
ルス遅延させたゲートパルスをＱ端子から得て、
アンドゲート２１に供給して、アンドゲート２１
の出力のシフトパルスとしてシフトレジスタ１９
に供給する。したがつて、シフトレジスタ１９の
入力はシフトレジスタ１６に供給される入力デー
タビツトストリームの最初の１ビツトデータだけ
禁止される。
いま、第２図において、シフトクロツク端子１
２に供給されるシフトパルスを第２図ａに、入力
端子１０に供給される入力データを第２図ｂに示
す如くであるとする。
２に供給されるシフトパルスを第２図ａに、入力
端子１０に供給される入力データを第２図ｂに示
す如くであるとする。
ゲートパルス端子１３に供給されるゲートパル
スが低電位の期間はアンドゲート１５のゲートが
閉じられると共に、Ｄフリツプフロツプ２０がリ
セツト状態となされて、そのＱ出力は低電位に維
持されて、アンドゲート２１のゲートが閉じられ
る。よつてシフトレジスタ１６および１９へのシ
フトパルスが印加されることは禁止される。シグ
チヤ変換を開始させるために第２図ｃに示す如く
ゲートパルスを高電位にするとアンドゲート１５
はそのゲートが開かれる。そこでシフトパルスが
シフトレジスタ１６に供給され、排他論理和回路
１４を経由してシフトレジスタ１６に入力データ
ビツトストリームが供給され、第２図ｅに示した
シフトパルスの立上りで、入力データビツトスト
リームはパラレル変換され、３ビツトのシグネチ
ヤ値が出力端子群１７から出力される。これは従
来例と同一であること前記の通りである。
スが低電位の期間はアンドゲート１５のゲートが
閉じられると共に、Ｄフリツプフロツプ２０がリ
セツト状態となされて、そのＱ出力は低電位に維
持されて、アンドゲート２１のゲートが閉じられ
る。よつてシフトレジスタ１６および１９へのシ
フトパルスが印加されることは禁止される。シグ
チヤ変換を開始させるために第２図ｃに示す如く
ゲートパルスを高電位にするとアンドゲート１５
はそのゲートが開かれる。そこでシフトパルスが
シフトレジスタ１６に供給され、排他論理和回路
１４を経由してシフトレジスタ１６に入力データ
ビツトストリームが供給され、第２図ｅに示した
シフトパルスの立上りで、入力データビツトスト
リームはパラレル変換され、３ビツトのシグネチ
ヤ値が出力端子群１７から出力される。これは従
来例と同一であること前記の通りである。
一方、ゲートパルスが高電位になるとＤフリツ
プフロツプ２０のリセツトは解除されて、次のク
ロツクパルスが入力されることによりＱ出力が高
電位になり、アンドゲート２１に供給されるゲー
トパルスは第２図ｄに示す如くになつて、そのタ
イミングは１シフトパルス遅らされる。ゲートパ
ルスが高電位になつたことによりシフトパルスが
シフトレジスタ１９に供給され、シフトパルスの
第２図ｆに示した立上りで入力データビツトスト
リームがシフトされるが、前記１シフトパルスの
遅れのために、入力データビツトストリームの第
２ビツト目から３ビツトのシグネチヤ値に変換さ
れ、出力端子群２２から出力される。
プフロツプ２０のリセツトは解除されて、次のク
ロツクパルスが入力されることによりＱ出力が高
電位になり、アンドゲート２１に供給されるゲー
トパルスは第２図ｄに示す如くになつて、そのタ
イミングは１シフトパルス遅らされる。ゲートパ
ルスが高電位になつたことによりシフトパルスが
シフトレジスタ１９に供給され、シフトパルスの
第２図ｆに示した立上りで入力データビツトスト
リームがシフトされるが、前記１シフトパルスの
遅れのために、入力データビツトストリームの第
２ビツト目から３ビツトのシグネチヤ値に変換さ
れ、出力端子群２２から出力される。
そこで出力端子群１７から得られるシグネチヤ
値と、出力端子群２２から得られるシグネチヤ値
とを登録しておいて、両方が既に基本とする入力
データビツトストリームで得られた第１のシグネ
チヤ値と第２のシグネチヤ値と共に一致したとき
に同一のデータビツトストリームとして判定す
る。
値と、出力端子群２２から得られるシグネチヤ値
とを登録しておいて、両方が既に基本とする入力
データビツトストリームで得られた第１のシグネ
チヤ値と第２のシグネチヤ値と共に一致したとき
に同一のデータビツトストリームとして判定す
る。
いま、最初の１ビツトの入力を禁止したデータ
ビツトストリームから変換したシグネチヤ値が従
来のように単一の変換によるシグネチヤ値と一致
するもののみ同一データビツトストリームと判定
すれば、出力端子群２２から出力されるシグネチ
ヤ値の変換エラーの発生確率F′は、（Ｓ−Ｇ≧６）
としてF′１／2Gとなる。
ビツトストリームから変換したシグネチヤ値が従
来のように単一の変換によるシグネチヤ値と一致
するもののみ同一データビツトストリームと判定
すれば、出力端子群２２から出力されるシグネチ
ヤ値の変換エラーの発生確率F′は、（Ｓ−Ｇ≧６）
としてF′１／2Gとなる。
この結果、変換エラーの発生確率は周知の通り
別のデータビツトストリームでも同一のシグネチ
ヤ値を得る確率であるため、１ビツト少ないデー
タビツトストリームまで同様のシグネチヤ値を発
生させる確率F″は F″＝Ｆ×F′＝１／22G となる。このことから、確率F″はF′の1/2乗にな
り、シフトレジスタ長を２倍したのと同様の変換
エラーの発生確率が得られることが判る。
別のデータビツトストリームでも同一のシグネチ
ヤ値を得る確率であるため、１ビツト少ないデー
タビツトストリームまで同様のシグネチヤ値を発
生させる確率F″は F″＝Ｆ×F′＝１／22G となる。このことから、確率F″はF′の1/2乗にな
り、シフトレジスタ長を２倍したのと同様の変換
エラーの発生確率が得られることが判る。
なお以上はシグネチヤ値が“３”ビツト場合を
例示したが、これに限ることはない。たとえば
“16”ビツトであつてもよい。また、シフトレジ
スタ１９に供給する入力データビツトは入力端子
１０に供給される入力ビツトストリーム長に所定
ビツトを付加しても同様である。
例示したが、これに限ることはない。たとえば
“16”ビツトであつてもよい。また、シフトレジ
スタ１９に供給する入力データビツトは入力端子
１０に供給される入力ビツトストリーム長に所定
ビツトを付加しても同様である。
（発明の効果）
以上説明した如く本発明によれば、入力データ
ビツトストリームを変換する第１のシグネチヤ変
換回路と、同一入力データビツトストリームの所
定のビツトを削除、または付加したビツトストリ
ームを変換する第２のシグネチヤ変換回路とを備
えることにより、両シグネチヤ値が既に基本とす
る入力データビツトストリームで得られた第１の
シグネチヤ値と第２のシグネチヤ値と共に等しい
とき入力データビツトストリームが基本の入力デ
ータビツトストリームと同一とすれば変換エラー
の発生確率は大幅に低減されることになる。
ビツトストリームを変換する第１のシグネチヤ変
換回路と、同一入力データビツトストリームの所
定のビツトを削除、または付加したビツトストリ
ームを変換する第２のシグネチヤ変換回路とを備
えることにより、両シグネチヤ値が既に基本とす
る入力データビツトストリームで得られた第１の
シグネチヤ値と第２のシグネチヤ値と共に等しい
とき入力データビツトストリームが基本の入力デ
ータビツトストリームと同一とすれば変換エラー
の発生確率は大幅に低減されることになる。
また、シフトレジスタのビツト数を増加させた
場合、変換エラーの発生確率は大幅に低下させら
れるが、得られるシグネチヤ値はビツト数が変化
し、また帰還係数も変化するので従来のシグネチ
ヤ変換回路により変換されたシグネチヤ値と互換
性はなくなるが、本発明の第１のシグネチヤ変換
回路により変換されたシグネチヤ値は従来のシグ
ネチヤ変換回路により変換されたシグネチヤ値と
一致することになり、互換性が生ずる効果があ
る。
場合、変換エラーの発生確率は大幅に低下させら
れるが、得られるシグネチヤ値はビツト数が変化
し、また帰還係数も変化するので従来のシグネチ
ヤ変換回路により変換されたシグネチヤ値と互換
性はなくなるが、本発明の第１のシグネチヤ変換
回路により変換されたシグネチヤ値は従来のシグ
ネチヤ変換回路により変換されたシグネチヤ値と
一致することになり、互換性が生ずる効果があ
る。
また、本発明における場合の変換に要する時間
は、従来の場合と比較し、入力データビツトスト
リームのビツト長が数ビツトの変化で終了するの
で、全体に占める時間は実質的に殆んど長くなる
こともない。
は、従来の場合と比較し、入力データビツトスト
リームのビツト長が数ビツトの変化で終了するの
で、全体に占める時間は実質的に殆んど長くなる
こともない。
第１図は本発明の一実施例の構成を示すブロツ
ク図。第２図は本発明の一実施例の作用の説明に
供するタイミング図。第３図は従来例の構成を示
すブロツク図。 １４および１８……排他論理和回路、１５およ
び２１……アンドゲート、２０……Ｄフリツプフ
ロツプ。
ク図。第２図は本発明の一実施例の作用の説明に
供するタイミング図。第３図は従来例の構成を示
すブロツク図。 １４および１８……排他論理和回路、１５およ
び２１……アンドゲート、２０……Ｄフリツプフ
ロツプ。
Claims (1)
- １ 入力データビツトストリームをそのデータの
特徴を現わす複数ビツトのシグネチヤ値を変換す
るシグネチヤ変換回路であつて、入力データビツ
トストリームをシグネチヤ値に変換する第１の変
換回路と、入力データビツトストリームの所定の
ビツトを削除または所定のビツトを付加するビツ
ト長変更手段と、前記ビツト長変更手段によりビ
ツトが変更された入力データビツトストリームを
シグネチヤ値に変換する第２の変換回路とを少な
くとも備えたことを特徴とするシグネチヤ変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11843286A JPS62276928A (ja) | 1986-05-24 | 1986-05-24 | シグネチヤ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11843286A JPS62276928A (ja) | 1986-05-24 | 1986-05-24 | シグネチヤ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276928A JPS62276928A (ja) | 1987-12-01 |
| JPH0577032B2 true JPH0577032B2 (ja) | 1993-10-25 |
Family
ID=14736497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11843286A Granted JPS62276928A (ja) | 1986-05-24 | 1986-05-24 | シグネチヤ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62276928A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253323A (ja) * | 1984-05-30 | 1985-12-14 | Toshiba Corp | 圧伸処理回路 |
-
1986
- 1986-05-24 JP JP11843286A patent/JPS62276928A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253323A (ja) * | 1984-05-30 | 1985-12-14 | Toshiba Corp | 圧伸処理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62276928A (ja) | 1987-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0577032B2 (ja) | ||
| KR100291126B1 (ko) | 복수개의서브-회로및클럭신호재생회로를구비하는회로장치 | |
| JP2731881B2 (ja) | マーク率設定回路 | |
| JP3116679B2 (ja) | 並列直列変換方法及び並列直列変換回路 | |
| JPH06125274A (ja) | Ａ／ｄコンバータの冗長性機能試験回路およびその方法 | |
| JPS59219A (ja) | デイジタル・トリガ回路 | |
| JPS6386641A (ja) | 調歩同期デ−タ信号の入力レベル判定回路 | |
| JPH01115213A (ja) | ノイズ除去回路 | |
| JPS626734Y2 (ja) | ||
| JPS63187921A (ja) | アナログ・デジタル信号変換器 | |
| JP2536435Y2 (ja) | パリテイ計数回路 | |
| JPH08195654A (ja) | クロック再生回路 | |
| JPS6014534B2 (ja) | オフセット補償方法及び回路 | |
| JPS63173405A (ja) | Ｆｍ変調器 | |
| JPS59156019A (ja) | インタフエ−ス回路 | |
| JPH1114711A (ja) | 半導体試験装置用タイミング発生器 | |
| JPH01236823A (ja) | アナログ・デジタル信号変換器 | |
| JPS6317491A (ja) | アトリビユ−ト制御回路 | |
| JPH073019U (ja) | 動作モード設定回路 | |
| JPH07113660B2 (ja) | モード設定回路 | |
| JPH0685888A (ja) | 擾乱付加信号発生回路 | |
| JPS5846714A (ja) | クロツクパルス周波数変換回路 | |
| JPS61283211A (ja) | 巡回形デイジタルフイルタのリセツト装置 | |
| JPH01261908A (ja) | サンプリング周波数変換装置及び方法 | |
| JPH05152974A (ja) | クロツクノイズ除去回路 |