JPH06125274A - Ａ／ｄコンバータの冗長性機能試験回路およびその方法 - Google Patents
Ａ／ｄコンバータの冗長性機能試験回路およびその方法Info
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- JPH06125274A JPH06125274A JP30043292A JP30043292A JPH06125274A JP H06125274 A JPH06125274 A JP H06125274A JP 30043292 A JP30043292 A JP 30043292A JP 30043292 A JP30043292 A JP 30043292A JP H06125274 A JPH06125274 A JP H06125274A
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Abstract
(57)【要約】
【目的】冗長性機能の容易化および安定化を図れるＡ／
Ｄコンバータの冗長性機能試験回路およびその方法を実
現する。 【構成】アナログ入力の変化に対する冗長性機能を有す
るＡ／Ｄコンバータの冗長性機能試験回路において、Ａ
／Ｄコンバータ１のアナログ入力端子１ａに、Ａ／Ｄコ
ンバータ１の少なくとも２倍の処理速度のＤ／Ａコンバ
ータ５を接続する。これにより、Ａ／Ｄコンバータ１に
供給するアナログ信号をＤ／Ａコンバータ５のディジタ
ル入力により決定し、プログラムにより任意のアナログ
信号を生成する。
Ｄコンバータの冗長性機能試験回路およびその方法を実
現する。 【構成】アナログ入力の変化に対する冗長性機能を有す
るＡ／Ｄコンバータの冗長性機能試験回路において、Ａ
／Ｄコンバータ１のアナログ入力端子１ａに、Ａ／Ｄコ
ンバータ１の少なくとも２倍の処理速度のＤ／Ａコンバ
ータ５を接続する。これにより、Ａ／Ｄコンバータ１に
供給するアナログ信号をＤ／Ａコンバータ５のディジタ
ル入力により決定し、プログラムにより任意のアナログ
信号を生成する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ入力の変化に
対して冗長性機能を有する直並列のＡ／Ｄコンバータに
係り、特にその冗長性機能の動作を試験するための回路
および方法に関するものである。
対して冗長性機能を有する直並列のＡ／Ｄコンバータに
係り、特にその冗長性機能の動作を試験するための回路
および方法に関するものである。
【０００２】
【従来の技術】図３は、冗長性機能を有する従来の直並
列Ａ／Ｄコンバータの冗長性機能試験回路の構成例を示
す図で、図中、１は直並列Ａ／Ｄコンバータ、２はサン
プルホールド回路（Ｓ／Ｈ）、３はダンピング抵抗、４
はディレイライン（Ｄ．Ｌ）をそれぞれ示している。以
下、この回路の動作原理について、図４を用いて説明す
る。
列Ａ／Ｄコンバータの冗長性機能試験回路の構成例を示
す図で、図中、１は直並列Ａ／Ｄコンバータ、２はサン
プルホールド回路（Ｓ／Ｈ）、３はダンピング抵抗、４
はディレイライン（Ｄ．Ｌ）をそれぞれ示している。以
下、この回路の動作原理について、図４を用いて説明す
る。
【０００３】直並列Ａ／Ｄコンバータ１では、アナログ
入力端子１ａから入力したアナログ入力信号のうち、上
位のアナログ入力信号がクロック信号ＣＬＫの立ち上が
りで上位並列Ａ／Ｄ回路１１に取り込まれる。これによ
り、上位ビットがディジタル信号に変換され、さらに上
位エンコーダ１２で２進コードに変換される。下位のア
ナログ入力信号は、クロック信号ＣＬＫの立ち下がりで
下位並列Ａ／Ｄ回路１３に取り込まれる。これにより、
下位ビットがディジタル信号に変換され、さらに下位エ
ンコーダ１４で２進コードに変換されて下位ビット出力
端子１ｃからそのまま出力される。
入力端子１ａから入力したアナログ入力信号のうち、上
位のアナログ入力信号がクロック信号ＣＬＫの立ち上が
りで上位並列Ａ／Ｄ回路１１に取り込まれる。これによ
り、上位ビットがディジタル信号に変換され、さらに上
位エンコーダ１２で２進コードに変換される。下位のア
ナログ入力信号は、クロック信号ＣＬＫの立ち下がりで
下位並列Ａ／Ｄ回路１３に取り込まれる。これにより、
下位ビットがディジタル信号に変換され、さらに下位エ
ンコーダ１４で２進コードに変換されて下位ビット出力
端子１ｃからそのまま出力される。
【０００４】これに対して、上位エンコーダ１２で２進
コードに変換された上位ビットは、そのまま上位ビット
出力端子１ｂから出力されず、補正回路１５を介して出
力される。補正回路１５は、たとえばクロック信号ＣＬ
Ｋの立ち上がりから立ち下がりまでの間に、アナログ信
号が変化してしまい、結果として上位ビットのデータが
相違する場合、これを訂正してエラーの発生を抑止する
冗長性機能を有する。具体的には、アナログ入力信号
が、たとえば図４中符号Ａで示す波形の場合には問題と
ならないが、波形ＢあるいはＣの場合には、補正回路１
５が存在しないと、いわゆるデータ化けが発生してしま
う。
コードに変換された上位ビットは、そのまま上位ビット
出力端子１ｂから出力されず、補正回路１５を介して出
力される。補正回路１５は、たとえばクロック信号ＣＬ
Ｋの立ち上がりから立ち下がりまでの間に、アナログ信
号が変化してしまい、結果として上位ビットのデータが
相違する場合、これを訂正してエラーの発生を抑止する
冗長性機能を有する。具体的には、アナログ入力信号
が、たとえば図４中符号Ａで示す波形の場合には問題と
ならないが、波形ＢあるいはＣの場合には、補正回路１
５が存在しないと、いわゆるデータ化けが発生してしま
う。
【０００５】すなわち、Ｂの場合の出力は本来「１００
０」であるところ「０１００」として出力され、Ｃの場
合には本来「１０１１」であるところ「１１１１」とし
て出力される。補正回路１５は、下位ビットの値に応じ
て上位データの補正を行い正しいデータを上位ビット出
力端子１ｂから出力させる。上述のＢの場合には、上位
のデータ（点ＢU ）を「０１」から「１０」に補正し、
Ｃの場合には、上位のデータ（点ＣU ）を「１１」から
「１０」に補正して正しいディジタルデータを出力す
る。
０」であるところ「０１００」として出力され、Ｃの場
合には本来「１０１１」であるところ「１１１１」とし
て出力される。補正回路１５は、下位ビットの値に応じ
て上位データの補正を行い正しいデータを上位ビット出
力端子１ｂから出力させる。上述のＢの場合には、上位
のデータ（点ＢU ）を「０１」から「１０」に補正し、
Ｃの場合には、上位のデータ（点ＣU ）を「１１」から
「１０」に補正して正しいディジタルデータを出力す
る。
【０００６】ところで、上述したような直並列Ａ／Ｄコ
ンバータの出荷に際しては、従来よりＡ／Ｄコンバータ
１の前段にサンプルホールド回路２を配置し、サンプル
ホールド回路２の出力がセトリングした所で、Ａ／Ｄコ
ンバータ１が２段階で信号を取り込む状態にして、入力
信号と同等の出力データが出力されるか否かの試験が行
われる。さらに、上述した冗長性機能の試験を行うため
に、サンプルホールド回路２の出力とアナログ入力端子
１ａとの間にダンピング抵抗３を挿入し、意図的に図４
のＢあるいはＣのような波形を生成し、ディレイライン
４でクロック信号ＣＬＫの位相を変化させるなどして、
冗長性機能のための補正回路１５が動作する状態作り出
し、このときのＡ／Ｄコンバータ１の出力再現波形が正
規の波形と同様であるか否かの確認が行われている。
ンバータの出荷に際しては、従来よりＡ／Ｄコンバータ
１の前段にサンプルホールド回路２を配置し、サンプル
ホールド回路２の出力がセトリングした所で、Ａ／Ｄコ
ンバータ１が２段階で信号を取り込む状態にして、入力
信号と同等の出力データが出力されるか否かの試験が行
われる。さらに、上述した冗長性機能の試験を行うため
に、サンプルホールド回路２の出力とアナログ入力端子
１ａとの間にダンピング抵抗３を挿入し、意図的に図４
のＢあるいはＣのような波形を生成し、ディレイライン
４でクロック信号ＣＬＫの位相を変化させるなどして、
冗長性機能のための補正回路１５が動作する状態作り出
し、このときのＡ／Ｄコンバータ１の出力再現波形が正
規の波形と同様であるか否かの確認が行われている。
【０００７】図５は、ダンピング抵抗を介したＡ／Ｄコ
ンバータ１の入力波形例を示しており、同図(c) に示す
波形が理想的な入力波形である。ダンピング抵抗３の抵
抗値が小さいときは、図５(a),(b) に示すように、リン
ギングが発生し、抵抗値が大きいときには、図５(d) に
示すように、リンギングは発生しないがセトリングに時
間がかかる。このように、ダンピング抵抗３を用いてＡ
／Ｄコンバータ１の冗長性補正の種々の機能をチェック
することができる。
ンバータ１の入力波形例を示しており、同図(c) に示す
波形が理想的な入力波形である。ダンピング抵抗３の抵
抗値が小さいときは、図５(a),(b) に示すように、リン
ギングが発生し、抵抗値が大きいときには、図５(d) に
示すように、リンギングは発生しないがセトリングに時
間がかかる。このように、ダンピング抵抗３を用いてＡ
／Ｄコンバータ１の冗長性補正の種々の機能をチェック
することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路では、サンプルホールド回路２の出力のセ
トリング状態をアナログ的に調整しているため、調整が
難しく、状態が微妙に変化し易いという問題がある。
た従来の回路では、サンプルホールド回路２の出力のセ
トリング状態をアナログ的に調整しているため、調整が
難しく、状態が微妙に変化し易いという問題がある。
【０００９】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、冗長性機能試験の容易化および
安定化を図れるＡ／Ｄコンバータの冗長性機能試験回路
およびその方法を提供することにある。
のであり、その目的は、冗長性機能試験の容易化および
安定化を図れるＡ／Ｄコンバータの冗長性機能試験回路
およびその方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、アナログ入力の変化に対する冗長性機
能を有するＡ／Ｄコンバータの冗長性機能試験回路にお
いて、Ａ／Ｄコンバータのアナログ入力端子に、Ｄ／Ａ
コンバータを接続した。
め、本発明では、アナログ入力の変化に対する冗長性機
能を有するＡ／Ｄコンバータの冗長性機能試験回路にお
いて、Ａ／Ｄコンバータのアナログ入力端子に、Ｄ／Ａ
コンバータを接続した。
【００１１】本発明では、Ｄ／Ａコンバータの処理速度
を、Ａ／Ｄコンバータの少なくとも２倍に設定した。
を、Ａ／Ｄコンバータの少なくとも２倍に設定した。
【００１２】本発明では、Ａ／Ｄコンバータに入力され
るアナログ信号波形を、Ｄ／Ａコンバータに入力される
データを変化させることにより制御するようにした。
るアナログ信号波形を、Ｄ／Ａコンバータに入力される
データを変化させることにより制御するようにした。
【００１３】本発明では、Ｄ／Ａコンバータには、あら
かじめプログラミングされたディジタルデータを入力さ
せるようにした。
かじめプログラミングされたディジタルデータを入力さ
せるようにした。
【００１４】本発明では、アナログ入力の変化に対する
冗長性機能を有するＡ／Ｄコンバータの冗長性機能試験
方法において、ディジタル信号を、Ａ／Ｄコンバータの
少なくとも２倍の処理速度をもってアナログ信号に変換
し、変換後のアナログ信号をＡ／Ｄコンバータに入力さ
せるようにした。
冗長性機能を有するＡ／Ｄコンバータの冗長性機能試験
方法において、ディジタル信号を、Ａ／Ｄコンバータの
少なくとも２倍の処理速度をもってアナログ信号に変換
し、変換後のアナログ信号をＡ／Ｄコンバータに入力さ
せるようにした。
【００１５】
【作用】本発明によれば、所定のディジタル信号がＤ／
Ａコンバータに入力され、ここで入力ディジタル信号が
アナログ信号に変換される。Ｄ／Ａコンバータの出力ア
ナログ信号は、たとえば数段階にレベルが変化された状
態でＡ／Ｄコンバータのアナログ入力端子に供給され
る。Ａ／Ｄコンバータでは、入力されたアナログ信号が
ディジタル信号に変換され、かつ冗長性機能が働き、入
力信号の変化に応じて所定の補正処理が行われて、所望
のディジタル信号が出力される。この出力により、冗長
性機能の正否の判別が行われる。
Ａコンバータに入力され、ここで入力ディジタル信号が
アナログ信号に変換される。Ｄ／Ａコンバータの出力ア
ナログ信号は、たとえば数段階にレベルが変化された状
態でＡ／Ｄコンバータのアナログ入力端子に供給され
る。Ａ／Ｄコンバータでは、入力されたアナログ信号が
ディジタル信号に変換され、かつ冗長性機能が働き、入
力信号の変化に応じて所定の補正処理が行われて、所望
のディジタル信号が出力される。この出力により、冗長
性機能の正否の判別が行われる。
【００１６】本発明の冗長性機能試験回路によれば、Ｄ
／Ａコンバータでは、Ａ／Ｄコンバータの少なくとも２
倍の処理速度をもって入力ディジタル信号がアナログ信
号に変換される。
／Ａコンバータでは、Ａ／Ｄコンバータの少なくとも２
倍の処理速度をもって入力ディジタル信号がアナログ信
号に変換される。
【００１７】本発明の冗長性機能試験回路によれば、Ａ
／Ｄコンバータに入力されるアナログ信号波形の制御
が、Ｄ／Ａコンバータに入力されるデータを変化させる
ことにより行われる。
／Ｄコンバータに入力されるアナログ信号波形の制御
が、Ｄ／Ａコンバータに入力されるデータを変化させる
ことにより行われる。
【００１８】本発明の冗長性機能試験回路によれば、Ｄ
／Ａコンバータには、あらかじめプログラミングされた
ディジタルデータが入力される。これにより、Ａ／Ｄコ
ンバータに入力されるアナログ信号の波形が、いわゆる
ソフトウェア上で任意に制御される。
／Ａコンバータには、あらかじめプログラミングされた
ディジタルデータが入力される。これにより、Ａ／Ｄコ
ンバータに入力されるアナログ信号の波形が、いわゆる
ソフトウェア上で任意に制御される。
【００１９】本発明の冗長性機能試験方法によれば、デ
ィジタル信号が、Ａ／Ｄコンバータの少なくとも２倍の
処理速度をもってアナログ信号に変換され、変換後のア
ナログ信号がＡ／Ｄコンバータに入力される。Ａ／Ｄコ
ンバータでは、入力されたアナログ信号がディジタル信
号に変換され、かつ冗長性機能が働き、入力信号の変化
に応じた所定の補正処理が行われて、所望のディジタル
信号が出力される。この出力により、冗長性機能の正否
の判別が行われる。
ィジタル信号が、Ａ／Ｄコンバータの少なくとも２倍の
処理速度をもってアナログ信号に変換され、変換後のア
ナログ信号がＡ／Ｄコンバータに入力される。Ａ／Ｄコ
ンバータでは、入力されたアナログ信号がディジタル信
号に変換され、かつ冗長性機能が働き、入力信号の変化
に応じた所定の補正処理が行われて、所望のディジタル
信号が出力される。この出力により、冗長性機能の正否
の判別が行われる。
【００２０】
【実施例】図１は、本発明に係る直並列Ａ／Ｄコンバー
タの冗長性機能試験回路の一実施例を示す構成図であっ
て、従来例を示す図３と同一構成部分は同一符号をもっ
て表す。すなわち、１は直並列Ａ／Ｄコンバータ、１ａ
はアナログ入力端子、１ｂは上位ビット出力端子、１ｃ
は下位ビット出力端子、１１は上位並列Ａ／Ｄ回路、１
２は上位エンコーダ、１３は下位並列Ａ／Ｄ回路、１４
は下位エンコーダ、１５は補正回路、５はＤ／Ａコンバ
ータ、６はクロック分周回路をそれぞれ示している。
タの冗長性機能試験回路の一実施例を示す構成図であっ
て、従来例を示す図３と同一構成部分は同一符号をもっ
て表す。すなわち、１は直並列Ａ／Ｄコンバータ、１ａ
はアナログ入力端子、１ｂは上位ビット出力端子、１ｃ
は下位ビット出力端子、１１は上位並列Ａ／Ｄ回路、１
２は上位エンコーダ、１３は下位並列Ａ／Ｄ回路、１４
は下位エンコーダ、１５は補正回路、５はＤ／Ａコンバ
ータ、６はクロック分周回路をそれぞれ示している。
【００２１】Ｄ／Ａコンバータ５は、Ａ／Ｄコンバータ
１のアナログ入力端子１ａの前段に接続され、あらかじ
めプログラミングされたディジタル信号を図２に示すよ
うなアナログ信号に変換してＡ／Ｄコンバータ１に入力
させる。このＤ／Ａコンバータ５の動作速度は、Ａ／Ｄ
コンバータ１の２倍に設定されている。入力クロックと
しては、図２に示すような周期の２ＣＬＫが入力され
る。この試験回路に用いられるＤ／Ａコンバータ５は、
試験するＡ／Ｄコンバータの動作速度に対して２倍以
上、分解能は、Ａ／Ｄコンバータの構成によって変わる
が、上位ビットの補正回路を試験するという目的から、
上位ビット数＋１ビット以上あれば適用可能である。
１のアナログ入力端子１ａの前段に接続され、あらかじ
めプログラミングされたディジタル信号を図２に示すよ
うなアナログ信号に変換してＡ／Ｄコンバータ１に入力
させる。このＤ／Ａコンバータ５の動作速度は、Ａ／Ｄ
コンバータ１の２倍に設定されている。入力クロックと
しては、図２に示すような周期の２ＣＬＫが入力され
る。この試験回路に用いられるＤ／Ａコンバータ５は、
試験するＡ／Ｄコンバータの動作速度に対して２倍以
上、分解能は、Ａ／Ｄコンバータの構成によって変わる
が、上位ビットの補正回路を試験するという目的から、
上位ビット数＋１ビット以上あれば適用可能である。
【００２２】クロック分周回路６は、Ｄ／Ａコンバータ
５への入力クロック信号２ＣＬＫの周期の１／２に設定
してクロック信号ＣＬＫを生成し、Ａ／Ｄコンバータ１
に入力させる。
５への入力クロック信号２ＣＬＫの周期の１／２に設定
してクロック信号ＣＬＫを生成し、Ａ／Ｄコンバータ１
に入力させる。
【００２３】次に、上記構成による動作を説明する。た
とえば、あらかじめプログラミングされたディジタル信
号が、Ｄ／Ａコンバータ５に入力される。このとき、Ｄ
／Ａコンバータ５には、図示しないクロック発生器から
発生されたクロック信号２ＣＬＫが入力される。Ｄ／Ａ
コンバータ５では、クロック信号２ＣＬＫの入力に伴
い、入力ディジタル信号は図２に示すような、いわゆる
ステップ状のアナログ信号に変換され、Ａ／Ｄコンバー
タ１のアナログ入力端子１ａに供給される。
とえば、あらかじめプログラミングされたディジタル信
号が、Ｄ／Ａコンバータ５に入力される。このとき、Ｄ
／Ａコンバータ５には、図示しないクロック発生器から
発生されたクロック信号２ＣＬＫが入力される。Ｄ／Ａ
コンバータ５では、クロック信号２ＣＬＫの入力に伴
い、入力ディジタル信号は図２に示すような、いわゆる
ステップ状のアナログ信号に変換され、Ａ／Ｄコンバー
タ１のアナログ入力端子１ａに供給される。
【００２４】入力端子１ａを介してＡ／Ｄコンバータ１
に入力されたアナログ信号は、上位並列Ａ／Ｄ回路１１
にクロック分周回路６によるクロック信号ＣＬＫの立ち
上がりで取り込まれ、下位並列Ａ／Ｄ回路１３にクロッ
ク分周回路６によるクロック信号ＣＬＫの立ち下がりで
取り込まれる。このときに取り込まれるアナログ信号
は、図４の波形Ｄに示すように、クロック信号ＣＬＫの
立ち上がり点ＤU および立ち下がり点ＤD ではそれぞれ
安定したレベルに設定されている。これにより、上位並
列Ａ／Ｄ回路１１において上位ビットがディジタル信号
に変換され、さらに上位エンコーダ１２で２進コードに
変換される。同様に、下位のアナログ入力信号は、下位
並列Ａ／Ｄ回路１３においてディジタル信号に変換さ
れ、さらに下位エンコーダ１４で２進コードに変換され
て下位ビット出力端子１ｃからそのまま出力される。
に入力されたアナログ信号は、上位並列Ａ／Ｄ回路１１
にクロック分周回路６によるクロック信号ＣＬＫの立ち
上がりで取り込まれ、下位並列Ａ／Ｄ回路１３にクロッ
ク分周回路６によるクロック信号ＣＬＫの立ち下がりで
取り込まれる。このときに取り込まれるアナログ信号
は、図４の波形Ｄに示すように、クロック信号ＣＬＫの
立ち上がり点ＤU および立ち下がり点ＤD ではそれぞれ
安定したレベルに設定されている。これにより、上位並
列Ａ／Ｄ回路１１において上位ビットがディジタル信号
に変換され、さらに上位エンコーダ１２で２進コードに
変換される。同様に、下位のアナログ入力信号は、下位
並列Ａ／Ｄ回路１３においてディジタル信号に変換さ
れ、さらに下位エンコーダ１４で２進コードに変換され
て下位ビット出力端子１ｃからそのまま出力される。
【００２５】これに対して、上位エンコーダ１２で２進
コードに変換された上位ビットは、そのまま上位ビット
出力端子１ｂから出力されず、補正回路１５を介して出
力される。すなわち、補正回路１５では、下位並列Ａ／
Ｄ回路１３の出力データから上位エンコーダ１２の出力
ディジタルデータに対して「＋１」、「−１」あるいは
「±０」などの補正処理が施され、この補正上位ビット
データが上位ビット出力端子１ｂから出力される。
コードに変換された上位ビットは、そのまま上位ビット
出力端子１ｂから出力されず、補正回路１５を介して出
力される。すなわち、補正回路１５では、下位並列Ａ／
Ｄ回路１３の出力データから上位エンコーダ１２の出力
ディジタルデータに対して「＋１」、「−１」あるいは
「±０」などの補正処理が施され、この補正上位ビット
データが上位ビット出力端子１ｂから出力される。
【００２６】このようなＡ／Ｄコンバータ１の冗長性の
ための補正回路１５の動作試験を行う場合には、Ｄ／Ａ
コンバータ５へのデータの入力パターンが任意のパター
ンに変更されて、レベルが安定したアナログ信号がＡ／
Ｄコンバータ１に供給される。そして、このときのＡ／
Ｄコンバータ１の出力再現波形が正規の波形と同様であ
るか否かの確認が行われる。
ための補正回路１５の動作試験を行う場合には、Ｄ／Ａ
コンバータ５へのデータの入力パターンが任意のパター
ンに変更されて、レベルが安定したアナログ信号がＡ／
Ｄコンバータ１に供給される。そして、このときのＡ／
Ｄコンバータ１の出力再現波形が正規の波形と同様であ
るか否かの確認が行われる。
【００２７】以上説明したように、本実施例によれば、
Ａ／Ｄコンバータ１のアナログ入力端子１ａにＤ／Ａコ
ンバータ５を接続し、かつＡ／Ｄコンバータ５をＡ／Ｄ
コンバータ１の２倍の速度で動作するように構成したの
で、Ａ／Ｄコンバータ１に供給されるアナログ入力信号
は、Ｄ／Ａコンバータ５のディジタル入力により決定さ
れることから、プログラムにより任意のアナログ信号を
容易に生成でき、また安定な状態で冗長性のための補正
回路１５の動作試験を行える。
Ａ／Ｄコンバータ１のアナログ入力端子１ａにＤ／Ａコ
ンバータ５を接続し、かつＡ／Ｄコンバータ５をＡ／Ｄ
コンバータ１の２倍の速度で動作するように構成したの
で、Ａ／Ｄコンバータ１に供給されるアナログ入力信号
は、Ｄ／Ａコンバータ５のディジタル入力により決定さ
れることから、プログラムにより任意のアナログ信号を
容易に生成でき、また安定な状態で冗長性のための補正
回路１５の動作試験を行える。
【００２８】なお、本実施例では、Ｄ／Ａコンバータの
クロックを直並列Ａ／Ｄコンバータの２倍の速度に設定
したが、これに限定されるものではなく、２倍以上であ
れば上記した同様の効果を得ることができる。
クロックを直並列Ａ／Ｄコンバータの２倍の速度に設定
したが、これに限定されるものではなく、２倍以上であ
れば上記した同様の効果を得ることができる。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
Ａ／Ｄコンバータに与えるアナログ入力信号は、Ｄ／Ａ
コンバータのディジタル入力により決定されることか
ら、プログラムにより任意のアナログ信号を容易に生成
でき、また安定な状態で冗長性機能試験を行える利点が
ある。
Ａ／Ｄコンバータに与えるアナログ入力信号は、Ｄ／Ａ
コンバータのディジタル入力により決定されることか
ら、プログラムにより任意のアナログ信号を容易に生成
でき、また安定な状態で冗長性機能試験を行える利点が
ある。
【図１】本発明に係る直並列Ａ／Ｄコンバータの冗長性
機能試験回路の一実施例を示す構成図である。
機能試験回路の一実施例を示す構成図である。
【図２】図１の冗長性機能試験回路における直並列Ａ／
Ｄコンバータへのアナログ入力波形例を示す図である。
Ｄコンバータへのアナログ入力波形例を示す図である。
【図３】従来の直並列Ａ／Ｄコンバータの冗長性機能試
験回路の一実施例を示す構成図である。
験回路の一実施例を示す構成図である。
【図４】Ａ／Ｄコンバータへのアナログ入力波形例を示
す図である。
す図である。
【図５】ダンピング抵抗を介したＡ／Ｄコンバータ１の
アナログ入力波形例を示す図である。
アナログ入力波形例を示す図である。
１…直並列Ａ／Ｄコンバータ １ａ…アナログ入力端子 １ｂ…上位ビット出力端子 １ｃ…下位ビット出力端子 １１…上位並列Ａ／Ｄ回路 １２…上位エンコーダ １３…下位並列Ａ／Ｄ回路 １４…下位エンコーダ １５…補正回路 ５…Ｄ／Ａコンバータ ６…クロック分周回路
Claims (5)
- 【請求項１】 アナログ入力の変化に対する冗長性機能
を有するＡ／Ｄコンバータの冗長性機能試験回路におい
て、 Ａ／Ｄコンバータのアナログ入力端子に、Ｄ／Ａコンバ
ータが接続されたことを特徴とするＡ／Ｄコンバータの
冗長性機能試験回路。 - 【請求項２】 上記Ａ／Ｄコンバータの処理速度は、Ａ
／Ｄコンバータの少なくとも２倍に設定されている請求
項１記載のＡ／Ｄコンバータの冗長性機能試験回路。 - 【請求項３】 Ａ／Ｄコンバータに入力されるアナログ
信号波形は、上記Ｄ／Ａコンバータに入力されるデータ
を変化させることにより制御される請求項１または請求
項２記載のＡ／Ｄコンバータの冗長性機能試験回路。 - 【請求項４】 上記Ｄ／Ａコンバータにはあらかじめプ
ログラミングされたディジタルデータが入力される請求
項１、２または３記載のＡ／Ｄコンバータの冗長性機能
試験回路。 - 【請求項５】 アナログ入力の変化に対する冗長性機能
を有するＡ／Ｄコンバータの冗長性機能試験方法におい
て、 ディジタル信号を、Ａ／Ｄコンバータの少なくとも２倍
の処理速度をもってアナログ信号に変換し、 変換後のアナログ信号をＡ／Ｄコンバータに入力させる
ことを特徴とするＡ／Ｄコンバータの冗長性機能試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30043292A JPH06125274A (ja) | 1992-10-13 | 1992-10-13 | Ａ／ｄコンバータの冗長性機能試験回路およびその方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30043292A JPH06125274A (ja) | 1992-10-13 | 1992-10-13 | Ａ／ｄコンバータの冗長性機能試験回路およびその方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125274A true JPH06125274A (ja) | 1994-05-06 |
Family
ID=17884739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30043292A Pending JPH06125274A (ja) | 1992-10-13 | 1992-10-13 | Ａ／ｄコンバータの冗長性機能試験回路およびその方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125274A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| WO2020195955A1 (ja) * | 2019-03-28 | 2020-10-01 | パナソニックＩｐマネジメント株式会社 | アナログデジタルコンバータ、センサシステム、及びテストシステム |
-
1992
- 1992-10-13 JP JP30043292A patent/JPH06125274A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121378A (ja) * | 2004-10-21 | 2006-05-11 | Nec Electronics Corp | Ａ／ｄ変換装置 |
| JP4526919B2 (ja) * | 2004-10-21 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | Ａ／ｄ変換装置 |
| WO2020195955A1 (ja) * | 2019-03-28 | 2020-10-01 | パナソニックＩｐマネジメント株式会社 | アナログデジタルコンバータ、センサシステム、及びテストシステム |
| JPWO2020195955A1 (ja) * | 2019-03-28 | 2020-10-01 |
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