JP2974377B2 - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JP2974377B2 JP2974377B2 JP2158702A JP15870290A JP2974377B2 JP 2974377 B2 JP2974377 B2 JP 2974377B2 JP 2158702 A JP2158702 A JP 2158702A JP 15870290 A JP15870290 A JP 15870290A JP 2974377 B2 JP2974377 B2 JP 2974377B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、デジタル信号をアナログ信号に変換するD/
A変換装置に係わり、特にグリッチを相殺するデグリッ
チ回路を備えたD/A変換装置に関する。
A変換装置に係わり、特にグリッチを相殺するデグリッ
チ回路を備えたD/A変換装置に関する。
（従来の技術） 近年、デジタル技術を利用した各種の機器、例えば高
精彩ディスプレイやコンパクルト・ディスクプレーヤ等
においては、デジタル信号をアナログ信号に変換するD/
A変換器（以下、DACと略記する）が用いられている。DA
Cの方式には種々の方法があるが、高精度のDACとしては
ラダーネット型が主流である。例えば、ラダーネット型
のＮビットDACでは、Ｎビットのデジタル入力に１ビッ
ト目からＮビット目に各々２のＮ−１乗の重みの電流に
付け、デジタル入力に比例したアナログ電流を出力して
いる。
精彩ディスプレイやコンパクルト・ディスクプレーヤ等
においては、デジタル信号をアナログ信号に変換するD/
A変換器（以下、DACと略記する）が用いられている。DA
Cの方式には種々の方法があるが、高精度のDACとしては
ラダーネット型が主流である。例えば、ラダーネット型
のＮビットDACでは、Ｎビットのデジタル入力に１ビッ
ト目からＮビット目に各々２のＮ−１乗の重みの電流に
付け、デジタル入力に比例したアナログ電流を出力して
いる。
ところで、DACにはデータ伝搬ばらつきに基づくノイ
ズ（グリッチ）の問題がある。ラダーネット型DACのグ
リッチの主な原因は、デジタル入力に２のＮ−１乗の重
みを付してあるため、デジタル入力間のダイナミック
特性（パルスの立ち上がり，立ち下がり，遅延，過度波
形等の特性）が合わないことによるグリッチと、デジ
タル入力に対応した重み付け電流源の特性（パルス電流
の立ち上がり，立ち下がり，遅延，過度波形等の特性）
の相違によるグリッチとがアナログ出力に洩れることに
より発生する。
ズ（グリッチ）の問題がある。ラダーネット型DACのグ
リッチの主な原因は、デジタル入力に２のＮ−１乗の重
みを付してあるため、デジタル入力間のダイナミック
特性（パルスの立ち上がり，立ち下がり，遅延，過度波
形等の特性）が合わないことによるグリッチと、デジ
タル入力に対応した重み付け電流源の特性（パルス電流
の立ち上がり，立ち下がり，遅延，過度波形等の特性）
の相違によるグリッチとがアナログ出力に洩れることに
より発生する。
従来、このグリッチを少なくするために積分器を通
し、グリッチを平滑化していた。しかし、積分器を通す
ことによりDACの高速性と高精度が失われる。また、サ
ンプル・ホールドによりグリッチを除去する方法もある
が、この場合サンプル・ホールド自身のグリッチ，ペデ
スタル・レベルの変動が問題となる。
し、グリッチを平滑化していた。しかし、積分器を通す
ことによりDACの高速性と高精度が失われる。また、サ
ンプル・ホールドによりグリッチを除去する方法もある
が、この場合サンプル・ホールド自身のグリッチ，ペデ
スタル・レベルの変動が問題となる。
（発明が解決しようとする課題） このように従来、ラダーネット型のD/A変換器におい
ては、デジタル入力間のダイナミック特性が合わないこ
とや、デジタル入力に対応した重み付け電流源の特性の
相違によりグリッチが発生するという問題がある。ま
た、このグリッチを少なくするために積分器を用いる
と、D/A変換器の高速性と高精度が失われる問題があっ
た。
ては、デジタル入力間のダイナミック特性が合わないこ
とや、デジタル入力に対応した重み付け電流源の特性の
相違によりグリッチが発生するという問題がある。ま
た、このグリッチを少なくするために積分器を用いる
と、D/A変換器の高速性と高精度が失われる問題があっ
た。
本発明は、上記事情を考慮してなされたもので、その
目的とするところは、グリッチを平滑化するための積分
器等を用いることなく、D/A変換器の出力のグリッチを
低減することができ、応答速度及び変換精度に優れた信
頼性の高いD/A変換装置を提供することにある。
目的とするところは、グリッチを平滑化するための積分
器等を用いることなく、D/A変換器の出力のグリッチを
低減することができ、応答速度及び変換精度に優れた信
頼性の高いD/A変換装置を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明の骨子は、D/A変換器のデジタル入力又はアナ
ログ出力に、パルス信号発生器により発生したパルス電
流（又は電圧）を加算することにより、前記により
発生したグリッチを相殺することにある。
ログ出力に、パルス信号発生器により発生したパルス電
流（又は電圧）を加算することにより、前記により
発生したグリッチを相殺することにある。
即ち本発明は、Ｎビットのデジタル入力の１ビット目
からＮビット目を各々２のＮ−１乗の重みに対応した電
流を出力する電流源に接続し、デジタル入力に比例した
アナログ電流を出力するＮビットD/A変換器を備えたD/A
変換装置において、前記D/A変換器の現デジタル入力と
前デジタル入力からデジタル入力の立ち上がり及び立ち
下がりを検出する手段と、前記D/A変換器のデジタル入
力をアドレスとするメモリに、各々のデジタル入力に対
する前記D/A変換器の出力信号のグリッチに対応したパ
ルス電流の極性，振幅，遅延，パルス幅のデータをそれ
ぞれ格納する手段と、前記D/A変換器のデジタル入力の
立ち上がり及び立ち下がりに同期して前記メモリのデー
タを読み出すことにより、前記D/A変換器の出力信号の
グリッチと略同じ波形で極性の異なるパルス信号を発生
するパルス信号発生手段と、この手段により発生された
パルス信号を前記D/A変換器の出力信号に加算する手段
とを具備し、D/A変換器の出力信号の立ち上がり及び立
ち下がりに発生するグリッチを相殺するようにしたもの
である。
からＮビット目を各々２のＮ−１乗の重みに対応した電
流を出力する電流源に接続し、デジタル入力に比例した
アナログ電流を出力するＮビットD/A変換器を備えたD/A
変換装置において、前記D/A変換器の現デジタル入力と
前デジタル入力からデジタル入力の立ち上がり及び立ち
下がりを検出する手段と、前記D/A変換器のデジタル入
力をアドレスとするメモリに、各々のデジタル入力に対
する前記D/A変換器の出力信号のグリッチに対応したパ
ルス電流の極性，振幅，遅延，パルス幅のデータをそれ
ぞれ格納する手段と、前記D/A変換器のデジタル入力の
立ち上がり及び立ち下がりに同期して前記メモリのデー
タを読み出すことにより、前記D/A変換器の出力信号の
グリッチと略同じ波形で極性の異なるパルス信号を発生
するパルス信号発生手段と、この手段により発生された
パルス信号を前記D/A変換器の出力信号に加算する手段
とを具備し、D/A変換器の出力信号の立ち上がり及び立
ち下がりに発生するグリッチを相殺するようにしたもの
である。
（作用） 本発明によれば、D/A変換器の入力データの情報か
ら、D/A変換器の出力信号の立ち上がり及び立ち下がり
に発生するグリッチに対応したパルス極性，パルス幅，
振幅のパルス信号をパルス信号発生器により発生させ、
このパルスをD/A変換器のアナログ出力又はデジタル入
力に加えることにより、グリッチを相殺することができ
る。このため、高速，高精度のD/A変換出力を得ること
ができる。即ち、D/A変換器の個々の重み付け電流源の
立ち上がり及び立ち下がり特性を、パルス信号発生器に
より理想的な立ち上がり及び立ち下がり特性にすること
により、グリッチをなくすことが可能となる。
ら、D/A変換器の出力信号の立ち上がり及び立ち下がり
に発生するグリッチに対応したパルス極性，パルス幅，
振幅のパルス信号をパルス信号発生器により発生させ、
このパルスをD/A変換器のアナログ出力又はデジタル入
力に加えることにより、グリッチを相殺することができ
る。このため、高速，高精度のD/A変換出力を得ること
ができる。即ち、D/A変換器の個々の重み付け電流源の
立ち上がり及び立ち下がり特性を、パルス信号発生器に
より理想的な立ち上がり及び立ち下がり特性にすること
により、グリッチをなくすことが可能となる。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の第１の実施例に係わるD/A変換装置
の概略構成を示すブロック図である。なお、この実施例
では説明を簡単にするために３ビットのD/A変換装置と
したが、デジタル入力のビット数はこれに限定されない
の勿論のことである。
の概略構成を示すブロック図である。なお、この実施例
では説明を簡単にするために３ビットのD/A変換装置と
したが、デジタル入力のビット数はこれに限定されない
の勿論のことである。
図中10はENB信号を遅延する遅延回路、20はデジタル
入力データを一時記憶するラッチ、30は重み付け電流源
31,32,33を備えたD/A変換器（DAC）、40は入力データに
基づき補正すべき電流に相当するパルスを発生するパル
ス電流発生回路、50はDAC出力電流と補正電流とを加算
する加算器を示している。
入力データを一時記憶するラッチ、30は重み付け電流源
31,32,33を備えたD/A変換器（DAC）、40は入力データに
基づき補正すべき電流に相当するパルスを発生するパル
ス電流発生回路、50はDAC出力電流と補正電流とを加算
する加算器を示している。
ENBは遅延回路10によりTa時間遅延され、ラッチ20の
クロック入力端に入力される。ラッチ20では、上記クロ
ックに応じて入力データ１〜３を一時記憶する。ラッチ
20の出力はDAC30に供給され、対応した電流源31,32,33
を駆動する。電流源31〜33には、それぞれ２のＮ−１乗
の重みが付けられている。電流源32と電流源31との比は
２、電流源33と電流源32との比は４である。
クロック入力端に入力される。ラッチ20では、上記クロ
ックに応じて入力データ１〜３を一時記憶する。ラッチ
20の出力はDAC30に供給され、対応した電流源31,32,33
を駆動する。電流源31〜33には、それぞれ２のＮ−１乗
の重みが付けられている。電流源32と電流源31との比は
２、電流源33と電流源32との比は４である。
１ビット目のデータ１に対応するラッチ20の出力が
“H"の場合、電流源31内部のトランジスタがONとなり、
電流源31を活性状態にする。データ１に対応するラッチ
の出力が“L"の場合、電流源31内部のトランジスタがOF
Fとなり、電流源31を不活性状態にする。２ビット目及
び３ビット目に対応する電流源32,33についても同様
に、活性，不活性状態を作る。そして、電流源31〜33の
活性，不活性の組み合わせによりDAC30の出力電流を制
御する。
“H"の場合、電流源31内部のトランジスタがONとなり、
電流源31を活性状態にする。データ１に対応するラッチ
の出力が“L"の場合、電流源31内部のトランジスタがOF
Fとなり、電流源31を不活性状態にする。２ビット目及
び３ビット目に対応する電流源32,33についても同様
に、活性，不活性状態を作る。そして、電流源31〜33の
活性，不活性の組み合わせによりDAC30の出力電流を制
御する。
第２図は、本装置の動作を説明するためのタイムチャ
ートである。この図では、電流源31〜33、補正のないDA
C出力電流、電流源31〜33の補正電流、DACの補正電流、
補正後のDAC出力電流のタイムチャートを示している。
また、電流源31〜33の立ち上がり，立ち下がりの特性
（スルーレート）を同一傾斜であると仮定した。
ートである。この図では、電流源31〜33、補正のないDA
C出力電流、電流源31〜33の補正電流、DACの補正電流、
補正後のDAC出力電流のタイムチャートを示している。
また、電流源31〜33の立ち上がり，立ち下がりの特性
（スルーレート）を同一傾斜であると仮定した。
第２図の時間T1は電流源31〜33が活性（ON）で、DAC
の出力電流は最大である。時間T2は電流源31が不活性
（OFF）、電流源32,33が活性（ON）で、DACの出力電流
は電流源31の大きさだけ減少する。以下同様に、時間T3
〜T8までDACの出力電流は単調に減少する。
の出力電流は最大である。時間T2は電流源31が不活性
（OFF）、電流源32,33が活性（ON）で、DACの出力電流
は電流源31の大きさだけ減少する。以下同様に、時間T3
〜T8までDACの出力電流は単調に減少する。
第２図の電流源31の補正電流、電流源32の補正電流、
電流源33の補正電流は、それぞれ電流源31〜33の理想値
からの誤差を表わす。DACの補正電流は上記の電流源31
〜33の補正電流を加算したものである。DAC出力電流に
この補正電流を加算することにより、補正後のDAC出力
電流を得る。前記パルス電流発生回路40は、第２図のDA
Cの補正電流を発生するためのものである。
電流源33の補正電流は、それぞれ電流源31〜33の理想値
からの誤差を表わす。DACの補正電流は上記の電流源31
〜33の補正電流を加算したものである。DAC出力電流に
この補正電流を加算することにより、補正後のDAC出力
電流を得る。前記パルス電流発生回路40は、第２図のDA
Cの補正電流を発生するためのものである。
第３図はパルス電流発生回路40の具体的構成を示すブ
ロック図である。図中41はフリップ・フロップ（以下、
FFと略記する）、42は発振器、43はカウンタ、44は補正
データを記憶するメモリ、45,46,47は立ち上がり・立ち
下がり検出回路（以下、RF回路と略記する）、49は補正
DAC、481は遅延回路、482は遅延制御回路、483はラッ
チ、484は微分回路である。
ロック図である。図中41はフリップ・フロップ（以下、
FFと略記する）、42は発振器、43はカウンタ、44は補正
データを記憶するメモリ、45,46,47は立ち上がり・立ち
下がり検出回路（以下、RF回路と略記する）、49は補正
DAC、481は遅延回路、482は遅延制御回路、483はラッ
チ、484は微分回路である。
ENBにより、FF41をONにし、発振器42のパルスをカウ
ンタ43に入力する。カウンタ43の出力はメモリ44のLSB
側の３ビットに接続（カウンタ43の出力C1〜C3をそれぞ
れメモリ44のアドレスADD1〜ADD3に接続）され、メモリ
44のアドレスのLSB側３ビットを変化させる。さらにENB
によりRF回路45〜47にデータ１〜３を取り込む。
ンタ43に入力する。カウンタ43の出力はメモリ44のLSB
側の３ビットに接続（カウンタ43の出力C1〜C3をそれぞ
れメモリ44のアドレスADD1〜ADD3に接続）され、メモリ
44のアドレスのLSB側３ビットを変化させる。さらにENB
によりRF回路45〜47にデータ１〜３を取り込む。
第４図にRF回路45〜47の詳細を示す。ENBにより取り
込まれたデータはFF451に取り込まれる。取り込まれる
前のFF451のデータはFF452にシフトする。現在取り込ま
れたデータとそれ以前に取り込まれたデータにより、第
５図の（A,B）の組み合わせによりデータの立ち上がり
（1,1）、立ち下がり（0,1）、変化なし（0,0又は1,0）
を検出する。第３図に戻って、RF回路45〜47の出力端A
1,B1,A2,B2,A3,B3はそれぞれメモリ44のアドレスADD4〜
ADD9に接続される。
込まれたデータはFF451に取り込まれる。取り込まれる
前のFF451のデータはFF452にシフトする。現在取り込ま
れたデータとそれ以前に取り込まれたデータにより、第
５図の（A,B）の組み合わせによりデータの立ち上がり
（1,1）、立ち下がり（0,1）、変化なし（0,0又は1,0）
を検出する。第３図に戻って、RF回路45〜47の出力端A
1,B1,A2,B2,A3,B3はそれぞれメモリ44のアドレスADD4〜
ADD9に接続される。
第６図に第２図の時間T4からT5の補正電流の詳細を示
す。ENBにより、第３図のRF回路45,46は立ち上がりを、
RF回路47は立ち下がりを検出する。このとき、メモリ44
のアドレスADD1〜３は零、ADD4,5は共に１、ADD6,7も共
に１、またADD8は0,ADD9は１である。ENBと同時に内部
クロックが８パルス発生する。
す。ENBにより、第３図のRF回路45,46は立ち上がりを、
RF回路47は立ち下がりを検出する。このとき、メモリ44
のアドレスADD1〜３は零、ADD4,5は共に１、ADD6,7も共
に１、またADD8は0,ADD9は１である。ENBと同時に内部
クロックが８パルス発生する。
第３図において、この第６図の内部クロックによりカ
ウンタ43を動作させ、メモリ44のアドレスADD1〜３に供
給する。第２図の時間T4からT5の補正電流のデータはメ
モリ44のアドレス（ADD9〜１）に応じて178（16進）か
ら17F（16進）に格納されており、カウンタ43が０から
７カウントすることによりT4からT5の補正電流のデータ
をメモリ44の出力DI01〜４に順次出力する。ここで、デ
ータ１〜３の立ち上がり及び立ち下がりの状態が異なる
と、メモリ44のアドレス（ADD9〜１）の内容が変わり、
メモリ44の出力DI01〜４には異なる領域のデータが出力
されることになる。
ウンタ43を動作させ、メモリ44のアドレスADD1〜３に供
給する。第２図の時間T4からT5の補正電流のデータはメ
モリ44のアドレス（ADD9〜１）に応じて178（16進）か
ら17F（16進）に格納されており、カウンタ43が０から
７カウントすることによりT4からT5の補正電流のデータ
をメモリ44の出力DI01〜４に順次出力する。ここで、デ
ータ１〜３の立ち上がり及び立ち下がりの状態が異なる
と、メモリ44のアドレス（ADD9〜１）の内容が変わり、
メモリ44の出力DI01〜４には異なる領域のデータが出力
されることになる。
そして、メモリ44の出力データは、ラッチ483に一時
記憶され、補正DAC49に入力され、この補正DAC49から補
正電流が出力される。第６図に補正電流の詳細なタイミ
ングチャートを示す。第６図の補正電流の遅れ時間Td
は、DAC30のグリッチとのタイミングを合わせるための
時間である。
記憶され、補正DAC49に入力され、この補正DAC49から補
正電流が出力される。第６図に補正電流の詳細なタイミ
ングチャートを示す。第６図の補正電流の遅れ時間Td
は、DAC30のグリッチとのタイミングを合わせるための
時間である。
遅れ時間Tdは、第３図の遅延回路481とメモリ出力DI0
5〜７による遅延時間が決定される遅延制御回路482によ
り作られる。遅延回路481の遅延時間は、メモリ44の遅
延時間と等しい。遅延制御回路482の出力はラッチ483の
クロック入力に接続され、DAC30のグリッチと補正DAC49
の補正電流のタイミングを合わせ、DAC30のグリッチを
補正DAC49の補正電流によりグリッチを消去する。
5〜７による遅延時間が決定される遅延制御回路482によ
り作られる。遅延回路481の遅延時間は、メモリ44の遅
延時間と等しい。遅延制御回路482の出力はラッチ483の
クロック入力に接続され、DAC30のグリッチと補正DAC49
の補正電流のタイミングを合わせ、DAC30のグリッチを
補正DAC49の補正電流によりグリッチを消去する。
このように本実施例によれば、DAC30のデジタル入力
の立ち上がり及び立ち下がりに同期して、極性，振幅，
遅延及びパルス幅を制御したパルス電流を発生し、この
パルス電流をDAC30のアナログ出力に加算することによ
り、DAC30のグリッチを相殺することができる。そして
この場合、積分器を用いる必要はなく、DACの高速性や
高精度が失われる問題も生じない。従って、変換速度及
び変換精度に優れたD/A変換装置を実現することがで
き、その有用性は絶大である。
の立ち上がり及び立ち下がりに同期して、極性，振幅，
遅延及びパルス幅を制御したパルス電流を発生し、この
パルス電流をDAC30のアナログ出力に加算することによ
り、DAC30のグリッチを相殺することができる。そして
この場合、積分器を用いる必要はなく、DACの高速性や
高精度が失われる問題も生じない。従って、変換速度及
び変換精度に優れたD/A変換装置を実現することがで
き、その有用性は絶大である。
第７図は本発明の第２の実施例の概略構成を示すブロ
ック図である。
ック図である。
この実施例では、アナログ出力を補正する代りに、デ
ジタル入力を補正している。即ち、データ１〜３のデー
タ補正回路61,62,63に入力され、これらの回路で補正さ
れたデジタルデータがDAC30に供給されるものとなって
いる。
ジタル入力を補正している。即ち、データ１〜３のデー
タ補正回路61,62,63に入力され、これらの回路で補正さ
れたデジタルデータがDAC30に供給されるものとなって
いる。
第８図は第７図のデータ補正回路の詳細を示すブロッ
ク図である。データは遅延回路71を通ったENBによりFF7
2に一時記憶される。さら、RF回路73でデータの立ち上
がり，立ち下がりを検出し、パルス電圧発生回路74によ
り立ち上がり時の補正パルスPr、立ち下がり時の補正パ
ルスPfを発生させる。そして補正パルスPr,Pfの直流分
をコンデンサＣにより除去し、FF72に一時記憶されてい
るデータとを抵抗網により加算する。この加算出力がデ
ータ補正出力となる。立ち上がり，立ち下がり補正パル
スPr,Pfの振幅調整はそれぞれVR1,VR2により行う。
ク図である。データは遅延回路71を通ったENBによりFF7
2に一時記憶される。さら、RF回路73でデータの立ち上
がり，立ち下がりを検出し、パルス電圧発生回路74によ
り立ち上がり時の補正パルスPr、立ち下がり時の補正パ
ルスPfを発生させる。そして補正パルスPr,Pfの直流分
をコンデンサＣにより除去し、FF72に一時記憶されてい
るデータとを抵抗網により加算する。この加算出力がデ
ータ補正出力となる。立ち上がり，立ち下がり補正パル
スPr,Pfの振幅調整はそれぞれVR1,VR2により行う。
第９図はパルス電圧発生回路74の詳細を示すブロック
図である。ENBによりFF84から遅延回路81に“H"又は
“L"の信号が入力される。遅延回路81は単位遅延毎にDL
1〜９まで出力がある（数字の大きい程遅延時間が大き
い）。セレクタS1とS2により、立ち上がり補正パルスPr
のパルス幅と遅延を決定する（セレクタS1の選択した遅
延＜セレクタS2の選択した遅延でなければならない）。
同様に、セレクタS3とS4により、立ち下がり補正パルス
Pfのパルス幅と遅延を決定する（セレクタS3の選択した
遅延＜セレクタS4の選択した遅延でなければならな
い）。入力A,Bは第８図のRF回路73の出力であり、デー
タ立ち上がり，立ち下がり補正パルス用ゲート82,83に
入力され、立ち上り，立ち下がりを判別する。なお第８
図において、85はFF84をリセットするための微分回路を
示している。
図である。ENBによりFF84から遅延回路81に“H"又は
“L"の信号が入力される。遅延回路81は単位遅延毎にDL
1〜９まで出力がある（数字の大きい程遅延時間が大き
い）。セレクタS1とS2により、立ち上がり補正パルスPr
のパルス幅と遅延を決定する（セレクタS1の選択した遅
延＜セレクタS2の選択した遅延でなければならない）。
同様に、セレクタS3とS4により、立ち下がり補正パルス
Pfのパルス幅と遅延を決定する（セレクタS3の選択した
遅延＜セレクタS4の選択した遅延でなければならな
い）。入力A,Bは第８図のRF回路73の出力であり、デー
タ立ち上がり，立ち下がり補正パルス用ゲート82,83に
入力され、立ち上り，立ち下がりを判別する。なお第８
図において、85はFF84をリセットするための微分回路を
示している。
第10図はデータ補正回路における各部の出力を示すタ
イミングチャートである。第10図のデータ補正出力の破
線は、補正前のデータ波形である。データ補正出力は、
パルス電圧発生回路74の出力Pr,Pfをデータの波形に加
算したものである。パルス電圧発生回路74の出力Pr,Pf
のパルス幅，遅延とパルス振幅はDAC電流源のパルス応
答が最適になるように設定する。
イミングチャートである。第10図のデータ補正出力の破
線は、補正前のデータ波形である。データ補正出力は、
パルス電圧発生回路74の出力Pr,Pfをデータの波形に加
算したものである。パルス電圧発生回路74の出力Pr,Pf
のパルス幅，遅延とパルス振幅はDAC電流源のパルス応
答が最適になるように設定する。
このように本実施例によれば、DAC30のグリッチに対
し、DAC30の電流源31〜33のパルス特性がグリッチの発
生しない特性になるように、外部から遅延，幅，振幅等
を制御した補正パルスを加えることにより、DAC30のグ
リッチを除去若しくは低減することができる。
し、DAC30の電流源31〜33のパルス特性がグリッチの発
生しない特性になるように、外部から遅延，幅，振幅等
を制御した補正パルスを加えることにより、DAC30のグ
リッチを除去若しくは低減することができる。
第11図は本発明の第３の実施例の概略構成を示すブロ
ック図、第12図はデータ制御回路の具体的構成を示すブ
ロック図、第13図にその動作を示すタイミングチャート
である。
ック図、第12図はデータ制御回路の具体的構成を示すブ
ロック図、第13図にその動作を示すタイミングチャート
である。
この実施例では、ENBを遅延制御回路101に入力し、遅
延回路81を動作させ、同時にデータ制御回路102〜104の
RF回路73によりデータの立ち上がり，立ち下がりを検出
する。データ１〜３は、データ制御回路102〜104内のFF
72にLENB（DL4）のタイミングでラッチされ、DAC30の入
力（D1〜３）に供給される。データ制御回路102〜104の
立ち上がり補正出力R1〜R3と立ち下がり補正出力F1〜F3
は演算増幅器105のプラス入力、マイナス入力に可変抵
抗（パルスの振幅を調整する）を通して接続される。そ
して、この演算増幅器105の出力がDAC30の出力に加算さ
れるものとなっている。
延回路81を動作させ、同時にデータ制御回路102〜104の
RF回路73によりデータの立ち上がり，立ち下がりを検出
する。データ１〜３は、データ制御回路102〜104内のFF
72にLENB（DL4）のタイミングでラッチされ、DAC30の入
力（D1〜３）に供給される。データ制御回路102〜104の
立ち上がり補正出力R1〜R3と立ち下がり補正出力F1〜F3
は演算増幅器105のプラス入力、マイナス入力に可変抵
抗（パルスの振幅を調整する）を通して接続される。そ
して、この演算増幅器105の出力がDAC30の出力に加算さ
れるものとなっている。
なお、演算増幅器105の−入力には可変抵抗122が接続
され、＋入力には可変抵抗121が接続され、これらの抵
抗122,123にゲート121の出力が接続されている。ゲート
121に抵抗を通して＋5Vを入力することにより、ゲート1
21を常に零の状態にする。データ制御回路の出力F1〜3,
R1〜３（ゲート出力）は温度により変化する。直流ゼロ
出力が変化することによりアンプ出力が、可変抵抗122,
123を調整し、アンプ出力がゼロになるようにする。デ
ータ１〜３の変化のない状態でアンプの±入力に同じ入
力が入ることにより、温度変化によるアンプ出力の変化
が打ち消される。
され、＋入力には可変抵抗121が接続され、これらの抵
抗122,123にゲート121の出力が接続されている。ゲート
121に抵抗を通して＋5Vを入力することにより、ゲート1
21を常に零の状態にする。データ制御回路の出力F1〜3,
R1〜３（ゲート出力）は温度により変化する。直流ゼロ
出力が変化することによりアンプ出力が、可変抵抗122,
123を調整し、アンプ出力がゼロになるようにする。デ
ータ１〜３の変化のない状態でアンプの±入力に同じ入
力が入ることにより、温度変化によるアンプ出力の変化
が打ち消される。
第12図はデータ制御回路の構成を示している。立ち上
がり補正出力Ｒ用ゲートR111はRF回路73の出力A,Bと遅
延回路81の遅延出力（DL1〜DL8）から選択して立ち上が
り補正出力Ｒを得る。なお、第12図の例では、ゲートR1
11のRr入力にDL3を、Rf入力にDL5を選択し、またゲート
F112のFr入力にはDL3を、Ff入力にDL5を選択した。ゲー
トR111,ゲートF112の入力Rr,Rf,Fr,Ffに遅延回路81の出
力DL1〜DL8を選択することにより、データD1〜３に対す
る位相とパルス幅を得て、演算増幅器105を通して、DAC
の出力に発生するグリッチと逆極性のパルスを供給し、
グリッチをキャンセルする。演算増幅器の出力は直流分
をコンデンサ106で除去し、DACに直流電圧が加わらない
ようにする。
がり補正出力Ｒ用ゲートR111はRF回路73の出力A,Bと遅
延回路81の遅延出力（DL1〜DL8）から選択して立ち上が
り補正出力Ｒを得る。なお、第12図の例では、ゲートR1
11のRr入力にDL3を、Rf入力にDL5を選択し、またゲート
F112のFr入力にはDL3を、Ff入力にDL5を選択した。ゲー
トR111,ゲートF112の入力Rr,Rf,Fr,Ffに遅延回路81の出
力DL1〜DL8を選択することにより、データD1〜３に対す
る位相とパルス幅を得て、演算増幅器105を通して、DAC
の出力に発生するグリッチと逆極性のパルスを供給し、
グリッチをキャンセルする。演算増幅器の出力は直流分
をコンデンサ106で除去し、DACに直流電圧が加わらない
ようにする。
このような構成であれば、遅延回路81,データ制御回
路102,103,104及び演算増幅器105により、DAC30のデジ
タル入力の立ち上がり及び立ち下がりに同期して極性，
振幅，遅延及びパルス幅を制御されたパルス電流を発生
し、このパルス電流をDAC30のアナログ出力に加算する
ことにより、DAC30のグリッチを相殺することができ
る。従って、先の第１の実施例と同様の効果が得られ
る。
路102,103,104及び演算増幅器105により、DAC30のデジ
タル入力の立ち上がり及び立ち下がりに同期して極性，
振幅，遅延及びパルス幅を制御されたパルス電流を発生
し、このパルス電流をDAC30のアナログ出力に加算する
ことにより、DAC30のグリッチを相殺することができ
る。従って、先の第１の実施例と同様の効果が得られ
る。
なお、本発明は上述した各実施例に限定されるもので
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。第１の実施例においては、パルス
信号発生手段として、D/A変換器の出力信号のグリッチ
とほぼ同じ波形で極性の異なるパルス信号を発生するよ
うに、パルス信号の極性，振幅，遅延及びパルス幅を制
御したが、この代わりにパルス密度変調を利用してもよ
い。即ち、一定振幅，一定微小パルス幅のパルス密度及
び極性を制御したパルス信号を、D/A変換器の出力信号
に加算するようにしてもよい。
はなく、その要旨を逸脱しない範囲で、種々変形して実
施することができる。第１の実施例においては、パルス
信号発生手段として、D/A変換器の出力信号のグリッチ
とほぼ同じ波形で極性の異なるパルス信号を発生するよ
うに、パルス信号の極性，振幅，遅延及びパルス幅を制
御したが、この代わりにパルス密度変調を利用してもよ
い。即ち、一定振幅，一定微小パルス幅のパルス密度及
び極性を制御したパルス信号を、D/A変換器の出力信号
に加算するようにしてもよい。
［発明の効果］ 以上詳述したように本発明によれば、D/A変換器のデ
ジタル入力又はアナログ出力に、パルス信号発生器によ
り発生したパルス電流（又は電圧）を加算することによ
り、D/A変換器のグリッチを相殺することができる。従
って、グリッチを平滑化するための積分器等を用いるこ
となく、D/A変換器の出力のグリッチを低減することが
でき、応答速度及び変換精度に優れた信頼性の高いD/A
変換装置を実現することが可能となる。
ジタル入力又はアナログ出力に、パルス信号発生器によ
り発生したパルス電流（又は電圧）を加算することによ
り、D/A変換器のグリッチを相殺することができる。従
って、グリッチを平滑化するための積分器等を用いるこ
となく、D/A変換器の出力のグリッチを低減することが
でき、応答速度及び変換精度に優れた信頼性の高いD/A
変換装置を実現することが可能となる。
第１図乃至第６図は本発明の第１の実施例に係わるD/A
変換装置を説明するためのもので、第１図は全体構成を
示すブロック図、第２図は各部の出力電流を示すタイミ
ングチャート、第３図はパルス電流発生回路を示すブロ
ック図、第４図はデータの立ち上がり，立ち下がり検出
回路を示すブロック図、第５図は上記検出回路の動作を
示す模式図、第６図はDAC電流補正の例を示す模式図、
第７図乃至第10図は本発明の第２の実施例を説明するた
めのもので、第７図は全体構成を示すブロック図、第８
図はデータ補正回路を示すブロック図、第９図はパルス
電圧発生回路を示すブロック図、第10図は各部出力を示
すタイミングチャート、第11図乃至第13図は本発明の第
３の実施例を説明するためのもので、第11図は全体構成
を示すブロック図、第12図はデータ制御回路を示すブロ
ック図、第13図データ補正回路の動作を示すタイミング
チャートである。 10……遅延回路、 20……ラッチ、 30……D/A変換器、（DAC）、 40……パルス電流発生回路、 50……加算器、 44……メモリ、 45〜47……立ち上がり，立ち下がり検出回路（RF回
路）、 81……遅延回路、 101……遅延制御回路、 102〜104……データ制御回路、 105……演算増幅器。
変換装置を説明するためのもので、第１図は全体構成を
示すブロック図、第２図は各部の出力電流を示すタイミ
ングチャート、第３図はパルス電流発生回路を示すブロ
ック図、第４図はデータの立ち上がり，立ち下がり検出
回路を示すブロック図、第５図は上記検出回路の動作を
示す模式図、第６図はDAC電流補正の例を示す模式図、
第７図乃至第10図は本発明の第２の実施例を説明するた
めのもので、第７図は全体構成を示すブロック図、第８
図はデータ補正回路を示すブロック図、第９図はパルス
電圧発生回路を示すブロック図、第10図は各部出力を示
すタイミングチャート、第11図乃至第13図は本発明の第
３の実施例を説明するためのもので、第11図は全体構成
を示すブロック図、第12図はデータ制御回路を示すブロ
ック図、第13図データ補正回路の動作を示すタイミング
チャートである。 10……遅延回路、 20……ラッチ、 30……D/A変換器、（DAC）、 40……パルス電流発生回路、 50……加算器、 44……メモリ、 45〜47……立ち上がり，立ち下がり検出回路（RF回
路）、 81……遅延回路、 101……遅延制御回路、 102〜104……データ制御回路、 105……演算増幅器。
Claims (3)
- 【請求項１】Ｎビットのデジタル入力の１ビット目から
Ｎビット目を各々２のＮ−１乗の重みに対応した電流を
出力する電流源に接続し、デジタル入力に比例したアナ
ログ電流を出力するＮビットD/A変換器を備えたD/A変換
装置において、 前記D/A変換器の現デジタル入力と前デジタル入力から
デジタル入力の立ち上がり及び立ち下がりを検出する手
段と、前記D/A変換器のデジタル入力をアドレスとする
メモリに、各々のデジタル入力に対する前記D/A変換器
の出力信号のグリッチに対応したパルス電流の極性，振
幅，遅延，パルス幅のデータをそれぞれ格納する手段
と、前記D/A変換器のデジタル入力の立ち上がり及び立
ち下がりに同期して前記メモリのデータを読み出すこと
により、前記D/A変換器の出力信号のグリッチと略同じ
波形で極性の異なるパルス信号を発生するパルス信号発
生手段と、この手段により発生されたパルス信号を前記
D/A変換器の出力信号に加算する手段とを具備し、 D/A変換器の出力信号の立ち上がり及び立ち下がりに発
生するグリッチを相殺することを特徴とするD/A変換装
置。 - 【請求項２】前記パルス信号発生手段は、Ｎ個のデジタ
ル入力に対応した複数個で構成され、各々はデジタル入
力の立ち上がりと立ち下がりで異なる極性のパルス信号
を出力し、且つデジタル入力の異なるビットで異なる大
きさのパルス信号を出力し、これらを合成したパルス信
号を発生するものであることを特徴とする請求項１記載
のD/A変換装置。 - 【請求項３】前記パルス信号発生手段は、前記D/A変換
器の出力信号のグリッチ波形を複数の矩形パルスで近似
したパルス信号を出力するものであることを特徴とする
請求項１又は２記載のD/A変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2158702A JP2974377B2 (ja) | 1990-06-19 | 1990-06-19 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2158702A JP2974377B2 (ja) | 1990-06-19 | 1990-06-19 | Ｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0451612A JPH0451612A (ja) | 1992-02-20 |
| JP2974377B2 true JP2974377B2 (ja) | 1999-11-10 |
Family
ID=15677494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2158702A Expired - Fee Related JP2974377B2 (ja) | 1990-06-19 | 1990-06-19 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2974377B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978109B1 (en) | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022119519A (ja) * | 2021-02-04 | 2022-08-17 | 株式会社ニューフレアテクノロジー | 波形生成装置、波形生成方法及び荷電粒子ビーム照射装置 |
-
1990
- 1990-06-19 JP JP2158702A patent/JP2974377B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978109B1 (en) | 2010-02-18 | 2011-07-12 | Advantest Corporation | Output apparatus and test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451612A (ja) | 1992-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |