JPH05175850A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH05175850A JPH05175850A JP34265591A JP34265591A JPH05175850A JP H05175850 A JPH05175850 A JP H05175850A JP 34265591 A JP34265591 A JP 34265591A JP 34265591 A JP34265591 A JP 34265591A JP H05175850 A JPH05175850 A JP H05175850A
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Abstract
(57)【要約】
【目的】 ディジタル入力に同期した基準クロックにク
ロック・ジッタが存在しても変換精度が劣化しないＤ／
Ａ変換装置を提供すること。 【構成】 基準クロックとは別に、より周期の安定な第
２のクロックを用い、その第２のクロックに同期して電
流出力型パルス幅変調器１１を駆動し、ディジタル入力
をパルス幅変調器１１、電流電圧変換器１２、サンプル
ホールド回路１３および平滑用のアナログフィルタ１４
に順次通すことによってディジタル入力をアナログ出力
に変換する。
ロック・ジッタが存在しても変換精度が劣化しないＤ／
Ａ変換装置を提供すること。 【構成】 基準クロックとは別に、より周期の安定な第
２のクロックを用い、その第２のクロックに同期して電
流出力型パルス幅変調器１１を駆動し、ディジタル入力
をパルス幅変調器１１、電流電圧変換器１２、サンプル
ホールド回路１３および平滑用のアナログフィルタ１４
に順次通すことによってディジタル入力をアナログ出力
に変換する。
Description
【０００１】
【産業上の利用分野】本発明は電子回路に関し、特にデ
ィジタル信号をアナログ信号に変換するＤ／Ａ（ディジ
タル／アナログ）変換装置に関するものである。
ィジタル信号をアナログ信号に変換するＤ／Ａ（ディジ
タル／アナログ）変換装置に関するものである。
【０００２】
【従来の技術】Ｄ／Ａ変換装置には多くの方式がある
が、ディジタルオーディオなどで最近広く用いられてい
る方式の一つに、比較的ローコストで高精度のＤ／Ａ変
換が可能なパルス幅変調（ＰＷＭ）型Ｄ／Ａ変換方式が
ある。この方式はパルス幅変調器によってディジタル信
号の値に比例したパルス幅を持つ信号を形成した後に、
平滑用アナログフィルタを通過することによってディジ
タル信号をアナログ信号に変換するものである。パルス
幅変調の原理について、図４を用いて説明する。
が、ディジタルオーディオなどで最近広く用いられてい
る方式の一つに、比較的ローコストで高精度のＤ／Ａ変
換が可能なパルス幅変調（ＰＷＭ）型Ｄ／Ａ変換方式が
ある。この方式はパルス幅変調器によってディジタル信
号の値に比例したパルス幅を持つ信号を形成した後に、
平滑用アナログフィルタを通過することによってディジ
タル信号をアナログ信号に変換するものである。パルス
幅変調の原理について、図４を用いて説明する。
【０００３】図４で、（ｘ）は基準クロックであり、他
の信号は全てこのクロックと同期している。（ｄ）はデ
ィジタル入力であり、ここではＤ１＝１，Ｄ２＝５，Ｄ
３＝３となっている。（ｐ）はＰＷＭ信号であり、ディ
ジタル入力（ｄ）の値に対応して“Ｈ”の区間が変化す
る。区間Ｔは基準クロック８周期に相当し、ディジタル
入力（ｄ）の入力周期を示している。このように、ディ
ジタル入力（ｄ）の値に対応してパルスの幅を変化させ
ることによって、信号を振幅方向に変調するようになっ
ている。
の信号は全てこのクロックと同期している。（ｄ）はデ
ィジタル入力であり、ここではＤ１＝１，Ｄ２＝５，Ｄ
３＝３となっている。（ｐ）はＰＷＭ信号であり、ディ
ジタル入力（ｄ）の値に対応して“Ｈ”の区間が変化す
る。区間Ｔは基準クロック８周期に相当し、ディジタル
入力（ｄ）の入力周期を示している。このように、ディ
ジタル入力（ｄ）の値に対応してパルスの幅を変化させ
ることによって、信号を振幅方向に変調するようになっ
ている。
【０００４】従来用いられていたＰＷＭ型Ｄ／Ａ変換装
置について、図５を用いて説明する。図５で、５１はパ
ルス幅変調器、５２は出力バッファ、５３は平滑用のア
ナログフィルタ、５４は読み出し専用メモリ（ＲＯ
Ｍ）、５５はパラレル／シリアル（Ｐ／Ｓ）変換器であ
る。図５のＤ／Ａ変換装置の動作を説明すると、まず、
ディジタル入力はＲＯＭ５４に入力され、ＲＯＭ５４は
入力値に応じたＰＷＭパターンを出力する。この出力を
Ｐ／Ｓ変換器５５でシリアル信号に変換してＰＷＭ信号
を得るものであり、ＲＯＭ５４とＰ／Ｓ変換器５５とで
パルス幅変調器５１を構成している。パルス幅変調器５
１の出力はさらに出力バッファ５２を介してアナログフ
ィルタ５３に入力され、高周波成分を除去されてアナロ
グ出力となる。
置について、図５を用いて説明する。図５で、５１はパ
ルス幅変調器、５２は出力バッファ、５３は平滑用のア
ナログフィルタ、５４は読み出し専用メモリ（ＲＯ
Ｍ）、５５はパラレル／シリアル（Ｐ／Ｓ）変換器であ
る。図５のＤ／Ａ変換装置の動作を説明すると、まず、
ディジタル入力はＲＯＭ５４に入力され、ＲＯＭ５４は
入力値に応じたＰＷＭパターンを出力する。この出力を
Ｐ／Ｓ変換器５５でシリアル信号に変換してＰＷＭ信号
を得るものであり、ＲＯＭ５４とＰ／Ｓ変換器５５とで
パルス幅変調器５１を構成している。パルス幅変調器５
１の出力はさらに出力バッファ５２を介してアナログフ
ィルタ５３に入力され、高周波成分を除去されてアナロ
グ出力となる。
【０００５】
【発明が解決しようとする課題】しかしながら図５に示
す構成では、ＰＷＭ信号をアナログ信号に変換する際の
誤差が大きくなり易く、高精度なＤ／Ａ変換が困難であ
る。ＰＷＭ信号の誤差について図６を用いて説明する。
図６で、（ｐ）は図４（ｐ）に示した理想的なＰＷＭ信
号の拡大図であり、Ｗはパルスの幅、Ｈはパルスの高さ
を表している。（ｒ）は現実のＰＷＭ信号である。論理
“Ｌ”を基準に考えるとき、パルスのパワーＰは式
（１）で表される。
す構成では、ＰＷＭ信号をアナログ信号に変換する際の
誤差が大きくなり易く、高精度なＤ／Ａ変換が困難であ
る。ＰＷＭ信号の誤差について図６を用いて説明する。
図６で、（ｐ）は図４（ｐ）に示した理想的なＰＷＭ信
号の拡大図であり、Ｗはパルスの幅、Ｈはパルスの高さ
を表している。（ｒ）は現実のＰＷＭ信号である。論理
“Ｌ”を基準に考えるとき、パルスのパワーＰは式
（１）で表される。
【０００６】 Ｐ＝Ｗ・Ｈ （１） ただし、Ｐはパルスのパワー，Ｗはパルスの幅，Ｈはパ
ルスの高さである。
ルスの高さである。
【０００７】パルス幅変調はパルスの高さＨを固定し、
パルスの幅Ｗを変化させて変調を行う方式であるから、
ディジタル入力に正確に対応した変換を行うためには、
パルスの幅Ｗがディジタル入力に正確に比例しているこ
とが必要である。ＰＷＭ信号（ｐ）は図４の基準クロッ
ク（ｘ）に同期して出力されるから、基準クロック
（ｘ）の周期が極めて安定である場合には、パルスの幅
Ｗも高精度が得られる。ところが実際の応用では、基準
クロック（ｘ）にはクロック・ジッタと呼ばれる時間軸
方向の揺れが存在し、周期が不安定であることが多く、
このため現実のＰＷＭ信号（ｒ）ではパルスの幅Ｗが所
定の値からずれている。このずれがパルスのパワーＰの
誤差となり、変換精度を劣化させる、という課題があっ
た。
パルスの幅Ｗを変化させて変調を行う方式であるから、
ディジタル入力に正確に対応した変換を行うためには、
パルスの幅Ｗがディジタル入力に正確に比例しているこ
とが必要である。ＰＷＭ信号（ｐ）は図４の基準クロッ
ク（ｘ）に同期して出力されるから、基準クロック
（ｘ）の周期が極めて安定である場合には、パルスの幅
Ｗも高精度が得られる。ところが実際の応用では、基準
クロック（ｘ）にはクロック・ジッタと呼ばれる時間軸
方向の揺れが存在し、周期が不安定であることが多く、
このため現実のＰＷＭ信号（ｒ）ではパルスの幅Ｗが所
定の値からずれている。このずれがパルスのパワーＰの
誤差となり、変換精度を劣化させる、という課題があっ
た。
【０００８】本発明は前記従来の課題を解決するもの
で、基準クロック（ｘ）にクロック・ジッタが存在して
も変換精度が劣化しないＤ／Ａ変換装置を提供すること
を目的とする。
で、基準クロック（ｘ）にクロック・ジッタが存在して
も変換精度が劣化しないＤ／Ａ変換装置を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明は、第１のクロックに同期して入力されるディ
ジタル信号を、その信号の値に対応して第２のクロック
に同期した所定の幅のパルス幅変調信号を発生する電流
出力型パルス幅変調器と、前記パルス幅変調器の出力を
電流／電圧変換する電流電圧変換器と、前記電流電圧変
換器の出力を前記第１のクロックによりサンプルホール
ドするサンプルホールド回路と、前記サンプルホールド
回路の出力を平滑するアナログフィルタと、を備えたＤ
／Ａ変換装置である。
に本発明は、第１のクロックに同期して入力されるディ
ジタル信号を、その信号の値に対応して第２のクロック
に同期した所定の幅のパルス幅変調信号を発生する電流
出力型パルス幅変調器と、前記パルス幅変調器の出力を
電流／電圧変換する電流電圧変換器と、前記電流電圧変
換器の出力を前記第１のクロックによりサンプルホール
ドするサンプルホールド回路と、前記サンプルホールド
回路の出力を平滑するアナログフィルタと、を備えたＤ
／Ａ変換装置である。
【００１０】また本発明は、前記パルス幅変調器から出
力するパルス幅変調信号を、パルスの後端が一定周期と
なる出力パターンとしたＤ／Ａ変換装置である。
力するパルス幅変調信号を、パルスの後端が一定周期と
なる出力パターンとしたＤ／Ａ変換装置である。
【００１１】
【作用】前記した構成により本発明は、周期のより安定
な第２のクロックを用いることによって、図４の基準ク
ロック（ｘ）にクロック・ジッタが存在してもその影響
を受けずパルスの幅Ｗが正確に得られ、高精度なＤ／Ａ
変換が可能になるものである。
な第２のクロックを用いることによって、図４の基準ク
ロック（ｘ）にクロック・ジッタが存在してもその影響
を受けずパルスの幅Ｗが正確に得られ、高精度なＤ／Ａ
変換が可能になるものである。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１３】図１は本発明によるＤ／Ａ変換装置の一実
施例を表すブロック図である。図１で、１１は電流出力
型パルス幅変調器、１２は電流電圧変換器、１３はサン
プルホールド回路、１４は平滑用のアナログフィルタで
あり、全体でＤ／Ａ変換装置を構成しているものであ
る。１５ａ，１５ｂはスイッチであり、後述の図３に示
す第１のクロックに同期したタイミング信号で動作する
ものである。１６はキャパシタ、１７はオペアンプ、１
８は出力バッファである。
施例を表すブロック図である。図１で、１１は電流出力
型パルス幅変調器、１２は電流電圧変換器、１３はサン
プルホールド回路、１４は平滑用のアナログフィルタで
あり、全体でＤ／Ａ変換装置を構成しているものであ
る。１５ａ，１５ｂはスイッチであり、後述の図３に示
す第１のクロックに同期したタイミング信号で動作する
ものである。１６はキャパシタ、１７はオペアンプ、１
８は出力バッファである。
【００１４】図１の動作を説明すると、まず、ディジタ
ル入力は電流出力型パルス幅変調器１１でＰＷＭ信号に
変換され、電流電圧変換器１２に入力される。電流電圧
変換器１２はオペアンプ１７とキャパシタ１６による、
いわゆる積分器を構成しており、電流入力をキャパシタ
１６に蓄えることによって電圧出力に変換するものであ
る。電流電圧変換器１２の出力はサンプルホールド回路
１３に入力され、ＰＷＭ信号が一周期の出力を終わり、
電流電圧変換器１２の出力電圧が一定になるごとに、そ
の電圧値をホールドする。さらに、サンプルホールド回
路１３の出力はアナログフィルタ１４で平滑され、高周
波成分を除去されてアナログ出力となる。
ル入力は電流出力型パルス幅変調器１１でＰＷＭ信号に
変換され、電流電圧変換器１２に入力される。電流電圧
変換器１２はオペアンプ１７とキャパシタ１６による、
いわゆる積分器を構成しており、電流入力をキャパシタ
１６に蓄えることによって電圧出力に変換するものであ
る。電流電圧変換器１２の出力はサンプルホールド回路
１３に入力され、ＰＷＭ信号が一周期の出力を終わり、
電流電圧変換器１２の出力電圧が一定になるごとに、そ
の電圧値をホールドする。さらに、サンプルホールド回
路１３の出力はアナログフィルタ１４で平滑され、高周
波成分を除去されてアナログ出力となる。
【００１５】図１の電流出力型パルス幅変調器１１の一
実施例を表すブロック図を図２に示す。図２で、２１は
パルス幅変調器であり、図５のパルス幅変調器５１と基
本的に同じもので、後述の図３に示す第２のクロックに
同期したＰＷＭ信号を出力するものである。２２は定電
流源、２３ａ，２３ｂはインバータ、２４ａ，２４ｂは
ＮＰＮ型のトランジスタである。
実施例を表すブロック図を図２に示す。図２で、２１は
パルス幅変調器であり、図５のパルス幅変調器５１と基
本的に同じもので、後述の図３に示す第２のクロックに
同期したＰＷＭ信号を出力するものである。２２は定電
流源、２３ａ，２３ｂはインバータ、２４ａ，２４ｂは
ＮＰＮ型のトランジスタである。
【００１６】図２の動作を説明すると、まず、ディジタ
ル入力はパルス幅変調器２１でＰＷＭ信号に変換され、
さらに、インバータ２３ａ，２３ｂを介してそれぞれト
ランジスタ２４ｂ，２４ａのベース端子に入力してお
り、それぞれのベース電位は互いに反対の論理レベルが
入力されるようになっている。トランジスタはともにＮ
ＰＮ型であるから、ベース電位が論理“Ｈ”のときベー
ス電流が流れてＯＮ（導通）となり、“Ｌ”のときはベ
ース電流が流れないのでＯＦＦ（非導通）となる。トラ
ンジスタ２４ａ，２４ｂのエミッタ端子は共に定電流源
２２を介して接地されているから、ＰＷＭ信号が“Ｈ”
のときトランジスタ２４ａがＯＮ、トランジスタ２４ｂ
がＯＦＦとなって、定電流源２２の電流はトランジスタ
２４ａのコレクタから出力へと流れることになる。ＰＷ
Ｍ信号が“Ｌ”のときには逆にトランジスタ２４ｂがＯ
Ｎし、定電流源２２の電流はトランジスタ２４ｂのコレ
クタから接地へ流れ、また、トランジスタ２４ａはＯＦ
Ｆするため出力には電流が流れないようになっている。
ル入力はパルス幅変調器２１でＰＷＭ信号に変換され、
さらに、インバータ２３ａ，２３ｂを介してそれぞれト
ランジスタ２４ｂ，２４ａのベース端子に入力してお
り、それぞれのベース電位は互いに反対の論理レベルが
入力されるようになっている。トランジスタはともにＮ
ＰＮ型であるから、ベース電位が論理“Ｈ”のときベー
ス電流が流れてＯＮ（導通）となり、“Ｌ”のときはベ
ース電流が流れないのでＯＦＦ（非導通）となる。トラ
ンジスタ２４ａ，２４ｂのエミッタ端子は共に定電流源
２２を介して接地されているから、ＰＷＭ信号が“Ｈ”
のときトランジスタ２４ａがＯＮ、トランジスタ２４ｂ
がＯＦＦとなって、定電流源２２の電流はトランジスタ
２４ａのコレクタから出力へと流れることになる。ＰＷ
Ｍ信号が“Ｌ”のときには逆にトランジスタ２４ｂがＯ
Ｎし、定電流源２２の電流はトランジスタ２４ｂのコレ
クタから接地へ流れ、また、トランジスタ２４ａはＯＦ
Ｆするため出力には電流が流れないようになっている。
【００１７】図１のＤ／Ａ変換装置の動作タイミングを
表す波形図を図３に示す。図３で、（x1）は第１のクロ
ック、（ｄ）はディジタル入力である。（ａ），（ｂ）
はそれぞれ図１のスイッチ１５ａ，１５ｂを開閉するタ
イミング信号であって、スイッチはともに論理“Ｈ”の
ときＯＮ（導通）するようになっている。（ｓ）は図１
のサンプルホールド回路１３の制御信号であり、（ｓ）
が論理“Ｈ”のときサンプルホールド回路１３は入力信
号電位を取り込み、論理“Ｌ”のとき取り込んだ入力信
号電位を次の論理“Ｈ”まで保持するようになってい
る。（X2）は第２のクロック、（P1）〜（P12）はそれ
ぞれ添字が表す入力値に対応したＰＷＭ信号である。
（ａ），（ｂ），（ｄ），（ｓ）は（X1）に、（P1）〜
（P12）は（X2）に、それぞれ同期している。
表す波形図を図３に示す。図３で、（x1）は第１のクロ
ック、（ｄ）はディジタル入力である。（ａ），（ｂ）
はそれぞれ図１のスイッチ１５ａ，１５ｂを開閉するタ
イミング信号であって、スイッチはともに論理“Ｈ”の
ときＯＮ（導通）するようになっている。（ｓ）は図１
のサンプルホールド回路１３の制御信号であり、（ｓ）
が論理“Ｈ”のときサンプルホールド回路１３は入力信
号電位を取り込み、論理“Ｌ”のとき取り込んだ入力信
号電位を次の論理“Ｈ”まで保持するようになってい
る。（X2）は第２のクロック、（P1）〜（P12）はそれ
ぞれ添字が表す入力値に対応したＰＷＭ信号である。
（ａ），（ｂ），（ｄ），（ｓ）は（X1）に、（P1）〜
（P12）は（X2）に、それぞれ同期している。
【００１８】次に、図１のＤ／Ａ変換装置の動作につい
て図３を参照しながらさらに詳しく説明する。まず、デ
ィジタル入力（ｄ）は第１のクロック（X1）に同期して
電流出力型パルス幅変調器１１に入力され、ＰＷＭ信号
に変換される。この時のＰＷＭ信号は図３（P1）〜（P1
2）に示すようにスイッチ１５ａがＯＮのときのみ出力
されるようになっている。従って、ＰＷＭ信号が論理
“Ｈ”で示されている時間だけ流れる一定の電流がキャ
パシタ１６に蓄えられる。キャパシタ１６に蓄えられて
いる電荷は、信号（ｂ）に示すように予めスイッチ１５
ｂをＯＮすることで零にセットされているから、キャパ
シタ１６に蓄えられる電荷はＰＷＭ信号が論理“Ｈ”に
なっている時間に正比例する。ＰＷＭ信号は第２のクロ
ック（X2）に同期しているから、周期の極めて安定なク
ロックを（X2）として用いれば、キャパシタ１６に蓄え
られる電荷量はディジタル入力に正確に比例したものと
なる。このときオペアンプ１７の出力はキャパシタ１６
に蓄えられた電荷量に比例した電圧となるから、さら
に、出力バッファ１８を介して出力される電圧はディジ
タル入力に正確に比例する。さて、ＰＷＭ信号の出力が
終わるとスイッチ１５ａはＯＦＦになり、次に信号
（ｓ）が“Ｈ”となって、サンプルホールド回路１３は
電流電圧変換器１２の出力電圧を取り込み、信号（ｓ）
が“Ｌ”となった時点で保持する。
て図３を参照しながらさらに詳しく説明する。まず、デ
ィジタル入力（ｄ）は第１のクロック（X1）に同期して
電流出力型パルス幅変調器１１に入力され、ＰＷＭ信号
に変換される。この時のＰＷＭ信号は図３（P1）〜（P1
2）に示すようにスイッチ１５ａがＯＮのときのみ出力
されるようになっている。従って、ＰＷＭ信号が論理
“Ｈ”で示されている時間だけ流れる一定の電流がキャ
パシタ１６に蓄えられる。キャパシタ１６に蓄えられて
いる電荷は、信号（ｂ）に示すように予めスイッチ１５
ｂをＯＮすることで零にセットされているから、キャパ
シタ１６に蓄えられる電荷はＰＷＭ信号が論理“Ｈ”に
なっている時間に正比例する。ＰＷＭ信号は第２のクロ
ック（X2）に同期しているから、周期の極めて安定なク
ロックを（X2）として用いれば、キャパシタ１６に蓄え
られる電荷量はディジタル入力に正確に比例したものと
なる。このときオペアンプ１７の出力はキャパシタ１６
に蓄えられた電荷量に比例した電圧となるから、さら
に、出力バッファ１８を介して出力される電圧はディジ
タル入力に正確に比例する。さて、ＰＷＭ信号の出力が
終わるとスイッチ１５ａはＯＦＦになり、次に信号
（ｓ）が“Ｈ”となって、サンプルホールド回路１３は
電流電圧変換器１２の出力電圧を取り込み、信号（ｓ）
が“Ｌ”となった時点で保持する。
【００１９】以上のような一連の動作を繰り返し、さら
にサンプルホールド回路の出力をアナログフィルタ１４
で平滑することでアナログ出力を得るものである。
にサンプルホールド回路の出力をアナログフィルタ１４
で平滑することでアナログ出力を得るものである。
【００２０】以上説明したようにＤ／Ａ変換装置を構成
するものである。図１の電流電圧変換器１２にはキャパ
シタ１６とオペアンプ１７を用いた積分器の構成を示し
たが、もちろん他の構成でもよい。要は入力される電荷
量を電圧に変換できればよいものである。また、図３に
示したＰＷＭ信号は１２通りの出力パターンを持ってい
るが、パターン数や出力位置に制限はなく、例えば第２
のクロック（X2）をより高周波にすればＰＷＭ信号パタ
ーンを多くできる。
するものである。図１の電流電圧変換器１２にはキャパ
シタ１６とオペアンプ１７を用いた積分器の構成を示し
たが、もちろん他の構成でもよい。要は入力される電荷
量を電圧に変換できればよいものである。また、図３に
示したＰＷＭ信号は１２通りの出力パターンを持ってい
るが、パターン数や出力位置に制限はなく、例えば第２
のクロック（X2）をより高周波にすればＰＷＭ信号パタ
ーンを多くできる。
【００２１】さらに、ＰＷＭパターンがパルスの後端を
一定周期とするような出力パターンとなっていれば、キ
ャパシタ１６に漏洩電流が存在し蓄積電荷が減衰するよ
うな場合や、回路のノイズの影響などを可能な限り小さ
くできる。
一定周期とするような出力パターンとなっていれば、キ
ャパシタ１６に漏洩電流が存在し蓄積電荷が減衰するよ
うな場合や、回路のノイズの影響などを可能な限り小さ
くできる。
【００２２】また、電流電圧変換器１２の出力電圧の絶
対値は図２の定電流源２２の電流値で決まるから、この
電流値を制御することで出力信号振幅を変化させること
も可能である。
対値は図２の定電流源２２の電流値で決まるから、この
電流値を制御することで出力信号振幅を変化させること
も可能である。
【００２３】
【発明の効果】以上述べたように本発明のＤ／Ａ変換装
置は、ディジタル入力に同期した第１のクロック（X1）
にクロック・ジッタが存在しても変換精度が劣化しない
という優れたＤ／Ａ変換装置を実現できるものである。
さらに、ＰＷＭパターンがパルスの後端を一定周期とす
るような出力パターンとなっていれば、キャパシタに漏
洩電流が存在し蓄積電荷が減衰する場合でもその影響を
可能な限り小さくできる。
置は、ディジタル入力に同期した第１のクロック（X1）
にクロック・ジッタが存在しても変換精度が劣化しない
という優れたＤ／Ａ変換装置を実現できるものである。
さらに、ＰＷＭパターンがパルスの後端を一定周期とす
るような出力パターンとなっていれば、キャパシタに漏
洩電流が存在し蓄積電荷が減衰する場合でもその影響を
可能な限り小さくできる。
【図１】本発明によるＤ／Ａ変換装置の一実施例を表す
ブロック図
ブロック図
【図２】図１の電流出力型パルス幅変調器１１の一実施
例を表すブロック図
例を表すブロック図
【図３】図１のＤ／Ａ変換装置の動作タイミングを表す
波形図
波形図
【図４】パルス幅変調の原理を説明する波形図
【図５】従来用いられていたＰＷＭ型Ｄ／Ａ変換装置を
表すブロック図
表すブロック図
【図６】パルス幅変調信号の誤差を説明する波形図
１１ 電流出力型パルス幅変調器 １２ 電流電圧変換器 １３ サンプルホールド回路 １４ 平滑用のアナログフィルタ １５ａ，１５ｂ スイッチ １６ キャパシタ １７ オペアンプ １８ 出力バッファ ２１ パルス幅変調器 ２２ 定電流源 ２３ａ，２３ｂ インバータ ２４ａ，２４ｂ ＮＰＮ型トランジスタ
Claims (2)
- 【請求項１】第１のクロックに同期して入力されるディ
ジタル信号を、その信号の値に対応して第２のクロック
に同期した所定の幅のパルス幅変調信号を発生する電流
出力型パルス幅変調器と、 前記パルス幅変調器の出力を電流／電圧変換する電流電
圧変換器と、 前記電流電圧変換器の出力を前記第１のクロックにより
サンプルホールドするサンプルホールド回路と、 前記サンプルホールド回路の出力を平滑するアナログフ
ィルタと、 を備えたＤ／Ａ変換装置。 - 【請求項２】パルス幅変調器から出力するパルス幅変調
信号を、パルスの後端が一定周期となる出力パターンと
した請求項１に記載のＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34265591A JPH05175850A (ja) | 1991-12-25 | 1991-12-25 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34265591A JPH05175850A (ja) | 1991-12-25 | 1991-12-25 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175850A true JPH05175850A (ja) | 1993-07-13 |
Family
ID=18355457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34265591A Pending JPH05175850A (ja) | 1991-12-25 | 1991-12-25 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175850A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1085659A1 (fr) * | 1999-09-17 | 2001-03-21 | Atmel Grenoble S.A. | Convertisseur numérique-analogique en courant |
| JP2006129366A (ja) * | 2004-11-01 | 2006-05-18 | Texas Instr Japan Ltd | Ｐｗｍドライバおよびこれを用いたｄ級増幅器 |
| WO2010002714A1 (en) * | 2008-07-01 | 2010-01-07 | Microchip Technology Incorporated | Current-time digital-to-analog converter |
| MD4116C1 (ro) * | 2005-08-10 | 2012-02-29 | Ishihara Sangyo Kaisha, Ltd | Suspensie erbicidă de sulfoniluree pe bază de apă, procedeu de combatere a plantelor nedorite sau inhibare a creşterii lor şi procedeu de stabilizare a compusului erbicid de sulfoniluree |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626536A (ja) * | 1985-07-02 | 1987-01-13 | Sony Corp | 信号変換装置 |
| JPS63202119A (ja) * | 1987-02-17 | 1988-08-22 | Seiko Epson Corp | パルス発生回路 |
-
1991
- 1991-12-25 JP JP34265591A patent/JPH05175850A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626536A (ja) * | 1985-07-02 | 1987-01-13 | Sony Corp | 信号変換装置 |
| JPS63202119A (ja) * | 1987-02-17 | 1988-08-22 | Seiko Epson Corp | パルス発生回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1085659A1 (fr) * | 1999-09-17 | 2001-03-21 | Atmel Grenoble S.A. | Convertisseur numérique-analogique en courant |
| FR2798791A1 (fr) * | 1999-09-17 | 2001-03-23 | Thomson Csf | Convertisseur numerique-analogique en courant |
| JP2006129366A (ja) * | 2004-11-01 | 2006-05-18 | Texas Instr Japan Ltd | Ｐｗｍドライバおよびこれを用いたｄ級増幅器 |
| MD4116C1 (ro) * | 2005-08-10 | 2012-02-29 | Ishihara Sangyo Kaisha, Ltd | Suspensie erbicidă de sulfoniluree pe bază de apă, procedeu de combatere a plantelor nedorite sau inhibare a creşterii lor şi procedeu de stabilizare a compusului erbicid de sulfoniluree |
| WO2010002714A1 (en) * | 2008-07-01 | 2010-01-07 | Microchip Technology Incorporated | Current-time digital-to-analog converter |
| US7764213B2 (en) | 2008-07-01 | 2010-07-27 | Microchip Technology Incorporated | Current-time digital-to-analog converter |
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