JPS5919488B2 - 零オフセツト補償装置 - Google Patents

Description

【発明の詳細な説明】 一産業上の利用分野一 本発明は増幅器、比較器などのアナログ装置或いはそれ
らの組合せによって処理されたとき信号に導入される零
オフセット（ずれ）をダイナミックに補償するための回
路に関するものである。

更に具体的に言えば、出力信号の符号に関する情報ヲ与
える所の装置に於ける零レベルのオフセットを訂正する
ための回路に関するものである。

本発明の回路は特にアナログ信号をディジタル信号に変
換するための変換器等で生じる零レベルのオフセットを
訂正することを意図している。

−従来技術− アナログ信号に対して動作する所の例えば増幅器、比較
器等の装置は、処理中の信号に対してＤＣ電圧成分を加
え、それによって零オフセットを生じさせるのが普通で
ある。

このオフセットは誤りの発生源であり、信号レベルが低
いときには一層重大である。

それに加えて、信号が装置中の各部分で処理されるべき
とき、即ちアナログ信号が変換列でディジタル信号に変
換されるような場合には、列中の各部分で零オフセット
が生じてそれが重大な大きな誤りを生じさせる。

かくてその装置の出力信号の値は入力信号に対する所望
の相互関係を持たなくなる。

普通の変換列は複数個の装置から成る。

サンプル兼保持装置は変換されるべき信号のサンプルを
集め、その値を変換時間期間中記憶し続ける。

比較器は記憶されたサンプルの値をその１つの入力に受
入れると共に、変換時間期間中に該記憶されたサンプル
値と比較されるべき基準レベルを他方の入力に受入れる
。

この基準レベルは異なった種種の方法で発生できる。

この基準レベルは例えば比較結果に従って高低何れかの
基準レベルを得るために、ディジタル・アナログ変換器
ＤＡＣにより変換されたビットパターンを変化せしめる
所の論理回路の制御の下で、ディジタル・アナログ変換
器ＤＡＣによって用意される。

そのような変換列は当業者に周知であってＤ 、 Ｆ
、ＨｏｅｓｃｈｌｅＪｒ氏著、Ｊｏｈｎ Ｗｉ ｌｅｙ
ａｎｄ ５ｏｎｓ社発行の「Ａｎａｌｏｇ ｔｏ Ｄ
ｉｇｉｓａｌ／Ｄｉｇｉ ｔａｌ ｔｏ Ａｎａｌｏｇ
Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃｈｎ １ｑｕｅｓ Ｊ第
３６０頁に開示されている。

変換列中の種々の装置即ちサンプル兼保持装鳳比較器、
基準レベル発生器などが夫々零オフセットを導入するの
で、ディジタル符号化された入力・ 信号はアナログ入
力値と正確に対応しない。

この問題は変換列によって導入されたオフセット値を知
るための零測定を周期的に行なうことによって解決され
る。

この測定は変換列の入力へ零レベル信号を供給しそして
それを符号化することによって行なわれる。

その符号化された値は訂正を行なうために使う零オフセ
ツト測定値である。

従ってこの値が出力信号から減算されなければならない
。

この解決法は２つの欠点を持っている。第一に、零オフ
セットのダイナミック訂正をなし得ないことである。

第二に、零測定のために時間を取らなければならず、か
くて変換能率が低下することである。

一発間の目的− 従って本発明の目的はアナログ装置によって処理される
とき信号に導入される零オフセットをダイナミックに訂
正するための訂正装置を提供することである。

本発明の他の目的はアナログ・ディジタル変換列に於て
零オフセット訂正に好適の訂正装置を提供することであ
る。

本発明に従う回路はアナログ装置によって信号に導入さ
れる零オフセットの補償を意図している。

このためその回路はアナログ装置の入力へ供給される所
の補償信号を作る。

例えば若しもその補償回路が入力信号を大地電位と比較
する比較器に於て零オフセットの訂正に関するときは、
補償回路で補償信号△■を発生し、それは補償がないと
き通常接地されている所の比較器入力へ供給される。

その補償回路が増幅器によって導入されたオフセットの
訂正に関与しているときは、補償信号は増幅されるべき
信号のオフセット方向に従って加算或いは減算される。

一本発明の原理− アナログ装置は一般にＤＣ成分を持たず且つ零の平均値
を持つ信号を処理する。

そのような形式のアナログ装置に対して、零に中心づけ
られた正弦波信号を印加するとその装置によって零オフ
セットが生じていないときには、出力信号が正である時
間Ｔ＋は出力信号が負である時間Ｔ−と等しい。

他方零オフセットが生じているときには時間Ｔ＋とＴ−
は相異し、そのオフセット量は時間Ｔ十及びＴ−間の差
に比例する。

従って、第１の回路例に従うと、零オフセットに対し補
償する補償回路は平均値が時間Ｔ十及びＴ−間の差に比
例した補償信号を発生する。

この回路は夫々反対方向の電流−Ｉ及び＋Ｉを供給する
２つの電流源Ｓ１及びＳ２から成る。

これらの２つの電流源は直列に接続さ札それらの共通点
Ｍがキャパシタの値Ｃへ接続される。

各電流源は出力信号の符号に応じて交互にスイッチ・オ
ンされる。

若しも符号が正であるなら電流源Ｓ１がスイッチ・オン
され、若しも符号が負であるなら電流源Ｓ２がスイッチ
・オンされる。

従って２つの電流源がバランスしているなら、零オフセ
ットがないときは点Ｍの電圧は零の平均値を有する鋸歯
状電圧である。

他方若しも零オフセット△■が生じるなら、電流源の片
方は他方よりも長時間に亘ってスイッチ・オンされるの
で点Ｍの電圧はもはや零の平均値を持たない。

通電時間（ｄｕｔｙｃｙｃｌｅ ）の初めと終りの間の
キャパシタの端子に於ける電位差△■はＣＣ’ｆ’−）
−（Ｔ＋））Ｉ／Ｃに等しい。

点Ｍに於ける電圧がオフセット補償電圧として利用され
る。

本発明の第７図の実施例によれば２つの電流源は出力信
号が正或いは負であるとき時間の長さ全体に亘ってスイ
ッチ・オンされず、以下に規定される時間を十及びｔ−
中に於てのみスイッチ・オンされる。

ｔ−は負のオフセットの場合の正方向の出力信号の「オ
フセットした零交差」と「真の零交差」との間の時間長
を表わし、ｔ＋は正のオフセットの場合の正方向の出力
信号の「真の零交差」と「オフセットした零交差」との
間の時間長を表わす。

電流源Ｓ１及びＳ２は夫々時間を十及びｔ−の間スイッ
チ・オンされる。

この特定実施例に於ては、点Ｍに於ける電圧はもはや鋸
歯状電圧ではなく、電流十Ｉ及び−■の絶対値が相異す
る。

この実施例は、例えばアナログ・ディジタル変換器のよ
うに時間を十及びｔ−が容易に検出されうるような装置
に於て零オフセット訂正に適用されると取りわけ有用で
ある。

それに加えてこの回路例は、零オフセットがないのに、
Ｔ＋とＴ−が異なった零平均値を持つ信号を処理する装
置により導入される零オフセットに対する補償に適用で
きる。

一第１回路例− 第１図について説明する。

同図は本発明に従う回路がどのようにしてアナログ・デ
ィジタル変換器に組込まれるかを示す。

変換されるべきアナログ信号は変換器の入力１へ供給さ
ね、そのＤＣ成分はキャパシタ２によって除去される。

その変換器は演算増幅器４及び記憶キャパシタ５より成
るものとして略示されたサンプル兼保持回路３を含んで
いる。

サンプリング時間中に回路３は入力信号のレベルを入手
して、それを変換期間中記憶する。

回路３の出力は比較器６の一方の入力へ供給され、他方
の入力は論理回路８の制御の下でディジタル・アナログ
変換器７によって発生される基準レベルを受取る。

変換期間中に２ｍ個の基準レベルが発生される。

ここでｍはディジタル出力信号を構成するビットの数を
表わす。

第一のディジタル語が変換器７により変換されてそれに
相当するアナログ値が入力アナログ信号の記憶されたレ
ベルと比較される。

比較から得られた結果に従って、入力信号レベルが等し
くなるまで回路８の制御の下で高低側れかの基準レベル
が発生されて、その結果が出力レジスタ９に記憶される
。

複数個の素子３，６，８，７より成るこのような型式の
変換器は零オフセットを導入する。

即ち入力に信号が印加されないときに出力レジスタに記
憶されたディジタル値は零にならない。

本発明に従う回路１０は零オフセットを訂正するための
機能を持つ。

線１１上の出力信号の符号に関する情報を受入れるこの
回路は、点Ｍに於て電圧■ヤを発生し、抵抗器１２を介
してそれに入力信号が基準づけされる。

この点は補償回路を持たない普通の変換器では接地され
ている。

回路１０の幾つかの回路例が第２図乃至第７図に開示さ
れる。

変換器それ自身は本発明の要部を構成しないので詳しい
説明は省略し、本発明に従う回路１０がどのように実施
されるかをブロック図で例示するに止める。

この補償回路は例えば比較器、増幅器などアナログ信号
処理に関与する他の装置によって導入される零オフセッ
トを訂正するのにも実施可能であること勿論である。

回路１０の実施例について説明する前に、出力信号が零
の平均値を持つとき及び、信号が正である時間Ｔ＋と信
号が負である時間Ｔ−とが等しい時間期間Ｔの間に、夫
々訂正を行なうために点Ｍへ印加されるべき基準レベル
がどのようにして発生されるかを、第２図を参照して説
明する。

変換されるべき信号が周波数変調された信号或いは位相
変調された信号である場合の例である。

そのような信号は第２ａ図に示されている。

変換器が零オフセット△■を導入したとき、その変換器
によって符号化された出力信号は、入力信号レベルが△
■よりも高い時間Ｔ′十の間中正であり、入力信号レベ
ルか△■よりも低い時間Ｔ′−の間中負である。

若しも△■が零に等しいならばＴ′十−Ｔ十及びＴ’＝
Ｔ−が得られる。

本発明に従う回路は差（’ｒ’ ）−（’ｒ’＋）を
基準電圧ｖＭに変換し、それを補償のため点Ｍへ供給す
る。

電圧■ヤは第２ｂ図に示されている。

バランスして零オフセットがないときには破線で示され
た形状をとり、零オフセットがあるときには実線で示さ
れた形状をとる。

この変換を実行するための最も簡単な回路が第３図に示
される。

この回路は完全にバランスされているものと仮定された
２つの電流源３１及び３２を含み、それらは夫々電流−
■及び＋■を供給する２つのバイアス電圧−■１及び＋
■１へ接続されている。

２つの電流源は夫々スイッチ３３及び３４を介して共通
点Ｍへ接続されている。

２つのスイッチは出力信号の制御の下で交互にスイッチ
・オンされる。

スイッチ３４は出力信号の符号が負のときスイッチ・オ
ンにさ札 スイッチ３３は符号が正のときオンに切換え
られる。

従って時間期間Ｔ′十中は点Ｍに接続されたＣ値のキャ
パシタ３５は電流−■で放電され、時間期間Ｔ’中はキ
ャパシタは電流＋Ｉで充電される。

そこでキャパシタの端子電圧ＶＭは第２ｂ図の実線によ
って示された形状をとる。

若しも零オフセットが生じるならば、電圧■ヤは零の平
均値をとらず、通電時間の初めと終りの間に電位差△■
や＝（ＩＴ’ −ＩＴ’＋）１／Ｃ（ここでＣはキャパ
シタンスを表わす）を生じる。

キャパシタの端子に発生された電圧は点Ｍへ供給される
。

そのことは零オフセツト補償信号を入力信号に加えるこ
とと等価である。

ループ状にされたその装置はキャパシタの充電量及び放
電量が等しいとぎそのバランス状態に到達する。

このときキャパシタの端子電圧は破線で示された形状を
とり、その出力信号は零に中心位置づけされる。

電流十Ｉ、７Ｉ及びキャパシタの諸値は伝送されるべき
入力信号の最低周波数、その最低レベル、及び最大レベ
ルの信号に対して装置によって導入される許容最大オフ
セットに関連して選ばれなければならないこと明らかで
ある。

本発明の詳細な説明する目的で第３図に示された回路は
若干の欠点を持っている。

欠点の１つは交互に切換えられる２つの電流源を必要と
することから生じる。

実際にはこれらの電流源は、一方をＮＰＮ型の他方をＰ
ＮＰ型のトランジスタを用いて実施される。

しかしそのようなトランジスタは異なったスイッチング
時間を持つことが知られている。

そのため、キャパシタを充・放電するのに必要とする時
間は零オフセットがないときでさえ夫々相異する結果を
生じる。

−第２回路例− 第４図に示した回路を用いると、この欠点を克服するこ
とができる。

このため夫々電流−■及び２Ｉを供給する２つの電流源
４１及び４２が使用される。

これらの電流源は連続的に動作する。電流源４２はバイ
アス電圧＋■３に接続され、電流源４１はバイアス電圧
−■１に接続される。

この回路は第３図に示されたキャパシタ３５と同様なキ
ャパシタ４５と、３個のダイオード４３，４４゜４６と
、トランジスタ４７及び抵抗器４８より成るゲートとを
含んでいる。

電流源４２はダイオード４３．４４を介して電流源４１
へ接続される（ダイオード４３のアノードが点Ａで電流
源４２へ、ダイオード４４のカソードが点Ｍで電流源４
１へ夫々接続される）。

ダイオード４６のアノードは点Ａへ接続され、そのカソ
ードは点Ｂでトランジスタ４７のコレクタへ接続される
。

点Ｂは抵抗器４８を介してバイアス電圧＋Ｖ２＜＋Ｖ２
へ接続される。

トランジスタ４７のエミッタは接地さ払 そのベースは
前段（例えばＡ／Ｄ変換器）の出力信号の符号に関する
情報を受取る。

出力信号の符号が負であるとき、キャパシタ４５が電流
＋Ｉで充電されなければならない。

従ってトランジスタはオフにさね、点Ｂのレベルが点Ａ
のレベルよりも高くなってダイオード４６がオフにさ札
ダイオード４３及び４４を導通させる（オン状態にす
る）。

電流源４２はキャパシタに電流２Ｉを供給し、電流源４
１はキャパシタから電流−■を引出す。

その結果キャパシタは電流Ｉで充電されることになる。

出力信号の符号が正であるときトランジスタ４７は導通
状態（オン）にされ、ダイオード４６を導通状態にして
、電流源４２から供給される電流をダイオード４６及び
トランジスタ４７を介して大地へ差向ける。

ダイオード４３のアノードは大地電位にあるのでダイオ
ード４３及び４４の両者は点Ｍへ電流の流れるのを阻止
する。

従ってキャパシタに放電電流−■が供給される。

第４図に示された回路は、第２ｂ図に示された形状をと
る電圧■やを発生するための第３図に示された回路と同
様に動作する。

第５図は第４図に示された回路の詳細図である。

第４図及び第５図に示された回路に共通な素子には同じ
参照番号が付されるが、第５図ではダッシュ（′）記号
が付加される。

第５図に示された回路は夫々導線５１及び５２に電流＋
２１及び−１を供給する２つの電流源４１′及び４ｚを
含む。

電流源４２′は第４図の回路で示されたようにダイオー
ド４３及び４４′を介して電流源４ｆと直列接続されて
いる。

キャパシタ４５′はダイオード４４′と電流源４１′の
接続点である所の点Ｍへ接続されている。

第４図で説明されたように出力信号の符号によってその
導通状態が制御される所のダイオード４６′は出力信号
の符号が正のとき電流源４ｚによって供給される電流を
大地に導く。

電流２Ｉ及びＩを発生させるために３個のトランジスタ
ＴＩ 、Ｔ２ 、Ｔ３が使用される。

それらのエミッタは夫々抵抗器Ｒ１、Ｒ２、Ｒ３を介し
て電圧−■１へ接続さへそれらのベースは大地と電圧−
Ｖｌの間に直列接続された２つの抵抗器Ｒ４及びＲ５の
共通接続点に接続されている。

２つの抵抗器Ｒ４，Ｒ５は夫々トランジスタＴＩ。

Ｔ２．Ｔ３のベースへ適当なバイアス電圧を供給する。

トランジスタＴ１及びＴ２のコレクタは導線５３へ共通
接続さね、トランジスタＴ３のコレクタは導線５２へ接
続さへかくて導線５３の電流は２１に等しく、導線５２
の電流はＩに等しくなる。

ダイオードＤ１、トランジスタＴ ４１． Ｔ ５ 、
Ｔ６゜Ｔ７、及び抵抗器Ｒ６，Ｒ７は導線５３の電流を
導線５１へ反らせる所の電流反射器（ｃｕｒｒｅｎｔｍ
ｉｒｒｏｒ ）である。

この電流反射器は次のようなものである。

ＰＮＰ トランジスタＴ４のエミッタはＮＰＮ）ランリ
スタＴ５のコレクタに接続されている。

トランジスタＴ５のコレクタとトランジスタＴ４のエミ
ッタの接続点は抵抗器Ｒ６を介してバイアス電圧子■１
へ接続されている。

Ｔ４のベースはダイオードＤ１のアノードへ接続さね、
そのカソードはトランジスタＴ５のエミッタへ接続され
ている。

ＰＮＰトランジスリス６のベースはＮＰＮ Ｉ−ランリ
スタＴ４のベースへ接続されている。

第４図の点Ａに相当する点λがＮＰＮ）ランリスタＴＩ
のエミッタに設置される。

トランジスタＴ５のエミッタの献′は２つの直列ダイオ
ードＤ２及びＤ３を介してトランジスタＴＩ 、Ｔ２の
コレクタへ接続されるので、トランジスタＴＩ 、Ｔ２
のコレクタとＴ５のエミッタ間に同じ電圧■。

Ｆ、が存在する。

Ｔ３のコレクタとＴＩのエミッタ間も同じである。

電流源４ｚはトランジスタＴ６．Ｔ？より成り、電流源
４丁はトランジスタＴ３より成る。

ダイオードＤ４のカソードはキャパシタ４５′が接続さ
れた点Ｍに接続され、そのアノードは大地に接続されて
、電解コンデンサである所のキャパシタ４５′が回路の
スイッチ・オン時に逆バイアスされるのを防止している
。

点Ｍ′の電圧はキャパシタが放電されるのを防止するた
め、利得１、高入力インピーダンス、低出力インピーダ
ンスを有する出力回路へ供給される。

この出力回路は差動増幅器として構成された２つのＮＰ
Ｎトランジスリス８．Ｔ９より成る。

トランジスタＴ８．Ｔ９のエミッタはダイオードＤ５及
びＮＰＮトランジスタＴ１０より成る電流源へ接続され
る。

トランジスタＴ１０のコレクタはトランジスタＴ８ 、
Ｔ９のエミッタへ接続され、そのエミッタはダイオード
Ｄ５のアノードへ接続され、ダイオードＤ５のカソード
は抵抗器Ｒ８を介して電圧＝■１へ接続される。

トランジスタＴ１０のベースはトランジスタＴＩ 、Ｔ
２ 、Ｔ３のベースへ接続される。

トランジスタＴ８．Ｔ９のコレクタ電流はＰＮＰ型の２
つのトランジスタＴ１１及びＴ１２によって設定される
電流と同じである。

Ｔｌｌ 、Ｔ１２のエミッタは電圧子■１へ接続さ札
それらのベースは相互に接続される。

トランジスタＴ１１のコレクタはＴ９のコレクタへ接続
される。

トランジスタＴ１２のベースとコレクタは相互に接続さ
れているので、トランジスタＴ１２はダイオードとして
動作する。

Ｔ１２のコレクタは２つのＮＰＮトランジスタＴ１３．
Ｔ１４及びダイオードＤ６より成る補償回路を介してト
ランジスタＴ８のコレクタへ接続される。

トランジスタＴ１３のコレクタはトランジスタＴ１２の
コレクタへ接続さへ そのエミッタはトランジスタＴ１
４のコレクタへ接続され、ベースはトランジスタＴ４の
エミッタへ接続される。

トランジスタＴ１４のエミッタはトランジスタＴ８のコ
レクタへ接続される。

トランジスタＴ１３．Ｔ１４のベースはダイオードＤ６
を介して相互に接続される（ダイオードＤ６のアノード
はトランジスタＴ１３のベースに、そのカソードはトラ
ンジスタＴ１４のベースに夫々接続される）。

この補償回路により、実質的に反対の電流でキヤパシタ
を充電及び放電することが出来る。

実際には、 トランジスタＴ８のベースへ接続された導
線５５を通って流れる電流ｉ、が存在する。

従って若しも補償電流がないならばキャパシタはＩ−ｉ
で充電され且つ−１ｌｂで放電される。

トランジスタＴ１３．Ｔ１４のベースへ接続された導線
５６を通って電流２ ｔ ｂが流れる。

従って導線５３及び５１を通って電流２ Ｉ ＋ ２
ｌ ｂが流れて、充電電流は２ Ｉ Ｉ ＋ ２ ｉ
ｂ ｓ ｂ ＝１＋ｉ となり、放電電流は−１ｌｂ
となる。

従す って充電電流と放電電流は実質的に反対の大きさを持つ
。

これに加えて出力回路は電圧＋■１及び−■１の間に直
列接続されたＮＰＮトランジスタＴ１５及びＴ１６より
成るインピーダンス逓倍器を含む。

トランジスター５のコレクタは電圧＋■１に接続され、
そのエミッタはトランジスタＴ１６のコレクタに接続さ
れる。

トランジスタＴ１５のベースはトランジスタＴ９のコレ
クタに接続さ札 トランジスタＴ１５のエミッタはトラ
ンジスタＴ９のベースへも接続される。

トランジスタＴ１６のベースはトランジスタＴ１０のベ
ースに接続され、そのエミッタは順方向バイアスされた
ダイオードＤ７及び抵抗器９を介して電圧−■１へ接続
される。

基準電圧として利用される電圧Ｖ′ヤが抵抗器ＲＩＯを
介してトランジスタＴ９のベースから取出される。

第５図に示された回路は一例として示したに止まり別の
回路でも実施できること勿論である。

第３図、第４図、第５図を参照して説明された回路は、
第２ｂ図に示されたような電圧■ヤの形状に起因するリ
ップルを入力信号に付加する。

このリップルは若しもその振幅が最下位有効ビットの振
幅よりも小さければ（アナログ・ディジクル変換器では
）許容される。

一発間の実施例− 適用例によってはそのリップルが障害になりうる。

従って第６図及び第７図を参照しつつ、入力信号に付加
されたリップルをキャンセルしうる所の本発明の実施例
について説明する。

この実施例は、零オフセットがないとぎＴ＋がＴ−と相
異する所の信号処理装置によって導入される所の零オフ
セットに対する補償用に使用しうると言う別の利点を持
っている。

この実施例の回路は電流源のスイッチ・オン時間が相異
する点で前の実施例と異なっている。

この回路では電流源は入力信号の全通電時間中スイッチ
・オンされることはなく、変換器の出力信号の符号が入
力信号の符号と相異する間だけスイッチ・オンされる。

第６図は第３図に示されたような点Ｍにどのようにして
基準レベルを発生するかを説明する図である。

第６ａ図は夫々正の零オフセットの場合及び負の零オフ
セットの場合について、電流源がスイッチ・オンされる
時間を十及びｔ−を図解している。

図示の通りこれらの時間は出力信号が真の零を横切る時
刻及びオフセットされた零を横切る時刻間の経過時間に
相当する。

第３図及び第４図に示された回路の電流源３３或いは４
１は時間ｔ＋の間キャパシタを放電し、電流源３４、或
いは４２と４１は時間を−の間だけキャパシタを充電し
て、点Ｍに基準レベルを発生するようにする。

所与の方向への零オフセットに対して時間を−及びｔ＋
の間片方の電流源のみがスイッチ・オンさね、これらの
時間外には電流源はスイッチ・オフされて、キャパシタ
のレベルを一定に保つ。

信号６０−ｂ及び６０−ｃの負の零オフセット及び正の
零オフセットに対して発生された基準レベルが第６ｂ図
及び第６Ｃ図に示される。

ＡＤ変換器に限って言えば、出力信号は入力信号と同じ
符号のものであり、入力信号の符号化された値を持つ。

従って（信号のディジタル出力は表現するのが難しいの
で）信号６０−ｂ及び６０−Ｃで入力信号を表わすこと
にする。

第６ｂ図及び第６０図について説明する。

入力信号に相当する出力信号が真の零よりも高い間、信
号６１−ｂ及び６１−ｃは高レベルをとる。

オフセットされた零よりも入力信号が高い開信号６２−
ｂ及び６２−ｃは高レベルをとる。

このことから夫々６３−ｂ及び６３−Ｃで示されたよう
な時間を−及びｔ十が導出される。

負のオフセット（第６ｂ図）に対してはキャパシタは時
間ｔ＝の間充電され、正のオフセット（第６Ｃ図）に対
しては時間ｔ＋の間放電される。

負のオフセット及び正のオフセットに対するキャパシタ
端子の電圧レベル■ヤが夫々６４−ｂ及び６４−Ｃによ
つて示される。

従ってこのような実施例によれば、前述の適切な時間中
に於けるキャパシタの充電或いは放電を制御しうる制御
回路が、第３図或いは第４図の回路に付加されなければ
ならない。

これらの回路は本発明の実施例により相異すること明ら
かである。

第７図は第３図の電流源３２及び３１のスイッチ・オン
を制御するための制御回路を示す。

この実施例によれば、オフセットが一つの特定方向を持
つとき動作する電流源は唯１つであるので、電流源の切
換時間を実質的に等しくする必要はない。

変換器に於ては、出力信号がオフセットされた零よりも
高いか或いは低い所の時間期間に関する情報は符号化さ
れた信号の符号によって与えられる。

それに加えて、オフセットがないときは出力信号の符号
は入力信号の符号と当然同じであるので、出力信号が真
の零よりも高いか或いは低い時間期間Ｔ十或はＴ−に関
する情報を得るには、入力信号を零と比較する零交差を
検出するための比較器（第１図の７３）を設ければ十分
である。

第１図及び第３図の回路と第７図の回路に共通な素子に
は同じ参照番号が付されているが、第７図のものにはダ
ッシュ（′）が追加される。

第７図の回路は変換されるべきアナログ信号を受取る入
力キャパシタ２と第１図に示されたのと同じ構造（即ち
サンプル兼保持回路、比較器、基準レベル発生器を含む
構造）のＡ／Ｄ変換器とを含む。

入力信号はキャパシタ３５′が接続されている点Ｍ”に
関して基準づけられる。

オフセット符号に従って形状６４−ｂ或いは６４−ｃの
何れかを取る補償電圧■４が点Ｖ１こ発生される。

この回路は点Ｍ１こ夫々電流＋Ｉ及び−■を供給する２
つの電流源３２′及び３１′を有し、夫々線７１及び７
２上の信号によってスイッチ オンされるとき点Ｍ′の
電圧は６４−ｂ及び６４−ｃの形状を取る。

その回路は信号６４−ｂ及び６４−ｃの発生を制御する
ための制御回路を含む。

この制御回路は論理回路兼比較器７３より成り、その一
方の入力は、キャパシタ２′と同じ値を持つキャパシタ
７４及び抵抗器Ｒ１を介して入力信号を受取り、他方の
入力は抵抗器Ｒ２を介して接地されている。

比較器の出力信号は波形６１−ｂ或いは６１−ｃを取る
。

即ちそれはＡ／Ｄ変換器の場合、入力信号の符号及び出
力信号の符号が同じであるので変換器の出力信号の真の
符号を表わす。

オフセット零に対する出力信号６２−ｂ或いは６２−ｃ
の符号に関する情報がＡ／Ｄ変換器によって与えられる
。

２つのインバータ７５及び７６と２つのＡＮＤ回路７７
及び７８より成る論理回路が夫々線７１及び７２上に制
御信号６３−ｂ及び６３−ｃを供給する。

インバータ７５及び７６は比較器７３の出力及びＡ／Ｄ
変換器の出力へ接続される。

ＡＮＤ回路７７はオフセット零に対する符号に関する情
報をその一方の入力で受取り、他方の入力はインバータ
７５の出力を受取る。

従って出カフ１に於て信号６３−ｂを供給する。

ＡＮＤ回路７８はその一方の入力で比較器７３より供給
される実際の符号情報を受取り、他方の入力でインバー
タ７６の出力を受取る。

従ってその出力線７２上に信号６３−ｃを供給する。

従って電流源３２′は信号６３−ｂが高レベルを取ると
きスイッチ・オンされ、点Ｍ”の基準信号は６４−ｂに
よって表わされた形状を取る。

電流源３１′は信号６３−ｃが高レベルを取るときスイ
ッチ・オンされ、点Ｍ”の基準信号は６４−ｃによって
表わされた形状を取る。

上述の発明はアナログ・ディジタル変換器を提供する。

この実施例には比較器及び論理回路が付加されている。

本発明に従う実施例に於て、異なったアナログ装置で実
施するため必要とされる素子はその装置が実行する機能
によって決まること勿論である。

しかし当業者ならば、信号６３−ｂ及び６３−ｃの発生
を制御するための第７図に関して開示された制御回路を
任意形式の実施例に容易に適用しうるであろう。

【図面の簡単な説明】

第１図は本発明の補償回路が導入されたアナログ ディ
ジタル変換器の概略図、第２ａ図及び第２ｂ図はアナロ
グ装置の出力信号及び点Ｍに於て発生された電圧を示す
図、第３図は第１の回路伝第４図は第２の回路ｆＬ第５
図は第２の回路例に従う回路を詳細に示す図、第６ａ図
、第６ｂ図、第６ｃ図は負の零オフセット及び正の零オ
フセットが関与したとき本発明の実施例に従って訂正が
なされる時間関係を示す時間図、第７図は本発明のこの
実施例を示す図である。 第３図及び第４図に於て、３１・・・・・・電流源−■
、３２・・・−・・電流源＋Ｉ、３３ 、３４・・・−
・・スイッチ手段、３５−・・・・・キャパシタ、４１
・・・・・・電流源−■、４２・・・・・・電流源２Ｉ
、４５・・・・・・キャパシタ、４６・・・・・・ダイ
オード、４７・・・・・・トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 少くとも１つの入力と１つの出力を有し上記入力に
   アナログ信号を受取って上記出力に零オフセットを含ん
   だ出力信号を出すアナログ装置に於ける該零オフセット
   を補償するためのものであって 入力信号を零と比較することによって出力信号が真の零
   を横切る時刻を入手する手段と、負の零オフセットのと
   き、正に向う上記出力信号が真の零を横切る時刻及びオ
   フセットした零を横切る時刻間の経過時間ｔ−を検出す
   る手段と、第１の端子Ｖ及び大地に接続された端子を有
   する記憶キャパシタと、 上記経過時間ｔ−の間だけ端子Ｖ＼充電電流−■を供給
   する手段と、 正の零オフセットのとき、正に向う上記出力信号が真の
   零を横切る時刻及びオフセットした零を横切る時刻間の
   経過時間ｔ＋を検出する手段と、上記経過時間を十の間
   だけ端子Ｖ尺放電電流−■を供給する手段と、 キャパシタの充電及び放電ｌにより端子ｙに発生される
   電圧を入力信号に加えるための手段と、を含む零オフセ
   ツト補償装置。