JPS6029025A - Ａ−ｄ変換器のオフセット・ドリフト補正回路 - Google Patents
Ａ−ｄ変換器のオフセット・ドリフト補正回路Info
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- JPS6029025A JPS6029025A JP12824783A JP12824783A JPS6029025A JP S6029025 A JPS6029025 A JP S6029025A JP 12824783 A JP12824783 A JP 12824783A JP 12824783 A JP12824783 A JP 12824783A JP S6029025 A JPS6029025 A JP S6029025A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ信号をディジタル信号に変換する技術
において、オフセットのときのディジタル出力値を任意
に設定したり、自動的にそのオフセットのドリフトラ補
正するＡ−Ｄ変換器のオフセット・ドリフト補正回路に
関するものである。
において、オフセットのときのディジタル出力値を任意
に設定したり、自動的にそのオフセットのドリフトラ補
正するＡ−Ｄ変換器のオフセット・ドリフト補正回路に
関するものである。
アナログ信号をディジタル信号に変換するＡ−Ｄ変換器
において、精度良くアナログ信号をディジタル信号に変
換するためにはＡ−Ｄ変換器の持つオフセット（アナロ
グ信号が零のときのディジタル出力値）のドリフトを温
度変化、経時変化を合わせてできるだけ小さく抑えなけ
ればならない。逆に高精度になると、このオフセット・
ドリフトによりそのＡ−Ｄ変換器の精度が決定されるこ
とになる。
において、精度良くアナログ信号をディジタル信号に変
換するためにはＡ−Ｄ変換器の持つオフセット（アナロ
グ信号が零のときのディジタル出力値）のドリフトを温
度変化、経時変化を合わせてできるだけ小さく抑えなけ
ればならない。逆に高精度になると、このオフセット・
ドリフトによりそのＡ−Ｄ変換器の精度が決定されるこ
とになる。
このオフセット・ドリフトラ抑える方法としては従来よ
り （１） Ａ−Ｄ Ｋ換器自体の精度追求。
り （１） Ａ−Ｄ Ｋ換器自体の精度追求。
（２） ＣＰＵ （マイクロコンピュータなど）を用い
た補正。
た補正。
などがあげられる。
これらのうち、（１）においてはＡ−Ｄ ｆ換器を構成
する部品の精度を向上させてオフセット・ドリフトラ抑
える方法であるが、これは精度的に限界があり、コスト
も肩く、Ａ−Ｄ変換器自体の特性に依存してし甘う欠点
がある。
する部品の精度を向上させてオフセット・ドリフトラ抑
える方法であるが、これは精度的に限界があり、コスト
も肩く、Ａ−Ｄ変換器自体の特性に依存してし甘う欠点
がある。
１だ（２）の方法においてはＣＰＵ ”、（用いてＡ−
Ｄ変換器のオフセラトラ補正データとして読み取り、そ
の値を用いてソフト的に補正（引きｘ）したり、また、
補正回路としてディジタル信号をアナログ信号に変換す
るＤ−Ａ変換器を用いてそのディジタル入力に先の補正
データを与え、この補正データのＤ−Ａ変換器のアナロ
グ出力でＡ−Ｄ変換器のアナログ信号入力に補正を加え
るようにするものであるが、この方法はｃＰＵやそのコ
ントロール回路およびソフトウェアが必要であり、シス
テム的には複雑となる。
Ｄ変換器のオフセラトラ補正データとして読み取り、そ
の値を用いてソフト的に補正（引きｘ）したり、また、
補正回路としてディジタル信号をアナログ信号に変換す
るＤ−Ａ変換器を用いてそのディジタル入力に先の補正
データを与え、この補正データのＤ−Ａ変換器のアナロ
グ出力でＡ−Ｄ変換器のアナログ信号入力に補正を加え
るようにするものであるが、この方法はｃＰＵやそのコ
ントロール回路およびソフトウェアが必要であり、シス
テム的には複雑となる。
本発明は上記の事情に鑑みて成されたもので、任意に設
定したオフセットレベルに自動的に精朋良く補正するこ
とができるようにしてオフセット・ドリフトを抑制する
ようにしたＡ−Ｄ変換器のオフセット・ドリフト補正回
路を提供することを目的とする。
定したオフセットレベルに自動的に精朋良く補正するこ
とができるようにしてオフセット・ドリフトを抑制する
ようにしたＡ−Ｄ変換器のオフセット・ドリフト補正回
路を提供することを目的とする。
すなわち、本発明は手記目的を達成するため、Ａ−Ｄ変
換モード時に閉成されＡ−Ｄ変換すべきアナログ電圧を
入力する第１のスイッチと、補正モード時に閉成され、
接地電位を供給する第２のスイッチと、これら各スイッ
チを介して与えられる電圧と補正電圧との差の電圧ヲ得
る手段と、この差の電圧を得て逐次これをディジタルｆ
＋Ｍに変換するＡ−Ｄ変換手段と、所望のオフセット設
定値を設定する設定手段と、補正モード時、このオフセ
ット設定値を基章にＡ−Ｄ変換手段の出力するディジタ
ル値を比較すると共にその差の正負に応じた極性選択の
ための信号を出力する比較手段と、補正モード時、Ａ−
Ｄ変換手段がＡ−Ｄ変換を行う毎に該Ａ−Ｄ変換手段の
最下位１ビツトに対応するアナログ量相当の補正・母ル
スを発生する補正パルス発生手段と、この補正パルスを
前記極性選択のための信号により選択される極性で出力
する手段と、この手段を介して与えられた補正パルスを
積分して保持し、これを前記補正電圧として出力する積
分手段とより構成し、補正モード時にＡ−Ｄ変換手段よ
り出力されるディジタル値とＡ−Ｄ変換手段に対する所
望のオフセット設定値とを比較し、ディジタル値がオフ
セット設定値と異なるときはその差の正負［Ｕ：、じた
極性選択のための信号を発出させ、Ａ−Ｄ変換毎に補正
パルス発生手段よシ出力される該Ａ−Ｄ変換手段の最下
位桁１ビツトに対応するアナログ量相当の補正パルスを
前記極性選択のための信号により選択される極性で得て
これを積分手段に積分させてゆくようにし、Ａ−Ｄ変換
を複数回繰シ返すことによってＡ−Ｄ変換手段のオフセ
ット値がオフセット設定値になるように上記最下位桁Ｊ
ビットに対応するアナログ量ずつ積分値が補正され該オ
フセット設定値になるような積分値が得られてこれｆｔ
Ａ−Ｄ変換手段のオフセット補正用に用いるようにする
ことによすＡ−Ｄ変換モード時にオフセット・ドリフト
の高精度な補正ができるようにし、また補正モードを逐
次実行することによｆｉ Ａ−Ｄ変換手段のオフセット
全所望のオフセット設定値になるよう自動的に補正する
ようにする。
換モード時に閉成されＡ−Ｄ変換すべきアナログ電圧を
入力する第１のスイッチと、補正モード時に閉成され、
接地電位を供給する第２のスイッチと、これら各スイッ
チを介して与えられる電圧と補正電圧との差の電圧ヲ得
る手段と、この差の電圧を得て逐次これをディジタルｆ
＋Ｍに変換するＡ−Ｄ変換手段と、所望のオフセット設
定値を設定する設定手段と、補正モード時、このオフセ
ット設定値を基章にＡ−Ｄ変換手段の出力するディジタ
ル値を比較すると共にその差の正負に応じた極性選択の
ための信号を出力する比較手段と、補正モード時、Ａ−
Ｄ変換手段がＡ−Ｄ変換を行う毎に該Ａ−Ｄ変換手段の
最下位１ビツトに対応するアナログ量相当の補正・母ル
スを発生する補正パルス発生手段と、この補正パルスを
前記極性選択のための信号により選択される極性で出力
する手段と、この手段を介して与えられた補正パルスを
積分して保持し、これを前記補正電圧として出力する積
分手段とより構成し、補正モード時にＡ−Ｄ変換手段よ
り出力されるディジタル値とＡ−Ｄ変換手段に対する所
望のオフセット設定値とを比較し、ディジタル値がオフ
セット設定値と異なるときはその差の正負［Ｕ：、じた
極性選択のための信号を発出させ、Ａ−Ｄ変換毎に補正
パルス発生手段よシ出力される該Ａ−Ｄ変換手段の最下
位桁１ビツトに対応するアナログ量相当の補正パルスを
前記極性選択のための信号により選択される極性で得て
これを積分手段に積分させてゆくようにし、Ａ−Ｄ変換
を複数回繰シ返すことによってＡ−Ｄ変換手段のオフセ
ット値がオフセット設定値になるように上記最下位桁Ｊ
ビットに対応するアナログ量ずつ積分値が補正され該オ
フセット設定値になるような積分値が得られてこれｆｔ
Ａ−Ｄ変換手段のオフセット補正用に用いるようにする
ことによすＡ−Ｄ変換モード時にオフセット・ドリフト
の高精度な補正ができるようにし、また補正モードを逐
次実行することによｆｉ Ａ−Ｄ変換手段のオフセット
全所望のオフセット設定値になるよう自動的に補正する
ようにする。
〔発明の実施例〕
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明装置の構成を示すブロック図であシ、図
中１はアナログ信号の入力用スイッチ、２は接地用スイ
ッチである。これら両スイッチノ、２は一方が閉路状態
にあるときは他方目開路状態にあり、図示しないコント
ローラにより切換えら釣る。３はこれらスイッチ１，２
を介して与えられる入力が非反転側入力端子に供給され
ると共に後述するオフセット・ドリフト補正出力が反転
側入力端子に供給されて両者の差の出力全増幅し出力す
る演算増幅器による差動増幅器である。４はこの差動増
幅器３の出力をディジタル値に変換して出力するＡ−Ｄ
変換器であり、５け所望とするオフセット値全設定する
オフセント設定値を基準に前記Ａ−Ｄ ｆ換器４の出力
するディジタル値を比較すると共にその比較結果に旧じ
例えば比較値が基準値奮起えるときには論理レベル”Ｌ
”信号を、また基準値を下廻るときには論理レベル”Ｈ
”信号を極性切換信号として出力する比較器である。７
は前記図示しない制御系の出力するコントロール信号に
よ多制御され、Ａ−Ｄ ｆ換器４のサンプリング期間に
合わせて補正パルスを１つずつ発生する補正／’Ｐルス
発生回路、８はこの補正パルス発生回路７の出力する補
正／ぐルスを比較器６の極性切換信号に応じて極性？切
換えて出力する極性切換回路である。この極性切換回路
８は極性切換信号が°Ｌ”のとき補正Ａ’ルスの極性を
正に、才たＨ”のとき、補正・千ルスの極性を負に切換
えて出力する。９はこの極性切換回路８の出力を積分す
ると共に積分時の積分抵抗や積分コンデンサの定数に応
じた誤差分の補正量Δｖｌ補正してオフセット・ドリフ
ト補正出力として差動増幅器３＋ｃ与える積分器である
。
中１はアナログ信号の入力用スイッチ、２は接地用スイ
ッチである。これら両スイッチノ、２は一方が閉路状態
にあるときは他方目開路状態にあり、図示しないコント
ローラにより切換えら釣る。３はこれらスイッチ１，２
を介して与えられる入力が非反転側入力端子に供給され
ると共に後述するオフセット・ドリフト補正出力が反転
側入力端子に供給されて両者の差の出力全増幅し出力す
る演算増幅器による差動増幅器である。４はこの差動増
幅器３の出力をディジタル値に変換して出力するＡ−Ｄ
変換器であり、５け所望とするオフセット値全設定する
オフセント設定値を基準に前記Ａ−Ｄ ｆ換器４の出力
するディジタル値を比較すると共にその比較結果に旧じ
例えば比較値が基準値奮起えるときには論理レベル”Ｌ
”信号を、また基準値を下廻るときには論理レベル”Ｈ
”信号を極性切換信号として出力する比較器である。７
は前記図示しない制御系の出力するコントロール信号に
よ多制御され、Ａ−Ｄ ｆ換器４のサンプリング期間に
合わせて補正パルスを１つずつ発生する補正／’Ｐルス
発生回路、８はこの補正パルス発生回路７の出力する補
正／ぐルスを比較器６の極性切換信号に応じて極性？切
換えて出力する極性切換回路である。この極性切換回路
８は極性切換信号が°Ｌ”のとき補正Ａ’ルスの極性を
正に、才たＨ”のとき、補正・千ルスの極性を負に切換
えて出力する。９はこの極性切換回路８の出力を積分す
ると共に積分時の積分抵抗や積分コンデンサの定数に応
じた誤差分の補正量Δｖｌ補正してオフセット・ドリフ
ト補正出力として差動増幅器３＋ｃ与える積分器である
。
前記補正パルス発生回路７は演算増幅器ＯＰ１゜スイッ
チＳＷ１、入力抵抗Ｒ１を用いて第２図の如き構成とな
っており、入力抵抗Ｒ１ｆ介して演算増幅器ＯＰＩの非
反転側入力端子にｖＲＥＦなる電圧を印加してあシ、ス
イッチＳＷＪを時間幅Ｔだけ閉じることによシ該非反転
側入力端子の電位全接地電圧とし、これによって時間幅
Ｔでｖ８゜２なる電圧のパルスを発生できるようになっ
ている。
チＳＷ１、入力抵抗Ｒ１を用いて第２図の如き構成とな
っており、入力抵抗Ｒ１ｆ介して演算増幅器ＯＰＩの非
反転側入力端子にｖＲＥＦなる電圧を印加してあシ、ス
イッチＳＷＪを時間幅Ｔだけ閉じることによシ該非反転
側入力端子の電位全接地電圧とし、これによって時間幅
Ｔでｖ８゜２なる電圧のパルスを発生できるようになっ
ている。
！た、積分器９け演算増幅器ＯＰ２と入力抵抗Ｒ２、積
分コンデンサＣを用いて第３図の如く構成されており、
Ｒ２とＣで定まる時定数をもって入力電圧を積分するも
のである。
分コンデンサＣを用いて第３図の如く構成されており、
Ｒ２とＣで定まる時定数をもって入力電圧を積分するも
のである。
次に上記構成の本装置の作用について説明する。
水袋ＲはＡ−Ｄ変換モーＰと補正モーＰの二つのモード
を選択できるようになっており、補正モーＰはＡ−Ｄ変
換の休止期間となる。
を選択できるようになっており、補正モーＰはＡ−Ｄ変
換の休止期間となる。
今、補正モードが選択されたとすると、図示しない制御
系の出力するコントロール信号によりスイッチ１が開放
され、スイッチ２が閉成される。スイッチ２け接地され
ていることからこれによって零Ｖの電圧が差動増幅器３
の非反転側入力端子に与えられることになる。
系の出力するコントロール信号によりスイッチ１が開放
され、スイッチ２が閉成される。スイッチ２け接地され
ていることからこれによって零Ｖの電圧が差動増幅器３
の非反転側入力端子に与えられることになる。
今、初期状態であれば積分器９の出方は零であることが
ら差動増幅器３は零なる入力に対応して零なる出力を発
生し、Ａ−Ｄ 変換器４に与えることになる。この入力
に対し、Ａ−Ｄ変換器４は図示しない制御系よシ所定の
タイミングで与えられるコントロール信号に従い、通常
のＡ−Ｄ変換動作を行い、ディジタル値に変換して出力
する。
ら差動増幅器３は零なる入力に対応して零なる出力を発
生し、Ａ−Ｄ 変換器４に与えることになる。この入力
に対し、Ａ−Ｄ変換器４は図示しない制御系よシ所定の
タイミングで与えられるコントロール信号に従い、通常
のＡ−Ｄ変換動作を行い、ディジタル値に変換して出力
する。
このディジタル値は比較器６Ｖｃ与えられ、オフセット
設定器５により予め設定されているオフセット値と比較
される。比較器６はこの比較の結果、Ａ−Ｄ変換器４の
出力するディジタル値がオフセット設定器５よシ与えら
れるオフセット値より大きいか小さいかによ、９ ”Ｈ
”または”Ｌ”の信号を極性切換信号として出力する。
設定器５により予め設定されているオフセット値と比較
される。比較器６はこの比較の結果、Ａ−Ｄ変換器４の
出力するディジタル値がオフセット設定器５よシ与えら
れるオフセット値より大きいか小さいかによ、９ ”Ｈ
”または”Ｌ”の信号を極性切換信号として出力する。
一方、図示しない制御系からのコントロール信号を受け
てＡ−Ｄ変換器４のＡ−Ｄ変換休止期間に同期して補正
パルス発生回路７よシ補正パルスがｌ ｚＲルス出力さ
れ、極性切換回路８に与えられる。この極性切換回路８
は比較器６の出力する極性切換信号に応じ補正パルスの
極性を切換えて出力するもので例えば極性切換信号が１
１Ｌ”ならば補正パルスの極性を正で、また°“Ｈ”な
らば負の極性として積分器９に与える。この補正パルス
を受けると積分器９はこの補正パルスを積分して保持し
、その保持した積分値をオフセットの補正信号として差
動増幅器３の反転側入力端子に与える。これが基量サイ
クルであり、この基準サイクル１回でオフセット補正量
がＡ−Ｄ変換器４の最小の分解能である最小桁１ビット
分に対応するアナログ量相当となるように回路定数を設
定しておく。
てＡ−Ｄ変換器４のＡ−Ｄ変換休止期間に同期して補正
パルス発生回路７よシ補正パルスがｌ ｚＲルス出力さ
れ、極性切換回路８に与えられる。この極性切換回路８
は比較器６の出力する極性切換信号に応じ補正パルスの
極性を切換えて出力するもので例えば極性切換信号が１
１Ｌ”ならば補正パルスの極性を正で、また°“Ｈ”な
らば負の極性として積分器９に与える。この補正パルス
を受けると積分器９はこの補正パルスを積分して保持し
、その保持した積分値をオフセットの補正信号として差
動増幅器３の反転側入力端子に与える。これが基量サイ
クルであり、この基準サイクル１回でオフセット補正量
がＡ−Ｄ変換器４の最小の分解能である最小桁１ビット
分に対応するアナログ量相当となるように回路定数を設
定しておく。
積分器９の出力を受けた差動増幅器３は該出力全反転し
てＡ−Ｄ変換器４に与えるのでＡ−Ｄ ｆ換器４の出力
するディジタル値はオフセラトラ最小桁１ビツト分補正
されてオフセット設定値に近づく。
てＡ−Ｄ変換器４に与えるのでＡ−Ｄ ｆ換器４の出力
するディジタル値はオフセラトラ最小桁１ビツト分補正
されてオフセット設定値に近づく。
このようにして基準サイクルを複数回繰υ返し行うこと
によｆｉ Ａ−Ｄ変換器４のオフセット値がオフセット
設定値にほぼ達するまで１回の基準サイクル毎にＡ−Ｄ
変換器４の最小桁１ビツト相当のアナログ量ずつ積分器
９の積分値は補正され、この積分値がＡ−Ｄ変換器４の
オフセット補正量としてＡ−Ｄ変換器４の入力を補正す
るための差動増幅器３に与えられるので、 Ａ−Ｄ変換
器４のオフセット値は最終的には最小桁の±１ビットの
範囲内で収束し、オフセット・ドリフトを補正できる。
によｆｉ Ａ−Ｄ変換器４のオフセット値がオフセット
設定値にほぼ達するまで１回の基準サイクル毎にＡ−Ｄ
変換器４の最小桁１ビツト相当のアナログ量ずつ積分器
９の積分値は補正され、この積分値がＡ−Ｄ変換器４の
オフセット補正量としてＡ−Ｄ変換器４の入力を補正す
るための差動増幅器３に与えられるので、 Ａ−Ｄ変換
器４のオフセット値は最終的には最小桁の±１ビットの
範囲内で収束し、オフセット・ドリフトを補正できる。
次にＡ−Ｄ変換モードに切換えるとスイッチ２は開路さ
れ、代ってスイッチ１が閉路される。
れ、代ってスイッチ１が閉路される。
また、このモート０時には図示しない制御系により比較
器６、極性切換回路８、補正パルス発生回路７は停止状
態に制御される。そして積分器９のみが補正モード時に
保持した積分値を差動増幅器３の反転側入力端子に与え
ている。従って、Ａ−Ｄ変換すべきアナログ信号が閉路
されているスイッチ１を介して差動増幅器３の非反転側
入力端子に与えられると、この差動増幅器３からの出力
は入力されたアナログ信号に対して積分器９からの積分
領分補正を加えたかたちで、すなわち、 Ａ−Ｄ変換器
４のオフセット領分の補正を加えたかたちの信号レベル
となってＡ−Ｄ変換−器４に与えられる。そのため、Ａ
−Ｄ変換器４から変換されて出力されるディジタル値は
Ａ−Ｄ変換すべきアナログ量に対応したオフセットのな
い正確なディジタル値となる。
器６、極性切換回路８、補正パルス発生回路７は停止状
態に制御される。そして積分器９のみが補正モード時に
保持した積分値を差動増幅器３の反転側入力端子に与え
ている。従って、Ａ−Ｄ変換すべきアナログ信号が閉路
されているスイッチ１を介して差動増幅器３の非反転側
入力端子に与えられると、この差動増幅器３からの出力
は入力されたアナログ信号に対して積分器９からの積分
領分補正を加えたかたちで、すなわち、 Ａ−Ｄ変換器
４のオフセット領分の補正を加えたかたちの信号レベル
となってＡ−Ｄ変換−器４に与えられる。そのため、Ａ
−Ｄ変換器４から変換されて出力されるディジタル値は
Ａ−Ｄ変換すべきアナログ量に対応したオフセットのな
い正確なディジタル値となる。
Ａ−Ｄ変換は例えばＣＴスキャナなどのように透過Ｘ線
量を電気量として検出してこれをディジタル量に変換し
、データとして収集してゆくような場合、被検体−断面
当り数秒乃至数分程度の間のデータ収集を行って画像再
構成処理に入るため、その画像再構成処理に入るとＡ−
Ｄ変換は行わない。したがって、電源投入直後とＡ−Ｄ
変換の行わない期間において、例えば制御系などにより
自動的に補正モードに設定するようにし、 Ａ−Ｄ変換
器４のオフセット・ドリフトラ補正するための補正量を
積分器９に保持させておくことにより常にオフセットの
ない高精度のディジタル変換が行えるようになる。
量を電気量として検出してこれをディジタル量に変換し
、データとして収集してゆくような場合、被検体−断面
当り数秒乃至数分程度の間のデータ収集を行って画像再
構成処理に入るため、その画像再構成処理に入るとＡ−
Ｄ変換は行わない。したがって、電源投入直後とＡ−Ｄ
変換の行わない期間において、例えば制御系などにより
自動的に補正モードに設定するようにし、 Ａ−Ｄ変換
器４のオフセット・ドリフトラ補正するための補正量を
積分器９に保持させておくことにより常にオフセットの
ない高精度のディジタル変換が行えるようになる。
尚、補正モードは手動による指令に基づいて行うように
しても良いが、Ａ−Ｄ変換を行わない期間に定期的に制
御系によシ補正モードに設定してオフセット・ドリフト
に対応した補正量を常に積分器９に保持させることがで
きるようにした方が良い。また、補正量が得られた時点
でＡ−Ｄ変換モードに自動的に切換わるようにすること
もできる。また、比較器６は比較値と基準値が一致した
ときは一致出力を出すことができるようにしてこれによ
ｆｉ Ａ−Ｄ変換モードに移行するようにすることもで
きる。
しても良いが、Ａ−Ｄ変換を行わない期間に定期的に制
御系によシ補正モードに設定してオフセット・ドリフト
に対応した補正量を常に積分器９に保持させることがで
きるようにした方が良い。また、補正量が得られた時点
でＡ−Ｄ変換モードに自動的に切換わるようにすること
もできる。また、比較器６は比較値と基準値が一致した
ときは一致出力を出すことができるようにしてこれによ
ｆｉ Ａ−Ｄ変換モードに移行するようにすることもで
きる。
ここで、補正モード時の動作について更に詳細に説明し
ておく。
ておく。
前述したようにこのモード時には入力段のスイッチ１が
開、スイッチ２が閉となシ、差動増幅器４の非反転側入
力端子はＡ−Ｄ変換すべきアナログ信号の入力が断たれ
ており、他方、スイッチ２によシ接地されて零Ｖに固定
されている。
開、スイッチ２が閉となシ、差動増幅器４の非反転側入
力端子はＡ−Ｄ変換すべきアナログ信号の入力が断たれ
ており、他方、スイッチ２によシ接地されて零Ｖに固定
されている。
差動増幅器３はこの零Ｖ信号’５Ａ−Ｄ変換器４の亭
入力に供給し、Ａ−Ｄ変換器４はこの信号をディジタル
変換する。この変換されたディジタル値はオフセット設
定器５により任意に設定されたオフセット設定値と比較
器６によシその大小が比較され、その結果が極性切換信
号として出力される。例えばＡ−Ｄ変換器４の出力する
ディジタル値が十進数で１０で、オフセット設定値がＯ
であったとすると、Ａ−Ｄ変換器４の出力値は基漁値で
あるオフセット設定値よシ大きいので比較器６の出力す
る極性切換信号は°′Ｌ”となる。
変換する。この変換されたディジタル値はオフセット設
定器５により任意に設定されたオフセット設定値と比較
器６によシその大小が比較され、その結果が極性切換信
号として出力される。例えばＡ−Ｄ変換器４の出力する
ディジタル値が十進数で１０で、オフセット設定値がＯ
であったとすると、Ａ−Ｄ変換器４の出力値は基漁値で
あるオフセット設定値よシ大きいので比較器６の出力す
る極性切換信号は°′Ｌ”となる。
一方、Ａ−Ｄ変換器４のＡ−’Ｄ変換を行わない期間（
この間には前回のＡ−Ｄ変換値が出力されている）に補
正パルス発生回路７より波高値ｖ０ア、ノｅ ルス幅Ｔ
ノ正のｆｌｌｋもつパルスが１パルス発生し、極性切
換回路８に供給される。
この間には前回のＡ−Ｄ変換値が出力されている）に補
正パルス発生回路７より波高値ｖ０ア、ノｅ ルス幅Ｔ
ノ正のｆｌｌｋもつパルスが１パルス発生し、極性切
換回路８に供給される。
今、極性切換信号がＩＩＴ（”のときはこの補正）４ル
スは一１倍にまた、′Ｌ”のときは＋１倍にされて積分
器９ｖＣ供給される。
スは一１倍にまた、′Ｌ”のときは＋１倍にされて積分
器９ｖＣ供給される。
積分器９ではこの補正・９ルス’ｋＨＷ分し、その出力
に なる補正電圧を今までの積分器出力Ｖ。０に加え、Ｖｏ
ｏ＋Δｖｃの電位として差動増幅器３０反転側入力端子
に供給する。
に なる補正電圧を今までの積分器出力Ｖ。０に加え、Ｖｏ
ｏ＋Δｖｃの電位として差動増幅器３０反転側入力端子
に供給する。
ここで、（４）式においてＲは積分抵抗、Ｃは積分コン
デンサの各定数であり、ΔｖｃがＡ−Ｄ変換器４の最小
桁１ビツトに相当する電圧となるように定数を定めて卦
〈。
デンサの各定数であり、ΔｖｃがＡ−Ｄ変換器４の最小
桁１ビツトに相当する電圧となるように定数を定めて卦
〈。
例えば８ピツ）ＩＯＶフルスケールのＡ−Ｄ変換器４の
場合、最小桁１ビツトに相当するΔＶ。
場合、最小桁１ビツトに相当するΔＶ。
は
Ｏｖ
Δｖｏ−丁傭３９ ｍＶ −（２）
となる。
ｖｏｏ＋ΔＶｃなる補正電圧が差動増幅器３に加えられ
ると差動増幅器３はこれを反転して後、Ａ−Ｄ変換器４
に与えるので、この状態で再びＡ−Ｄ変換を行うとＡ−
Ｔ）変換器４はこの補正電圧分補正されて最小桁１ビツ
トの士−２−の量子化誤差のもとでＡ−Ｄ変換を行い、
その出力は先の１０から１ビツト分オフセットに近づい
た１ビツトの９倍の値に縮少される。この出力は再びオ
フセット設定値と比較され、その結果、比較器６から極
性切換信号１１１ＨＪＩが出力される。そして、Δｖｃ
の補正電位が積分器９に加えられることになる。
ると差動増幅器３はこれを反転して後、Ａ−Ｄ変換器４
に与えるので、この状態で再びＡ−Ｄ変換を行うとＡ−
Ｔ）変換器４はこの補正電圧分補正されて最小桁１ビツ
トの士−２−の量子化誤差のもとでＡ−Ｄ変換を行い、
その出力は先の１０から１ビツト分オフセットに近づい
た１ビツトの９倍の値に縮少される。この出力は再びオ
フセット設定値と比較され、その結果、比較器６から極
性切換信号１１１ＨＪＩが出力される。そして、Δｖｃ
の補正電位が積分器９に加えられることになる。
この動作金繰り返し行うことにより、積分器９の積分１
ｗＸはΔｖｃ刻みで補正され、その結果。
ｗＸはΔｖｃ刻みで補正され、その結果。
積分器９の出力であるＡ−Ｄ変換器４のオフセット値を
補正するに必要なだけの積分値が得られ、これで補正さ
れることによってＡ−Ｄ変換器４のオフセット値は最小
桁±１ビットの範囲内に納まることになる。
補正するに必要なだけの積分値が得られ、これで補正さ
れることによってＡ−Ｄ変換器４のオフセット値は最小
桁±１ビットの範囲内に納まることになる。
この状態で次のＡ−Ｄ変換モードに切換えると積分入間
９にはオフセットを補正するに必要なだけの補正ｆ＋ｆ
ｆが保存されていて、これが差動増幅器３に補正量とし
て与えられることがらＡ−Ｄ変換時の入力信号に対する
Ａ−Ｄ変換器４のオフセット分のレベル補正が成されて
正確７Ｚ Ａ−Ｄ変換が行えることになる。
９にはオフセットを補正するに必要なだけの補正ｆ＋ｆ
ｆが保存されていて、これが差動増幅器３に補正量とし
て与えられることがらＡ−Ｄ変換時の入力信号に対する
Ａ−Ｄ変換器４のオフセット分のレベル補正が成されて
正確７Ｚ Ａ−Ｄ変換が行えることになる。
尚、Ａ−Ｄ変換器４のオフセット値がオフセット設定値
にほぼ達した状態での本装置のタイムチャートｙ第４図
に示しておく。
にほぼ達した状態での本装置のタイムチャートｙ第４図
に示しておく。
以上のように本発明によればＡ−Ｄ変換器のオフセット
を任意に設定したレベルとなるよう自動的に補正できる
ようになる。
を任意に設定したレベルとなるよう自動的に補正できる
ようになる。
以上詳述したように本発明はＡ−Ｄ変換モード時に閉成
されＡ−１）変換すべきアナログ電圧を入力する第１の
スイッチと、補正モード時に閉成され、接地電位を供給
する第２のスイッチと、これら各スイッチを介して与え
られる電圧と補正電圧との差の電圧を得る手段と、この
差の電圧を得て逐次これをディジタル値に変換するＡ−
Ｄ変換手段と、所望のオフセット設定値を設定する設定
手段と、補正モード時、このオフセット設定値全基準に
Ａ−Ｄ変換手段の出力するディジタル値を比較すると共
にその差の正負に応じた極性選択のための信号を出力す
る比較手段と、補正モード時、Ａ−Ｄ変換手段がＡ−Ｄ
変換を行う毎に該Ａ−Ｄ ｆ換手段の最下位１ビツトに
対応するアナログ量相当の補正ノ４ルスを発生する補正
パルス発生手段と、この補正パルスを前記極性選択のた
めの信号によシ選択される極性で出力する手段と、この
手段を介して与えられた補正・やルスを積分して保持し
、これを前記補正電圧として出力する積分手段とより構
成し、補正モード時にＡ−Ｄ ｆ換手段より出力される
ディジクル値とＡ−Ｄ変換手段に対する所望のオフセッ
ト設定値とを比較し、ディジタル値がオフセット設定値
と異なるときはその差の正負に応じた極性選択のための
信号を発生させ、Ａ−Ｄ変換毎に補正パルス発生手段よ
り出力される該Ａ−Ｄ変換手段の最下位桁１ビツトに対
応するアナログ量相当の補正パルスを前記極性選択のた
めの信号により選択される極性で得てこれを積分手段に
積分させてゆくようにし、Ａ−Ｄ変換を複数回繰り返す
ことによってＡ−Ｄ変換手段のオフセット値がオフセッ
ト設定値になるように上記最下位桁１ビツトに対応する
アナログ量ずつ積分値が補正され該オフセット設定値に
なるような積分値が得られてこれ’（ｚ Ａ−Ｄ変換手
段のオフセット補正用に用いるようにすることによりＡ
−Ｄ変換モード時にオフセット・ドリフトの高精度な補
正ができるようになシ、また補正モードを逐次自動的に
実行させることによってＡ−Ｄ変換手段のオフセントを
常に所望のオフセット設定値と々るように補正すること
ができるなどの特徴を有するＡ−Ｄ変換器のオフセット
・ドリフト補正回路を提供することができる。
されＡ−１）変換すべきアナログ電圧を入力する第１の
スイッチと、補正モード時に閉成され、接地電位を供給
する第２のスイッチと、これら各スイッチを介して与え
られる電圧と補正電圧との差の電圧を得る手段と、この
差の電圧を得て逐次これをディジタル値に変換するＡ−
Ｄ変換手段と、所望のオフセット設定値を設定する設定
手段と、補正モード時、このオフセット設定値全基準に
Ａ−Ｄ変換手段の出力するディジタル値を比較すると共
にその差の正負に応じた極性選択のための信号を出力す
る比較手段と、補正モード時、Ａ−Ｄ変換手段がＡ−Ｄ
変換を行う毎に該Ａ−Ｄ ｆ換手段の最下位１ビツトに
対応するアナログ量相当の補正ノ４ルスを発生する補正
パルス発生手段と、この補正パルスを前記極性選択のた
めの信号によシ選択される極性で出力する手段と、この
手段を介して与えられた補正・やルスを積分して保持し
、これを前記補正電圧として出力する積分手段とより構
成し、補正モード時にＡ−Ｄ ｆ換手段より出力される
ディジクル値とＡ−Ｄ変換手段に対する所望のオフセッ
ト設定値とを比較し、ディジタル値がオフセット設定値
と異なるときはその差の正負に応じた極性選択のための
信号を発生させ、Ａ−Ｄ変換毎に補正パルス発生手段よ
り出力される該Ａ−Ｄ変換手段の最下位桁１ビツトに対
応するアナログ量相当の補正パルスを前記極性選択のた
めの信号により選択される極性で得てこれを積分手段に
積分させてゆくようにし、Ａ−Ｄ変換を複数回繰り返す
ことによってＡ−Ｄ変換手段のオフセット値がオフセッ
ト設定値になるように上記最下位桁１ビツトに対応する
アナログ量ずつ積分値が補正され該オフセット設定値に
なるような積分値が得られてこれ’（ｚ Ａ−Ｄ変換手
段のオフセット補正用に用いるようにすることによりＡ
−Ｄ変換モード時にオフセット・ドリフトの高精度な補
正ができるようになシ、また補正モードを逐次自動的に
実行させることによってＡ−Ｄ変換手段のオフセントを
常に所望のオフセット設定値と々るように補正すること
ができるなどの特徴を有するＡ−Ｄ変換器のオフセット
・ドリフト補正回路を提供することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
その補正パルス発先回路の構成例を示す回路図、第３図
は積分器の構成例を示す回路図、第４図は本発明装置の
動作の一例を示すタイムチャートである。 １ 、２ 、 ＳＷＺ・・・スイッチ、３・・・差動増
幅器、４・・・Ａ−Ｄ ｆ換器、５・・・オフセット設
定器、６・・・比較器、７・・・補正パルス発生回路、
８・・・極性切換回路、９・・・積分器。
その補正パルス発先回路の構成例を示す回路図、第３図
は積分器の構成例を示す回路図、第４図は本発明装置の
動作の一例を示すタイムチャートである。 １ 、２ 、 ＳＷＺ・・・スイッチ、３・・・差動増
幅器、４・・・Ａ−Ｄ ｆ換器、５・・・オフセット設
定器、６・・・比較器、７・・・補正パルス発生回路、
８・・・極性切換回路、９・・・積分器。
Claims (1)
- Ａ−Ｄ変換モード時に閉成式れＡ−Ｄ変換すべきアナロ
グ電圧を入力する第１のスイッチと、補正モード時に閉
成され、接地電位を供給する第２のスイッチと、これら
各スイッチを介して与えられる電圧と補正電圧との差の
電圧を得る手段と、この差の電圧を得て逐次これをディ
ジタル値に変換するＡ−Ｄ変換手段と、所望のオフセッ
ト設定値を設定する設定手段と、補正モード時、このオ
フセット設定値を基準にＡ−Ｄ変換手段の出力するディ
ジタル値を比較すると共にその差の正負に応じた極性選
択のための信号を出力する比較手段と、補正モード時、
Ａ−Ｄ変換手段がＡ−Ｄ変換を行う毎に該Ａ−Ｄ変換手
段の最下位１ビツトに対応するアナログ量相当の補正パ
ルスを発生する補正パルス発生手段と、こ（Ｄ’４正ｄ
’ルスを前記極性選択のための信号により選択される極
性で出力する手段と、この手段を介して与えられた補正
・ぐルス會積分して保持し、これを前記補正電圧として
出力する積分手段とより構成し之ことを特徴とするＡ−
Ｄ変換器のオフセット・ドリフト補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12824783A JPS6029025A (ja) | 1983-07-14 | 1983-07-14 | Ａ−ｄ変換器のオフセット・ドリフト補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12824783A JPS6029025A (ja) | 1983-07-14 | 1983-07-14 | Ａ−ｄ変換器のオフセット・ドリフト補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029025A true JPS6029025A (ja) | 1985-02-14 |
| JPH0578213B2 JPH0578213B2 (ja) | 1993-10-28 |
Family
ID=14980128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12824783A Granted JPS6029025A (ja) | 1983-07-14 | 1983-07-14 | Ａ−ｄ変換器のオフセット・ドリフト補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029025A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199558U (ja) * | 1986-06-07 | 1987-12-18 | ||
| JPS6449324A (en) * | 1987-08-20 | 1989-02-23 | Pioneer Electronic Corp | Off-set compensating circuit |
| EP1450490A1 (en) * | 2003-02-18 | 2004-08-25 | STMicroelectronics S.r.l. | An analog-to-digital converter with correction of offset errors |
| WO2020100575A1 (ja) * | 2018-11-12 | 2020-05-22 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027346A (ja) * | 1973-04-11 | 1975-03-20 | ||
| JPS5413247A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Zero offset compensator |
| JPS5552628A (en) * | 1978-10-13 | 1980-04-17 | Hitachi Ltd | Compensating circuit for voltage comparator |
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
-
1983
- 1983-07-14 JP JP12824783A patent/JPS6029025A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027346A (ja) * | 1973-04-11 | 1975-03-20 | ||
| JPS5413247A (en) * | 1977-06-30 | 1979-01-31 | Ibm | Zero offset compensator |
| JPS5552628A (en) * | 1978-10-13 | 1980-04-17 | Hitachi Ltd | Compensating circuit for voltage comparator |
| JPS55143855A (en) * | 1979-04-25 | 1980-11-10 | Fujitsu Ltd | Offset compensating circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62199558U (ja) * | 1986-06-07 | 1987-12-18 | ||
| JPS6449324A (en) * | 1987-08-20 | 1989-02-23 | Pioneer Electronic Corp | Off-set compensating circuit |
| EP1450490A1 (en) * | 2003-02-18 | 2004-08-25 | STMicroelectronics S.r.l. | An analog-to-digital converter with correction of offset errors |
| US7084791B2 (en) | 2003-02-18 | 2006-08-01 | Stmicroelectronics, S.R.L. | Analog-to-digital converter with correction of offset errors |
| WO2020100575A1 (ja) * | 2018-11-12 | 2020-05-22 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
| JP2020080456A (ja) * | 2018-11-12 | 2020-05-28 | 日本電信電話株式会社 | 自己校正機能付きａｄコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0578213B2 (ja) | 1993-10-28 |
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