JP2007043757A - マルチビットd/a変換器及びマルチビットd/a変換方法 - Google Patents
マルチビットd/a変換器及びマルチビットd/a変換方法 Download PDFInfo
- Publication number
- JP2007043757A JP2007043757A JP2006311861A JP2006311861A JP2007043757A JP 2007043757 A JP2007043757 A JP 2007043757A JP 2006311861 A JP2006311861 A JP 2006311861A JP 2006311861 A JP2006311861 A JP 2006311861A JP 2007043757 A JP2007043757 A JP 2007043757A
- Authority
- JP
- Japan
- Prior art keywords
- constant current
- current sources
- input data
- address
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
【解決手段】2N 個の定電流源10のうち、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えるまでは、2N 個の定電流源をアドレス番号の順番に従って1回ずつ、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び2N 個の定電流源をアドレス番号の順番に従って1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、2N 個の定電流源の中からDi個の定電流源を選択する選択手段7、8と、選択された定電流のデグリッチを行い、デグリッチされたDi個の電流値を加算する加算手段9とを有する。
【選択図】図1
Description
〔条件1〕ランダムにアドレスnを選択する。但し、1データ、又は、連続する数データの変換に亘って、必ず16個全てのアドレスを使用しない限り、同一のアドレスは使用しない。1データ、又は、連続する数データの変換に亘って、16個全てのデータを使用してしまった場合、次に用いるアドレスはランダムに選択する。
Claims (11)
- 複数の定電流源を備えたマルチビットD/A変換器であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定手段と、
上記複数の各定電流源の電流値が互いに等しい2N 個(但し、NはN=2、3、……)の定電流源と、
上記2N 個の定電流源のうち、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えるまでは、上記2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ、上記1入力データDi、又は、連続する複数の入力データの値の和が2N を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び上記2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、上記2N 個の定電流源の中からDi個の定電流源を選択する選択手段と、
上記選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、
上記選択手段によって選択され、上記でグリッチ手段によってデグリッチされた上記Di個の電流値を加算する加算手段とを
備えることを特徴とするマルチビットD/A変換器。 - 上記選択手段は、上記2N 個の定電流源のうち、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えるまでは、上記2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ、上記1入力データDi、又は、連続する複数の入力データの値の和が2N を越えた場合には、上記アドレス番号の中からランダムに選択したアドレス番号に従って1回ずつ使用するように上記定電流源を選択する
ことを特徴とする請求項1に記載のマルチビットD/A変換器。 - 複数の定電流源を備えたマルチビットD/A変換器であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定手段と、
上記複数の各定電流源の電流値が互いに等しい2N 個(但し、NはN=2、3、……)の定電流源と、
上記2N 個の定電流源のうち、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えるまでは、上記2N 個の定電流源を上記アドレス番号をランダムに1回ずつ、上記1入力データDi、又は、連続する複数の入力データの値の和が2N を越えた場合には、再び上記2N 個の定電流源を上記アドレス番号をランダムに1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、上記2N 個の定電流源の中からDi個の定電流源を選択する選択手段と、
上記選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、
上記選択手段によって選択され、上記でグリッチ手段によってデグリッチされた上記Di個の電流値を加算する加算手段とを
備えることを特徴とするマルチビットD/A変換器。 - 複数の定電流源を備えたマルチビットD/A変換器において、
上記複数の各定電流源の電流値がそれぞれi1 、i2 、i3 、…………、iM (但し、i1 <i2 <i3 <…………<iM : M=2N )であって、各定電流源の電流値が最小値の順にi1 、i2 、i3 、………、iM/2 となるM/2個の定電流源からなる第1のグループと定電流源の電流値が最大値の順にi(M/2+1) 、i(M/2+2) 、i(M/2+3) 、…………、iM となるM/2個の定電流源からなる第2のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定するアドレス設定手段と、
上記アドレス設定手段によって奇数アドレス番号および偶数アドレス番号に設定された2N 個(但し、N=2、3、4、…………、(M=2N))の定電流源と、
上記2N 個の定電流源のうち、1入力データ、又は、連続する複数の入力データの値の和が2N を越えるまでは、該2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、上記2N 個の定電流源の中からDi個の定電流源を選択する選択手段と、
上記選択手段によって選択された定電流のデグリッチを行うデグリッチ手段と、
上記選択手段によって選択されたDi個の定電流源の各定電流源の電流値を加算する電流加算手段とを有する
ことを特徴とするマルチビットD/A変換器。 - 上記アドレス設定手段は、上記複数の各定電流値がそれぞれi1 、i2 、i3 、…………、iM (但し、i1 <i2 <i3 <…………<iM : M=2N)であって、各定電流値が最小値と最大値とを交互になるようにi1 、iM 、i2、i(M−1) 、i3 、i(M−2) 、…………、iM/2 、i(M/2+1) の順番になるようにアドレス番号を設定するアドレス設定する
ことを特徴とする請求項4に記載のマルチビットD/A変換器。 - 上記2N 個の定電流源の定電流をスイッチングする第1のスイッチング手段と第2のスイッチング手段を
備えることを特徴とする請求項1に記載のマルチビットD/A変換器。 - 上記デグリッチ手段は、デグリッチを行う時間幅を可変する時間幅可変手段を備えることを特徴とする請求項1に記載のマルチビットD/A変換器。
- 上記時間幅可変手段によって上記加算された電流値を可変する
ことを特徴とする請求項1に記載のマルチビットD/A変換器。 - 複数の定電流源を備えたマルチビットD/A変換方法であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定ステップと、
上記複数の各定電流源の電流値が互いに等しい2N 個(但し、NはN=2、3、……)の定電流源と、
上記2N 個の定電流源のうち、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えるまでは、上記2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ、上記1入力データDi、又は、連続する複数の入力データの値の和が2N を越えた場合には、最後のアドレス番号の次に最初のアドレス番号を選択し再び上記2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、上記2N 個の定電流源の中からDi個の定電流源を選択する選択ステップと、
上記選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、
上記選択ステップによって選択され、上記でグリッチ手段によってデグリッチされた上記Di個の電流値を加算する加算ステップとを
備えることを特徴とするマルチビットD/A変換方法。 - 複数の定電流源を備えたマルチビットD/A変換方法であって、
上記複数の各定電流源にアドレス番号を設定するアドレス設定ステップと、
上記複数の各定電流源の電流値が互いに等しい2N 個(但し、NはN=2、3、……)の定電流源と、
上記2N 個の定電流源のうち、1入力データDi、又は、連続する複数の入力データの値の和が2N を越えるまでは、上記2N 個の定電流源を上記アドレス番号をランダムに1回ずつ、上記1入力データDi、又は、連続する複数の入力データの値の和が2N を越えた場合には、再び上記2N 個の定電流源を上記アドレス番号をランダムに1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、上記2N 個の定電流源の中からDi個の定電流源を選択する選択ステップと、
上記選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、
上記選択ステップによって選択され、上記でグリッチ手段によってデグリッチされた上記Di個の電流値を加算する加算ステップとを
備えることを特徴とするマルチビットD/A変換方法。 - 複数の定電流源を備えたマルチビットD/A変換方法において、
上記複数の各定電流源の電流値がそれぞれi1 、i2 、i3 、…………、iM (但し、i1 <i2 <i3 <…………<iM : M=2N )であって、各定電流源の電流値が最小値の順にi1 、i2 、i3 、………、iM/2 となるM/2個の定電流源からなる第1のグループと定電流源の電流値が最大値の順にi(M/2+1) 、i(M/2+2) 、i(M/2+3) 、…………、iM となるM/2個の定電流源からなる第2のグループのどちらか一方のグループに属する定電流源に順次奇数アドレス番号を設定し、他方のグループに属する定電流源に順次偶数アドレス番号を設定するアドレス設定ステップと、
上記アドレス設定ステップによって奇数アドレス番号および偶数アドレス番号に設定された2N 個(但し、N=2、3、4、…………、(M=2N))の定電流源と、
上記2N 個の定電流源のうち、1入力データ、又は、連続する複数の入力データの値の和が2N を越えるまでは、該2N 個の定電流源を上記アドレス番号の順番に従って1回ずつ使用するように、入力信号の語長がNビットの入力データDi{但し、Di=0、1、2、3、…………、(2N −1)}に応じて、上記2N 個の定電流源の中からDi個の定電流源を選択する選択ステップと、
上記選択ステップによって選択された定電流のデグリッチを行うデグリッチステップと、
上記選択ステップによって選択されたDi個の定電流源の各定電流源の電流値を加算する電流加算ステップとを有する
ことを特徴とするマルチビットD/A変換方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006311861A JP2007043757A (ja) | 2006-11-17 | 2006-11-17 | マルチビットd/a変換器及びマルチビットd/a変換方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006311861A JP2007043757A (ja) | 2006-11-17 | 2006-11-17 | マルチビットd/a変換器及びマルチビットd/a変換方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9078035A Division JPH10276093A (ja) | 1997-03-28 | 1997-03-28 | D/a変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007043757A true JP2007043757A (ja) | 2007-02-15 |
Family
ID=37801231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006311861A Pending JP2007043757A (ja) | 2006-11-17 | 2006-11-17 | マルチビットd/a変換器及びマルチビットd/a変換方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007043757A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011097322A (ja) * | 2009-10-29 | 2011-05-12 | New Japan Radio Co Ltd | 連続時間型多ビットδσadc回路 |
JP5500072B2 (ja) * | 2008-08-22 | 2014-05-21 | 日本電気株式会社 | ディジタル・アナログ変換回路 |
-
2006
- 2006-11-17 JP JP2006311861A patent/JP2007043757A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5500072B2 (ja) * | 2008-08-22 | 2014-05-21 | 日本電気株式会社 | ディジタル・アナログ変換回路 |
JP2011097322A (ja) * | 2009-10-29 | 2011-05-12 | New Japan Radio Co Ltd | 連続時間型多ビットδσadc回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH10276093A (ja) | D/a変換器 | |
US5663728A (en) | Digital-to-analog converted (DAC) and method that set waveform rise and fall times to produce an analog waveform that approximates a piecewise linear waveform to reduce spectral distortion | |
JP4802765B2 (ja) | D級増幅器 | |
EP0457496A2 (en) | Digital-to-analogue converter | |
US9344108B2 (en) | Device having a delta-sigma modulator and a switching amplifier connected thereto | |
EP0383689A2 (en) | Digital-to-analog converter | |
JP2004194054A (ja) | デルタシグマ変調器の出力フィルタ及び該出力フィルタを備えたディジタル信号処理装置 | |
KR100384787B1 (ko) | 디지털-아날로그 변환기 | |
US7215272B2 (en) | Schemes to implement multi-level PWM in digital system | |
US20030006838A1 (en) | Multi-channel digital amplifier for shifting phases of PWM signals | |
JP2007043757A (ja) | マルチビットd/a変換器及びマルチビットd/a変換方法 | |
US6380878B1 (en) | Digital-to-analog conversion circuit | |
JP3340404B2 (ja) | D/a変換器 | |
US6624774B2 (en) | Delta sigma D/A converter | |
US7567195B2 (en) | Digital-to-analog converter using selected single bit converter elements | |
WO2021152687A1 (ja) | トラック・アンド・ホールド回路 | |
JP2002374170A (ja) | 1ビットd/a変換器 | |
US6642875B2 (en) | PWM converting circuit, D/A converter and PWM converting method with improved resolution | |
JP3907982B2 (ja) | 増幅器 | |
Doorn et al. | An audio FIR-DAC in a BCD process for high power Class-D amplifiers | |
JP6401929B2 (ja) | Δσd/aコンバータおよびそれを用いた信号処理回路および電子機器 | |
JP6716478B2 (ja) | D/a変換装置 | |
WO2001045270A1 (fr) | Convertisseur numerique-analogique | |
JP2022523285A (ja) | アナログ信号生成装置 | |
JP3074278B2 (ja) | デジタル/アナログ変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090219 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090430 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090623 |