JP2990509B2 - くし形フィルターの微分器 - Google Patents
くし形フィルターの微分器Info
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- H04N9/78—Circuits for processing the brightness signal and the chrominance signal relative to each other, e.g. adjusting the phase of the brightness signal relative to the colour signal, correcting differential gain or differential phase for separating the brightness signal or the chrominance signal from the colour television signal, e.g. using comb filter
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はくし形フィルターに
関し、特にハードウェア的なサイズを減少させたくし形
フィルターの微分器に関する。
関し、特にハードウェア的なサイズを減少させたくし形
フィルターの微分器に関する。
【０００２】
【従来の技術】一般に、くし形フィルターは微分器と積
分器とから構成されている。すなわち、ダウンサンプリ
ング比を「Ｍ」とし、ステージ数を「Ｎ」とするとき、
くし形フィルターの伝達関数「Ｈ（Ｚ）」は以下の通り
である。
分器とから構成されている。すなわち、ダウンサンプリ
ング比を「Ｍ」とし、ステージ数を「Ｎ」とするとき、
くし形フィルターの伝達関数「Ｈ（Ｚ）」は以下の通り
である。
【数１】 このように、くし形フィルターは微分器と積分器とに分
けられる。本発明はくし形フィルターの微分器に関する
ものである。
けられる。本発明はくし形フィルターの微分器に関する
ものである。
【０００３】以下、従来のくし形フィルターの微分器を
添付図面に基づいて説明する。図１はサンプリング比が
「１」、ステージ数が「５」である従来のくし形フィル
ターの微分器のハードウェア的な構成図であり、図２は
図１によるクロック信号のタイミング図であり、図３は
従来の微分器のデータの流れ図である。すなわち、上記
伝達関数において微分器の伝達関数は（１−Ｚ-M）Nで
ある。ここで、サンプリング数が「１」（Ｍ＝１）であ
り、ステージ数が「５」（Ｎ＝５）であれば、微分器の
伝達関数は（１−Ｚ-1）5である。前記微分器の伝達関
数（１ーＺー1）5は次のように表現することができる。 （１−Ｚ-1）5＝１−５Ｚ-1＋１０Ｚ-2−１０Ｚ-3＋５Ｚ-4−Ｚ-5 （１）
添付図面に基づいて説明する。図１はサンプリング比が
「１」、ステージ数が「５」である従来のくし形フィル
ターの微分器のハードウェア的な構成図であり、図２は
図１によるクロック信号のタイミング図であり、図３は
従来の微分器のデータの流れ図である。すなわち、上記
伝達関数において微分器の伝達関数は（１−Ｚ-M）Nで
ある。ここで、サンプリング数が「１」（Ｍ＝１）であ
り、ステージ数が「５」（Ｎ＝５）であれば、微分器の
伝達関数は（１−Ｚ-1）5である。前記微分器の伝達関
数（１ーＺー1）5は次のように表現することができる。 （１−Ｚ-1）5＝１−５Ｚ-1＋１０Ｚ-2−１０Ｚ-3＋５Ｚ-4−Ｚ-5 （１）
【０００４】このような微分器の伝達関数を実現するた
めの従来の微分器のハードウェア的な構成は図１に示す
通りである。すなわち、５つの減算器１〜５と５つのフ
リップフロップ６〜１０とから構成される。第１〜第５
フリップフロップ６〜１０はそれぞれに入力される信号
を遅延させて出力するためのものである。また第１〜第
５減算器１〜５は入力信号Ｘ（ｎ）又は前段の減算器か
らの信号からそれぞれに接続されたフリップフロップ６
〜１０で遅延された信号を減算するための回路である。
すなわち図１の回路は、入力信号Ｘ（ｎ）を第１フリッ
プフロップ６で遅延させ、入力信号Ｘ（ｎ）からその第
１フリップフロップ６で遅延させた信号を第１減算器１
で減算し、その減算した信号を第２フリップフロップ７
で遅延させ、第１減算器１からの信号から第２フリップ
フロップ７で遅延させた信号をさらに減算させ、以下同
様に、第４減算器４からの信号を第６フリップフロップ
１０で遅延させ、第５減算器５で第４減算器からの信号
から第６フリップフロップの遅延させた出力信号を減算
することで出力信号Ｙ（ｎ）を得ている。その際、くし
形フィルターのマスタクロックが１２８ｆｓのとき、１
／（４ｆｓ）周期のＣＬＫ−ＤＩＦＦクロックが各フリ
ップフロップ６〜１０のクロック端子へ印加される。
めの従来の微分器のハードウェア的な構成は図１に示す
通りである。すなわち、５つの減算器１〜５と５つのフ
リップフロップ６〜１０とから構成される。第１〜第５
フリップフロップ６〜１０はそれぞれに入力される信号
を遅延させて出力するためのものである。また第１〜第
５減算器１〜５は入力信号Ｘ（ｎ）又は前段の減算器か
らの信号からそれぞれに接続されたフリップフロップ６
〜１０で遅延された信号を減算するための回路である。
すなわち図１の回路は、入力信号Ｘ（ｎ）を第１フリッ
プフロップ６で遅延させ、入力信号Ｘ（ｎ）からその第
１フリップフロップ６で遅延させた信号を第１減算器１
で減算し、その減算した信号を第２フリップフロップ７
で遅延させ、第１減算器１からの信号から第２フリップ
フロップ７で遅延させた信号をさらに減算させ、以下同
様に、第４減算器４からの信号を第６フリップフロップ
１０で遅延させ、第５減算器５で第４減算器からの信号
から第６フリップフロップの遅延させた出力信号を減算
することで出力信号Ｙ（ｎ）を得ている。その際、くし
形フィルターのマスタクロックが１２８ｆｓのとき、１
／（４ｆｓ）周期のＣＬＫ−ＤＩＦＦクロックが各フリ
ップフロップ６〜１０のクロック端子へ印加される。
【０００５】次に、このように構成される従来のくし形
フィルターの微分器の動作について説明する。図２に示
すように、くし形フィルターシステムのマスタクロック
は１２８ｆｓであり、マスタクロックの一周期Ｔｍは１
／（１２８ｆｓ）となり、ＣＬＫ−ＤＩＦＦの一周期は
１／（４ｆｓ）である。入力データＸ（ｎ）はＤ１、Ｄ
２、Ｄ３、Ｄ４・・・の順に入り、これらの各々の時間
距離は１／（４ｆｓ）である。各減算器の演算はＣＬＫ
−ＤＩＦＦ信号のあるときにのみ行われるため、図２に
おいてＴ１とＴ２との間、及びＴ３３とＴ３４との間で
演算される。これとともに、微分器の出力Ｙ（ｎ）も時
間間隔１／（４ｆｓ）の出力データとなる。このような
データの流れを図３に示す。
フィルターの微分器の動作について説明する。図２に示
すように、くし形フィルターシステムのマスタクロック
は１２８ｆｓであり、マスタクロックの一周期Ｔｍは１
／（１２８ｆｓ）となり、ＣＬＫ−ＤＩＦＦの一周期は
１／（４ｆｓ）である。入力データＸ（ｎ）はＤ１、Ｄ
２、Ｄ３、Ｄ４・・・の順に入り、これらの各々の時間
距離は１／（４ｆｓ）である。各減算器の演算はＣＬＫ
−ＤＩＦＦ信号のあるときにのみ行われるため、図２に
おいてＴ１とＴ２との間、及びＴ３３とＴ３４との間で
演算される。これとともに、微分器の出力Ｙ（ｎ）も時
間間隔１／（４ｆｓ）の出力データとなる。このような
データの流れを図３に示す。
【０００６】
【発明が解決しようとする課題】かかる従来のくし形フ
ィルターの微分器においては以下のような問題点があっ
た。上述したように、従来のくし形フィルターの微分器
では、一つのデータを演算するための時間はＴ１〜Ｔ２
であり、その以外の時間のＴ３〜Ｔ３３の間には全ての
減算器が止まっている状態である。減算器の回路構成は
同じであり、入出力値が異なるだけであるので、このよ
うに休止時間が多いなら、一つの減算器だけでも演算で
きるはずである。すなわち、ステージ数に対応するだけ
の減算器を用意する必要はないはずである。本発明は上
記の観点に立ってなされたもので、その目的とするとこ
ろは、減算器を減少させ、ハードウェアの大きさを小さ
くしたくし形フィルターの微分器を提供することにあ
る。
ィルターの微分器においては以下のような問題点があっ
た。上述したように、従来のくし形フィルターの微分器
では、一つのデータを演算するための時間はＴ１〜Ｔ２
であり、その以外の時間のＴ３〜Ｔ３３の間には全ての
減算器が止まっている状態である。減算器の回路構成は
同じであり、入出力値が異なるだけであるので、このよ
うに休止時間が多いなら、一つの減算器だけでも演算で
きるはずである。すなわち、ステージ数に対応するだけ
の減算器を用意する必要はないはずである。本発明は上
記の観点に立ってなされたもので、その目的とするとこ
ろは、減算器を減少させ、ハードウェアの大きさを小さ
くしたくし形フィルターの微分器を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の本発明のくし形フィルターの微分器は、入力データ信
号をステージ数に相応する段階で遅延させてそれぞれ出
力する第１遅延部と、第１遅延部から出力される各遅延
信号のうち一つの信号を選択して出力する選択部と、選
択部から出力される信号とフィードバックされてくる信
号を外部の制御信号により処理する演算部と、演算部か
ら出力される信号を遅延させて出力端へ出力する第２遅
延部と、第２遅延部から出力される信号を演算して演算
部の入力端にフィードバックするゲート部とを備えるこ
とにその特徴がある。
の本発明のくし形フィルターの微分器は、入力データ信
号をステージ数に相応する段階で遅延させてそれぞれ出
力する第１遅延部と、第１遅延部から出力される各遅延
信号のうち一つの信号を選択して出力する選択部と、選
択部から出力される信号とフィードバックされてくる信
号を外部の制御信号により処理する演算部と、演算部か
ら出力される信号を遅延させて出力端へ出力する第２遅
延部と、第２遅延部から出力される信号を演算して演算
部の入力端にフィードバックするゲート部とを備えるこ
とにその特徴がある。
【０００８】
【発明の実施の形態】以下、本発明実施形態のくし形フ
ィルターの微分器を添付図面に基づいて更に詳細に説明
する。図４は本発明の一実施形態のくし形フィルターの
微分器のハードウェア構成図であり、図５はその動作を
説明するためのマスタクロック、ＣＬＫ−ＤＩＦＦ、及
びクリア信号のタイミングを示す図であり、図６は本く
し形フィルターの微分器の演算順序図及び制御信号図で
ある。サンプリング数は「１」、ステージ数は「５」の
場合のくし形フィルターの微分器のハードウェア的な構
成を図４に示している。本発明の一実施形態のくし形フ
ィルターの微分器の構成は、図４に示すように、５つの
フリップフロップ１１〜１５からなり、入力データ信号
Ｘ（ｎ）を５段階で遅延させてそれぞれ出力する第１遅
延部２０と、第１遅延部２０から出力される５つの信号
から外部の制御信号（アドレス）により一つの信号を選
択して出力する選択部３０と、選択部３０から出力され
る信号とフィードバックされる信号とを外部の制御信号
（Ａｄｄ＿Ｓｕｂ）により加算又は減算する演算部４０
と、演算部４０から出力される信号を遅延させて出力端
に出力する第２遅延部５０と、第２遅延部５０から出力
される信号を演算部４０の入力端にフィードバックする
ＡＮＤゲート部６０とを備える。Ａｄｄ＿Ｓｕｂ信号
は、本実施形態ではそれが「０」の時が減算で、「１」
の時が加算である。また、クリア信号は最初「０」でＡ
ＮＤゲート６０を閉じておき、演算開始と共に「１」と
なって第２遅延部５０の出力をそのまま演算部４０に与
える。
ィルターの微分器を添付図面に基づいて更に詳細に説明
する。図４は本発明の一実施形態のくし形フィルターの
微分器のハードウェア構成図であり、図５はその動作を
説明するためのマスタクロック、ＣＬＫ−ＤＩＦＦ、及
びクリア信号のタイミングを示す図であり、図６は本く
し形フィルターの微分器の演算順序図及び制御信号図で
ある。サンプリング数は「１」、ステージ数は「５」の
場合のくし形フィルターの微分器のハードウェア的な構
成を図４に示している。本発明の一実施形態のくし形フ
ィルターの微分器の構成は、図４に示すように、５つの
フリップフロップ１１〜１５からなり、入力データ信号
Ｘ（ｎ）を５段階で遅延させてそれぞれ出力する第１遅
延部２０と、第１遅延部２０から出力される５つの信号
から外部の制御信号（アドレス）により一つの信号を選
択して出力する選択部３０と、選択部３０から出力され
る信号とフィードバックされる信号とを外部の制御信号
（Ａｄｄ＿Ｓｕｂ）により加算又は減算する演算部４０
と、演算部４０から出力される信号を遅延させて出力端
に出力する第２遅延部５０と、第２遅延部５０から出力
される信号を演算部４０の入力端にフィードバックする
ＡＮＤゲート部６０とを備える。Ａｄｄ＿Ｓｕｂ信号
は、本実施形態ではそれが「０」の時が減算で、「１」
の時が加算である。また、クリア信号は最初「０」でＡ
ＮＤゲート６０を閉じておき、演算開始と共に「１」と
なって第２遅延部５０の出力をそのまま演算部４０に与
える。
【０００９】第１遅延部２０のフリップフロップ１１〜
１５は微分器のステージ数に対応する数で構成され、各
フリップフロップのクロック端にはＣＬＫ−ＤＩＦＦ信
号が印加される。選択部３０は、それぞれのフリップフ
ロップの出力信号である多数の入力信号のうちから一つ
の信号を外部の制御信号（アドレス）により選択して出
力するマルチプレクサＭＵＸで構成されている。第２遅
延部５０は、一つのフリップフロップＦ／Ｆからなり、
マスタクロック信号をクロック信号とする。ＡＮＤゲー
ト部６０は一つのＡＮＤゲートからなり、第２遅延部５
０の出力信号と外部のクリア信号とを論理積演算してそ
の出力を演算部４０へ入力させる。
１５は微分器のステージ数に対応する数で構成され、各
フリップフロップのクロック端にはＣＬＫ−ＤＩＦＦ信
号が印加される。選択部３０は、それぞれのフリップフ
ロップの出力信号である多数の入力信号のうちから一つ
の信号を外部の制御信号（アドレス）により選択して出
力するマルチプレクサＭＵＸで構成されている。第２遅
延部５０は、一つのフリップフロップＦ／Ｆからなり、
マスタクロック信号をクロック信号とする。ＡＮＤゲー
ト部６０は一つのＡＮＤゲートからなり、第２遅延部５
０の出力信号と外部のクリア信号とを論理積演算してそ
の出力を演算部４０へ入力させる。
【００１０】このように構成される本発明の一実施形態
のくし形フィルターの微分器は以下のように動作する。
サンプリング数が「１」、ステージ数が「５」の場合の
くし形フィルターの微分器の伝達関数は従来の技術の式
（１）と同一である。 （１−Ｚ-1）5＝１−５Ｚ-1＋１０Ｚ-2−１０Ｚ-3＋５Ｚ-4−Ｚ-5 （１） したがって、出力Ｙ（ｎ）は以下の通りである。 Ｙ（ｎ）＝Ｘ（ｎ）−５Ｘ（ｎ−１）＋１０Ｘ（ｎ−２） −１０Ｘ（ｎ−３）＋５Ｘ（ｎ−４）−Ｘ（ｎ−５） （２） この演算を、１２８ｆｓのマスタクロックを利用して４
ｆｓ時間内に行えば、本発明の構成のように一つの演算
器で行うことができる。これは図５に示している。尚、
上記式（２）を順序を変えて再整理すれば、以下の通り
である。 Ｙ（ｎ）＝−Ｘ（ｎ−５）−５Ｘ（ｎ−１）−１０Ｘ（ｎ−３） ＋１０Ｘ（ｎ−２）＋５Ｘ（ｎ−４）＋Ｘ（ｎ） （３） 上記式（３）は、−Ｘ（ｎ−５）演算を１回、−５Ｘ
（ｎ−１）演算は−Ｘ（ｎ−１）演算を５回、−１０Ｘ
（ｎ−３）演算は−Ｘ（ｎ−３）演算を１０回、＋１０
Ｘ（ｎ−２）演算は＋Ｘ（ｎ−２）演算を１０回、＋５
Ｘ（ｎ−４）演算はＸ（ｎ−４）演算を５回、Ｘ（ｎ）
演算を１回行うことを意味する。
のくし形フィルターの微分器は以下のように動作する。
サンプリング数が「１」、ステージ数が「５」の場合の
くし形フィルターの微分器の伝達関数は従来の技術の式
（１）と同一である。 （１−Ｚ-1）5＝１−５Ｚ-1＋１０Ｚ-2−１０Ｚ-3＋５Ｚ-4−Ｚ-5 （１） したがって、出力Ｙ（ｎ）は以下の通りである。 Ｙ（ｎ）＝Ｘ（ｎ）−５Ｘ（ｎ−１）＋１０Ｘ（ｎ−２） −１０Ｘ（ｎ−３）＋５Ｘ（ｎ−４）−Ｘ（ｎ−５） （２） この演算を、１２８ｆｓのマスタクロックを利用して４
ｆｓ時間内に行えば、本発明の構成のように一つの演算
器で行うことができる。これは図５に示している。尚、
上記式（２）を順序を変えて再整理すれば、以下の通り
である。 Ｙ（ｎ）＝−Ｘ（ｎ−５）−５Ｘ（ｎ−１）−１０Ｘ（ｎ−３） ＋１０Ｘ（ｎ−２）＋５Ｘ（ｎ−４）＋Ｘ（ｎ） （３） 上記式（３）は、−Ｘ（ｎ−５）演算を１回、−５Ｘ
（ｎ−１）演算は−Ｘ（ｎ−１）演算を５回、−１０Ｘ
（ｎ−３）演算は−Ｘ（ｎ−３）演算を１０回、＋１０
Ｘ（ｎ−２）演算は＋Ｘ（ｎ−２）演算を１０回、＋５
Ｘ（ｎ−４）演算はＸ（ｎ−４）演算を５回、Ｘ（ｎ）
演算を１回行うことを意味する。
【００１１】上記式（３）を、マスタクロックに同期し
て演算を行う順序及び制御信号を図６に示す。即ち、図
４において、入力信号ｘ（ｎ）に対して各フリップフロ
ックの出力ａ〜ｅは、それぞれｘ（ｎ−１）、ｘ（ｎ−
２）、ｘ（ｎ−３）、ｘ（ｎ−４）、ｘ（ｎ−５）であ
る。まず、ｔ１区間で図４の最終のフリップフロップ１
５の出力がＸ（ｎ−５）である状態で、アドレス信号
「ｅ」をマルチプレクサ３０へ出力すると、マルチプレ
クサ３０がＸ（ｎ−５）を選択して出力する。そして、
演算部４０には減算（Ｓｕｂ）信号を出力する。これに
より、−Ｘ（ｎ−５）が演算される（図６のＴ１参
照）。その段階で図５に示すようにＣＬＫ＿ＤＩＦＦが
入力されると、第１遅延部２０のそれぞれのフリップフ
ロップはそれぞれｘ（ｎ）、ｘ（ｎ−１）、ｘ（ｎ−
２）、ｘ（ｎ−３）、ｘ（ｎ−４）へと変わる。したが
って、ｔ２区間以降次のＣＬＫ＿ＤＩＦＦが来るまでの
間に図６のアドレスとＡｄｄ＿Ｓｕｂ信号とに基づいて
動作を繰り返し、最終的に図６Ｔ３２による出力を得
る。
て演算を行う順序及び制御信号を図６に示す。即ち、図
４において、入力信号ｘ（ｎ）に対して各フリップフロ
ックの出力ａ〜ｅは、それぞれｘ（ｎ−１）、ｘ（ｎ−
２）、ｘ（ｎ−３）、ｘ（ｎ−４）、ｘ（ｎ−５）であ
る。まず、ｔ１区間で図４の最終のフリップフロップ１
５の出力がＸ（ｎ−５）である状態で、アドレス信号
「ｅ」をマルチプレクサ３０へ出力すると、マルチプレ
クサ３０がＸ（ｎ−５）を選択して出力する。そして、
演算部４０には減算（Ｓｕｂ）信号を出力する。これに
より、−Ｘ（ｎ−５）が演算される（図６のＴ１参
照）。その段階で図５に示すようにＣＬＫ＿ＤＩＦＦが
入力されると、第１遅延部２０のそれぞれのフリップフ
ロップはそれぞれｘ（ｎ）、ｘ（ｎ−１）、ｘ（ｎ−
２）、ｘ（ｎ−３）、ｘ（ｎ−４）へと変わる。したが
って、ｔ２区間以降次のＣＬＫ＿ＤＩＦＦが来るまでの
間に図６のアドレスとＡｄｄ＿Ｓｕｂ信号とに基づいて
動作を繰り返し、最終的に図６Ｔ３２による出力を得
る。
【００１２】
【発明の効果】上記説明したように、本発明は以下の通
りの効果を期待することができる。従来のくし形フィル
ターの微分器のハードウェア的な構成は、ステージ数に
対応する数の減算器とフリップフロップとから構成され
るため、ハードウェア的なサイズが大きかった。これに
対して、本発明では、減算器の数を一つに減少させ、そ
れに一つのマルチプレクサとフリップフロップとを付け
加えただけであるので、ハードウェアのサイズをほぼ３
０％程度減少させることができる。
りの効果を期待することができる。従来のくし形フィル
ターの微分器のハードウェア的な構成は、ステージ数に
対応する数の減算器とフリップフロップとから構成され
るため、ハードウェア的なサイズが大きかった。これに
対して、本発明では、減算器の数を一つに減少させ、そ
れに一つのマルチプレクサとフリップフロップとを付け
加えただけであるので、ハードウェアのサイズをほぼ３
０％程度減少させることができる。
【図１】 従来のくし形フィルターの微分器のハードウ
ェア的な構成図。
ェア的な構成図。
【図２】 図１によるクロック信号のタイミング図。
【図３】 従来の微分器のデータの流れ図。
【図４】 本発明の一実施形態のくし形フィルターの微
分器のハードウェア的な構成図。
分器のハードウェア的な構成図。
【図５】 本発明の動作を説明するためのマスタクロッ
ク、ＣＬＫ−ＤＩＦＦ、及びクリア信号の時間を定義す
る説明図。
ク、ＣＬＫ−ＤＩＦＦ、及びクリア信号の時間を定義す
る説明図。
【図６】 本発明の一実施形態のくし形フィルターの微
分器の演算順序図及び制御信号図。
分器の演算順序図及び制御信号図。
【符号の説明】 １１〜１５ フリップフロップ ２０ 第１遅延部 ３０ 選択部 ４０ 演算部 ５０ 第２遅延部 ６０ ＡＮＤゲート部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 7/544 H03H 17/02 671
Claims (5)
- 【請求項１】 入力データ信号をステージ数に対応する
段階で遅延させてそれぞれ出力する第１遅延部と、 前記第１遅延部から出力される各遅延信号のうち一つの
信号を選択して出力する選択部と、 前記選択部から出力される信号とフィードバックされる
信号とを外部の制御信号により減算又は加算する演算部
と、 前記演算部から出力される信号を遅延させて出力端に出
力する第２遅延部と、 前記第２遅延部から出力される信号を演算して前記演算
部の入力端にフィードバックするゲート部とを備えるこ
とを特徴とするくし形フィルターの微分器。 - 【請求項２】 前記第１遅延部は、ステージ数に対応す
る数のフリップフロップから構成され、各フリップフロ
ップのクロック端にはＣＬＫ−ＤＩＦＦ信号が印加され
ることを特徴とする請求項１に記載のくし形フィルター
の微分器。 - 【請求項３】 前記選択部は、多数の入力信号のうち外
部の制御信号により一つの信号を選択して出力するマル
チプレクサから構成されることを特徴とする請求項１に
記載のくし形フィルターの微分器。 - 【請求項４】 前記第２遅延部は、フリップフロップか
らなり、マスタクロック信号をクロック信号とすること
を特徴とする請求項１に記載のくし形フィルターの微分
器。 - 【請求項５】 前記ゲート部は、第２遅延部の出力信号
と外部のクリア信号とを論理積演算することを特徴とす
る請求項１に記載のくし形フィルターの微分器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR7297/1998 | 1998-03-05 | ||
| KR1019980007297A KR100287894B1 (ko) | 1998-03-05 | 1998-03-05 | 콤필터의미분기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11282652A JPH11282652A (ja) | 1999-10-15 |
| JP2990509B2 true JP2990509B2 (ja) | 1999-12-13 |
Family
ID=19534276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10308373A Expired - Fee Related JP2990509B2 (ja) | 1998-03-05 | 1998-10-29 | くし形フィルターの微分器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6199085B1 (ja) |
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