KR19990073984A - 콤 필터의 미분기 - Google Patents

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Abstract

본 발명은 콤 필터(Comb Filter)에 관한 것으로, 특히 하드웨어 크기를 감소시킨 콤 필터의 미분기(Differentiator)에 관한 것이다. 이와같은 본 발명의 콤 필터의 미분기는 입력 데이터 신호를 스테이지 수에 상응하는 단계로 지연시켜 각각 출력하는 제 1 지연부와, 상기 제 1 지연부에서 출력되는 각 지연신호중 하나의 신호를 선택하여 출력하는 선택부와, 상기 선택부에서 출력되는 신호와 피드백되는 신호를 외부의 제어신호에 의해 감산 또는 가산하는 연산부와, 상기 연산부에서 출력되는 신호를 지연시켜 출력단으로 출력하는 제 2 지연부와, 상기 제 2 지연부에서 출력되는 신호를 연산하여 상기 연산부의 입력단에 피드백하는 게이트부를 포함하여 구성된 것이다.

Description

콤 필터의 미분기
본 발명은 콤 필터(Comb Filter)에 관한 것으로, 특히 하드웨어 크기를 감소시킨 콤 필터의 미분기(Differentiator)에 관한 것이다.
일반적으로 콤 필터는 미분기와 적분기로 구성되어 있다.
즉, 다운 샘플링(Down Sampling)비를 "M"이라하고, 스테이지 수(Stage Number)를 "N"이라 하면, 그 때의 콤 필터의 전달 함수"H(Z)"는 다음과 같다.
이와 같이 콤 필터는 미분기와 적분기로 나눌 수 있고 본 발명은 콤 필터의 미분기와 관한 것이다.
종래의 콤 필터 미분기를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 샘플링 비가 "1"이고 스테이지 수가 "5"인 종래의 콤 필터 미분기의 하드웨어 구성도이고, 도 2는 도 1에 따른 클럭신호 타이밍도이며, 도 3은 종래 미분기의 데이터 흐름도이다.
즉, 상기의 전달함수에서 미분기의 전달함수는 (1-Z-M)N이었다. 여기서 샘플링 수가 "1"(M=1)이고, 스테이지 수가 "5"(N=5)이면 미분기의 전달함수는 (1-Z-1)5이다.
상기 미분기의 전달함수 (1-Z-1)5를 다음과 같이 표현할 수 있다.
(1-Z-1)5=1-5Z-1+10Z-2-10Z-3+5Z-4-Z-5
이와 같은 미분기의 전달함수를 구현하기 위한 종래 미분기의 하드웨어 구성은 도 1과 같다.
즉, 5개의 뺄셈기(1-5)와 5개의 플립플롭(6-10)으로 구성되어, 입력신호 X(n)를 지연시켜 출력하는 제 1 플립플롭(6)과, 상기 입력신호 X(n)에서 제 1 플립플롭(6)에 의해 지연된 신호를 감산하는 제 1 뺄셈기(1)와, 상기 제 1 뺄셈기(1)에서 출력되는 신호를 지연시켜 출력하는 제 2 플립플롭(7)과, 상기 제 1 뺄셈기(1)에서 출력되는 신호에서 상기 제 2 플립플롭(7)에서 출력된 신호를 감산하는 제 2 뺄셈기(2)와, 상기 제 2 뺄셈기(2)에서 출력되는 신호를 지연시켜 출력하는 제 3 플립플롭(8)과, 상기 제 2 뺄셈기(2)에서 출력되는 신호에서 상기 제 3 플립플롭(8)에서 출력된 신호를 감산하는 제 3 뺄셈기(3)와, 상기 제 3 뺄셈기(3)에서 출력되는 신호를 지연시켜 출력하는 제 4 플립플롭(9)과, 상기 제 3 뺄셈기(3)에서 출력되는 신호에서 상기 제 4 플립플롭(9)에서 출력된 신호를 감산하는 제 4 뺄셈기(4)와, 상기 제 4 뺄셈기(4)에서 출력되는 신호를 지연시켜 출력하는 제 5 플립플롭(10)과, 상기 제 4 뺄셈기(4)에서 출력되는 신호에서 상기 제 5 플립플롭(10)에서 출력된 신호를 감산하는 제 5 뺄셈기(5)로 구성된다. 그리고, 콤 필터의 마스터 클럭(master clock)이 128fs일 때 1/4fs 주기를 갖는 CLK-DIFF 클럭이 각 플립플롭(6-10)의 클럭단에 인가된다.
이와 같이 구성되는 종래의 콤 필터 미분기의 동작은 다음과 같다.
도 2와 같이, 콤 필터 시스템의 마스터 클럭(master clock)은 128fs이고, 마스터 클럭의 한 주기(Tm)은 1/128fs가 되고, CLK-DIFF의 한 주기는 1/4fs가 된다.
입력 데이터 X(n)는 D1, D2, D3, D4 …순서로 들어오고, 이들 각각의 시간 거리는 1/4fs이다.
따라서 각 뺄셈기의 연산은 CLK-DIFF 신호가 있을 때만 진행되므로 도 2에서 T1과 T2 사이 및 T33과 T34 사이에서 연산이 일어난다. 더불어 미분기의 출력 Y(n)도 시간 거리가 1/4fs인 출력 데이터를 갖는다.
이와 같은 데이터 흐름도를 도 3에 나타내었다.
이와 같은 종래의 콤 필터 미분기에 있어서는 다음과 같은 문제점이 있었다.
즉, 상술한 바와 같이, 종래의 콤필터 미분기는 하나의 데이터를 연산하기 위한 시간은 T1-T2인 반면, 남은 시간 T3-T33 동안에는 모든 뺄셈기가 쉬고 있는 상태이다. 따라서 하드웨어의 시간적 효율성이 떨어진다. 다시말하면, 시간 활용을 조절하면 하나의 뺄셈기를 사용하여도 연산할 수 있음에도 불구하고 스테이지 수에 상응한 만큼의 뺄셈기로 하드웨어를 구성하므로 단가가 상승된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 하드웨어 크기를 감소시킨 콤 필터의 미분기를 제공하는데 그 목적이 있다.
도 1은 종래의 콤 필터의 미분기의 하드웨어적 구성도
도 2는 도 1에 따른 클럭신호 타이밍도
도 3은 종래 미분기의 데이터 흐름도
도 4는 본 발명 일 실시예의 콤 필터 미분기의 하드웨어 구성도
도 5는 본 발명의 동작을 설명하기 위한 마스터 클럭과 CLK-DIFF 및 크리어신호의 시간을 정의하는 설명도
도 6는 본 발명 일 실시예의 콤 필터 미분기의 연산 순서도 및 제어 신호도
도면의 주요부분에 대한 부호의 설명
11-15, : 플립플롭 20 : 제 1 지연부
30 : 선택부 40 : 연산부
50 : 제 2 지연부 60 : 앤드 게이트부
상기와 같은 목적을 달성하기 위한 본 발명의 콤 필터 미분기는 입력 데이터 신호를 스테이지 수에 상응하는 단계로 지연시켜 각각 출력하는 제 1 지연부와, 상기 제 1 지연부에서 출력되는 각 지연신호중 하나의 신호를 선택하여 출력하는 선택부와, 상기 선택부에서 출력되는 신호와 피드백되는 신호를 외부의 제어신호에 의해 처리하는 연산부와, 상기 연산부에서 출력되는 신호를 지연시켜 출력단으로 출력하는 제 2 지연부와, 상기 제 2 지연부에서 출력되는 신호를 연산하여 상기 연산부의 입력단에 피드백하는 게이트부를 포함하여 구성됨에 그 특징이 있다.
이와 같은 본 발명의 콤 필터 미분기를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명 일 실시예의 콤 필터 미분기의 하드웨어 구성도이고, 도 5는 본 발명의 동작을 설명하기 위한 마스터 클럭과 시간을 정의하는 설명도이며, 도 6는 본 발명 일 실시예의 콤 필터 미분기의 연산 순서도 및 제어 신호도 이다.
샘플링 수는 "1", 스테이지 수는 "5"일 경우의 콤 필터 미분기의 하드웨어적 구성을 도 4에 나타내었다.
본 발명 일 실시예의 콤 필터 미분기의 구성은 도 4와 같이, 5개의 플립플롭(11-15)으로 이루어져 입력 데이터 신호 X(n)를 5단계로 지연시켜 각각 출력하는 제 1 지연부(20)와, 상기 제 1 지연부(20)에서 출력되는 5개의 신호 중 외부의 제어신호(address)에 의해 하나의 신호를 선택하여 출력하는 선택부(30)와, 상기 선택부(30)에서 출력되는 신호와 피드백되는 신호를 외부의 제어신호에 의해 가산 또는 감산 하는 연산부(40)와, 상기 연산부(40)에서 출력되는 신호를 지연시켜 출력단으로 출력하는 제 2 지연부(50)와, 상기 제 2 지연부(50)에서 출력되는 신호를 연산하여 상기 연산부(40)의 입력단에 피드백하는 앤드 게이트부(60)를 포함하여 구성된다.
여기서, 제 1 지연부(20)의 복수개의 플립플롭(11-15)은 미분기의 스테이지 수에 상응하는 개수로 구성되며, 각 플립플롭의 클럭단에는 CLK-DIFF신호가 인가된다.
상기 선택부(30)는 다수개의 입력신호 중 외부의 제어신호(address)에 의해 하나의 신호를 출력하는 멀티플렉서(MUX)로 구성된다.
제 2 지연부(50)는 하나의 플립플롭(F/F)으로 이루어지고 마스터 클럭신호를 클럭신호로 하고, 상기 앤드 게이트부(60)는 하나의 애드 게이트로 이루어지고 상기 제 2 지연부(50)의 출력신호와 외부 크리어신호를 놀리 곱 연산한다.
이와 같이 구성되는 본 발명 일 실시예의 콤 필터 미분기의 동작은 다음과 같다.
샘플링 수가 "1", 스테이지 수가 "5"일 경우의 콤 필터 미분기의 전달함수는 종래 기술에서 설명한 수학식1과 같다.
즉, (1-Z-1)5= 1 - 5Z-1+ 10Z-2- 10Z-3+ 5Z-4- Z-5
따라서 출력 Y(n)은 다음과 같다.
Y(n)=-X(n-5)-5X(n-1)-10X(n-3)+10X(n-2)+5X(n-4)+X(n)
이와 같은 연산을 128fs인 마스터 클럭을 이용하여 4fs 시간내에 수행하기만 하면 본 발명의 구성과 같이 하나의 연산기로 수행할 수 있다.
이를 그림으로 나타내면 도 5와 같다.
그리고 상기 수학식2를 순서를 바꾸어 다시 정리하면 다음과 같다.
Y(n)=-X(n-5)-5X(n-1)-10X(n-3)+10X(n-2)+5X(n-4)+X(n)
상기 수학식3은 결국 - X(n-5) 연산은 1번하고, - 5X(n-1) 연산은 - X(n-1) 연산을 5번, - 10X(n-3) 연산은 - X(n-3) 연산을 10번, + 10X(n-2) 연산은 + X(n-2)을 10번, + 5X(n-4) 연산은 X(n-4) 연산을 5 번, X(n)을 1번한다는 의미이다.
상기 수학식3을 마스터 클럭에 동기되어 연산을 진행하는 순서 및 제어 신호를 도 6에 나타내었다.
즉, 먼저, 도 4에서 최종 플립플롭(15)의 출력이 X(n-5)인 상태에서 어드레스 신호 "e"를 멀티플렉서(30)에 출력하여 멀트플렉서(30)가 X(n-5)를 선택하여 출력한다. 그리고 연산부(40)에는 감산(Sub)신호를 출력한다. 따라서 -X(n-5)가 연산된다.
상기에서 설명한 바와 같은 본 발명의 콤 필터의 미분기에 있어서는 다음과 같은 효과가 있다.
종래의 콤 필터 미분기의 하드웨어 구성은 스테이지 수에 상응하는 개수의 뺄셈기와 플립플롭으로 구성되므로 하드웨어의 크기가 컸음에 반해, 본 발명은 전체 하드웨어의 시간 효율성을 높여서 뺄셈기의 수를 하나로 줄이고 하나의 멀티플렉서와 플립플롭으로 대체하므로 하드웨어의 크기를 약 30 %정도 감소시켰다.

Claims (5)

  1. 입력 데이터 신호를 스테이지 수에 상응하는 단계로 지연시켜 각각 출력하는 제 1 지연부와,
    상기 제 1 지연부에서 출력되는 각 지연신호중 하나의 신호를 선택하여 출력하는 선택부와,
    상기 선택부에서 출력되는 신호와 피드백되는 신호를 외부의 제어신호에 의해 감산 또는 가산하는 연산부와,
    상기 연산부에서 출력되는 신호를 지연시켜 출력단으로 출력하는 제 2 지연부와,
    상기 제 2 지연부에서 출력되는 신호를 연산하여 상기 연산부의 입력단에 피드백하는 게이트부를 포함하여 구성됨을 특징으로 하는 콤필터의 미분기.
  2. 제 1 항에 있어서,
    상기 제 1 지연부는 스테이지 수에 상응하는 복수개의 플립플롭으로 구성되며, 각 플립플롭의 클럭단에는 CLK-DIFF신호가 인가됨을 특징으로 하는 콤 필터의 미분기.
  3. 제 1 항에 있어서,
    상기 선택부는 다수개의 입력신호 중 외부의 제어신호에 의해 하나의 신호를 출력하는 멀티플렉서로 구성됨을 특징으로 하는 콤 필터의 미분기.
  4. 제 1 항에 있어서,
    제 2 지연부는 플립플롭으로 이루어지고 마스터 클럭신호를 클럭신호로 함을 특징으로 하는 콤 필터의 미분기.
  5. 제 1 항에 있어서,
    상기 게이트부는 제 2 지연부의 출력신호와 외부 크리어 신호를 논리 곱 연산함을 특징으로 하는 콤 필터의 미분기.
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