JP3479617B2 - 移動平均フィルタ - Google Patents
移動平均フィルタInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル乗算方式
の電力量計やΔΣ変調方式Ａ／Ｄコンバータに用いられ
る移動平均フィルタの改良に関するものである。
の電力量計やΔΣ変調方式Ａ／Ｄコンバータに用いられ
る移動平均フィルタの改良に関するものである。
【０００２】
【従来の技術】デジタル信号処理に用いられ単位入力に
対して時間的に有限の応答特性を持つＦＩＲフィルタ
（有限インパルス応答型フィルタ）の最も簡単な構成と
して、移動平均フィルタがある。このフィルタは、現在
のデータから予め定められたタップ数分遡ったデータま
での平均を取ることによって高周波成分を減衰させるロ
ーパスフィルタである。ｎタップ移動平均フィルタの基
本構成を図８に示す。Ｄ1〜Ｄn-1 はデータを１サンプ
リング周期保持するシフトレジスタ等の記憶素子、Ａ1
〜Ａn-1 は加算器、１０１は乗算係数ｋの乗算器であ
る。この回路によれば、第１サンプリング時点からｎサ
ンプリング周期経過後の乗算器１０１への入力データ
は、ｎサンプル分の回路への入力データの合計となる。
したがって増幅率をＡとした場合、乗算器１０１におい
て入力信号を乗算係数ｋ＝Ａ／ｎで乗算すれば、ｎタッ
プ移動平均が回路から出力されることになる。
対して時間的に有限の応答特性を持つＦＩＲフィルタ
（有限インパルス応答型フィルタ）の最も簡単な構成と
して、移動平均フィルタがある。このフィルタは、現在
のデータから予め定められたタップ数分遡ったデータま
での平均を取ることによって高周波成分を減衰させるロ
ーパスフィルタである。ｎタップ移動平均フィルタの基
本構成を図８に示す。Ｄ1〜Ｄn-1 はデータを１サンプ
リング周期保持するシフトレジスタ等の記憶素子、Ａ1
〜Ａn-1 は加算器、１０１は乗算係数ｋの乗算器であ
る。この回路によれば、第１サンプリング時点からｎサ
ンプリング周期経過後の乗算器１０１への入力データ
は、ｎサンプル分の回路への入力データの合計となる。
したがって増幅率をＡとした場合、乗算器１０１におい
て入力信号を乗算係数ｋ＝Ａ／ｎで乗算すれば、ｎタッ
プ移動平均が回路から出力されることになる。
【０００３】図８に示した回路構成は、タップ数が比較
的小さい場合はシンプルかつ安定した動作を行うが、タ
ップ数が大きくなると加算器の必要個数が増大し、必要
な処理も大きくなる。そのような問題点を改善したのが
図９のｎタップ移動平均フィルタである。Ｄ1 〜Ｄn お
よびＤa はデータを１サンプリング周期保持するシフト
レジスタ等の記憶素子、１０１は乗算係数ｋの乗算器、
１０２は減算器、１０３は加算器である。記憶素子Ｄa
と加算器１０３とは、加算器１０３に入力される信号を
随時累積する累積器１０４として機能する。
的小さい場合はシンプルかつ安定した動作を行うが、タ
ップ数が大きくなると加算器の必要個数が増大し、必要
な処理も大きくなる。そのような問題点を改善したのが
図９のｎタップ移動平均フィルタである。Ｄ1 〜Ｄn お
よびＤa はデータを１サンプリング周期保持するシフト
レジスタ等の記憶素子、１０１は乗算係数ｋの乗算器、
１０２は減算器、１０３は加算器である。記憶素子Ｄa
と加算器１０３とは、加算器１０３に入力される信号を
随時累積する累積器１０４として機能する。
【０００４】初期化信号により記憶素子Ｄ1 〜Ｄn のデ
ータの総和と記憶素子Ｄa のデータを等しくし（０でも
良いし、０以外の所定値でも良い）、その後、記憶素子
Ｄaに、記憶素子Ｄ1 に入る最新のデータを加え、記憶
素子Ｄn から出るデータを引くことにより、常に記憶素
子Ｄa の累積データと記憶素子Ｄ1 〜Ｄn のデータの総
和が等しく維持される。この動作により、図９では、図
８の（ｎ−１）個の加算器をそれぞれ１個の加算器、減
算器と記憶素子Ｄn ，Ｄa で代用することができる。
ータの総和と記憶素子Ｄa のデータを等しくし（０でも
良いし、０以外の所定値でも良い）、その後、記憶素子
Ｄaに、記憶素子Ｄ1 に入る最新のデータを加え、記憶
素子Ｄn から出るデータを引くことにより、常に記憶素
子Ｄa の累積データと記憶素子Ｄ1 〜Ｄn のデータの総
和が等しく維持される。この動作により、図９では、図
８の（ｎ−１）個の加算器をそれぞれ１個の加算器、減
算器と記憶素子Ｄn ，Ｄa で代用することができる。
【０００５】図９の回路は、タップ数にかかわらず減算
器、加算器、乗算器が各々１個で構成されており、回路
や処理の単純化が図れるとともに、タップ数を可変にす
る場合にも有効な構成となっている。なお、記憶素子と
してシフトレジスタ以外にもＲＡＭなどを用いてそのア
ドレスを移動することによりデータをシフトすることも
可能であり、ハードウエア構成以外にもマイクロコンピ
ュータやＤＳＰ（ディジタル・シグナル・プロセッサ）
によるソフト処理でこの機能を実現することも可能であ
る。
器、加算器、乗算器が各々１個で構成されており、回路
や処理の単純化が図れるとともに、タップ数を可変にす
る場合にも有効な構成となっている。なお、記憶素子と
してシフトレジスタ以外にもＲＡＭなどを用いてそのア
ドレスを移動することによりデータをシフトすることも
可能であり、ハードウエア構成以外にもマイクロコンピ
ュータやＤＳＰ（ディジタル・シグナル・プロセッサ）
によるソフト処理でこの機能を実現することも可能であ
る。
【０００６】
【発明が解決しようとする課題】図９の回路において
は、記憶素子Ｄ1 〜Ｄn に記憶されているデータの総和
が記憶素子Ｄa に記憶されているデータと常に等しくな
っている必要がある。したがって、動作開始時にこの両
者を等しくする、例えば全ての記憶素子のデータを０に
するような初期化が必要となる。初期化を行わないと、
両者の初期値の差により生じるＤＣオフセットが回路か
らの出力信号に重畳され、正確なｎタップ移動平均値が
出力されない。また、累積器１０４のデータがオーバー
フローする可能性もある。さらに、動作中に外乱などに
より記憶素子Ｄ1 〜Ｄn ，Ｄa の値が異常値となった場
合にも前述のようなＤＣオフセットやオーバーフローの
問題が発生し、初期化の処理を行わない限りこの症状が
継続するという問題点があった。
は、記憶素子Ｄ1 〜Ｄn に記憶されているデータの総和
が記憶素子Ｄa に記憶されているデータと常に等しくな
っている必要がある。したがって、動作開始時にこの両
者を等しくする、例えば全ての記憶素子のデータを０に
するような初期化が必要となる。初期化を行わないと、
両者の初期値の差により生じるＤＣオフセットが回路か
らの出力信号に重畳され、正確なｎタップ移動平均値が
出力されない。また、累積器１０４のデータがオーバー
フローする可能性もある。さらに、動作中に外乱などに
より記憶素子Ｄ1 〜Ｄn ，Ｄa の値が異常値となった場
合にも前述のようなＤＣオフセットやオーバーフローの
問題が発生し、初期化の処理を行わない限りこの症状が
継続するという問題点があった。
【０００７】（発明の目的）本発明の目的は、初期化を
行わなくてもＤＣオフセットやオーバーフローの問題を
引き起こすことがなく、さらに外乱等の影響を受けた場
合でも最小限の復帰時間で正確な移動平均値を出力する
ことのできる移動平均フィルタを提供することである。
行わなくてもＤＣオフセットやオーバーフローの問題を
引き起こすことがなく、さらに外乱等の影響を受けた場
合でも最小限の復帰時間で正確な移動平均値を出力する
ことのできる移動平均フィルタを提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の本発明は、入力されたデジタル信号
データをｎサンプル分遅延する遅延手段と、入力された
デジタル信号データから前記遅延手段により出力される
遅延されたデータを減算する減算手段と、該減算手段の
出力を累積する第１の累積手段と、入力されたデジタル
信号データを累積する第２の累積手段と、該第２の累積
手段にｎサンプル分のデジタル信号データが累積される
毎に該累積値を前記第１の累積手段に転送してその累積
値を更新させるとともに、前記第２の累積手段の累積値
をクリアさせる制御手段とを有する移動平均フィルタと
するものである。
に、請求項１記載の本発明は、入力されたデジタル信号
データをｎサンプル分遅延する遅延手段と、入力された
デジタル信号データから前記遅延手段により出力される
遅延されたデータを減算する減算手段と、該減算手段の
出力を累積する第１の累積手段と、入力されたデジタル
信号データを累積する第２の累積手段と、該第２の累積
手段にｎサンプル分のデジタル信号データが累積される
毎に該累積値を前記第１の累積手段に転送してその累積
値を更新させるとともに、前記第２の累積手段の累積値
をクリアさせる制御手段とを有する移動平均フィルタと
するものである。
【０００９】また、同様に上記目的を達成するために、
請求項２記載の本発明は、請求項１に記載された前記遅
延手段、前記減算手段及び前記第１の累積手段を複数組
有することによって、入力される異なるデジタル信号デ
ータをそれぞれ移動平均処理する移動平均フィルタであ
って、請求項１に記載された前記第２の累積手段及び制
御手段を前記複数組の第１の累積手段に対して時分割に
て共用するようにした移動平均フィルタとするものであ
る。
請求項２記載の本発明は、請求項１に記載された前記遅
延手段、前記減算手段及び前記第１の累積手段を複数組
有することによって、入力される異なるデジタル信号デ
ータをそれぞれ移動平均処理する移動平均フィルタであ
って、請求項１に記載された前記第２の累積手段及び制
御手段を前記複数組の第１の累積手段に対して時分割に
て共用するようにした移動平均フィルタとするものであ
る。
【００１０】
【発明の実施の形態】図１は、本発明の実施の一形態で
あるｎタップ移動平均フィルタを示す図である。
あるｎタップ移動平均フィルタを示す図である。
【００１１】Ｄ1 〜Ｄn およびＤa ，Ｄh はデータを１
サンプリング周期保持するシフトレジスタ等の記憶素
子、１は乗算係数ｋの乗算器、２は減算器、３および４
は加算器、５および６は切替スイッチ、７はタイミング
生成部である。記憶素子Ｄa と加算器３と切替スイッチ
５とは、加算器３に入力される信号を随時累積する累積
器８として機能する。また、記憶素子Ｄh と加算器４と
切替スイッチ６とは、加算器４に入力される信号を随時
累積する累積器９として機能する。
サンプリング周期保持するシフトレジスタ等の記憶素
子、１は乗算係数ｋの乗算器、２は減算器、３および４
は加算器、５および６は切替スイッチ、７はタイミング
生成部である。記憶素子Ｄa と加算器３と切替スイッチ
５とは、加算器３に入力される信号を随時累積する累積
器８として機能する。また、記憶素子Ｄh と加算器４と
切替スイッチ６とは、加算器４に入力される信号を随時
累積する累積器９として機能する。
【００１２】切替スイッチ５が上側接続（加算器３側に
接続）されている場合は、累積器８は図９の累積器１０
４と同様にｎ個の記憶素子Ｄ1 〜Ｄn のデータの総和を
累積しており、その結果は記憶素子Ｄa に記憶されると
ともに、乗算器１に出力される。累積器９は、切替スイ
ッチ６が右側接続（記憶素子Ｄh 側に接続）されている
場合は、回路への入力データを随時累積する。
接続）されている場合は、累積器８は図９の累積器１０
４と同様にｎ個の記憶素子Ｄ1 〜Ｄn のデータの総和を
累積しており、その結果は記憶素子Ｄa に記憶されると
ともに、乗算器１に出力される。累積器９は、切替スイ
ッチ６が右側接続（記憶素子Ｄh 側に接続）されている
場合は、回路への入力データを随時累積する。
【００１３】切替スイッチ５は、ｎサンプリング周期毎
に、タイミング生成部７から発生されるタイミング信号
によって１サンプリング周期の間下側接続（累積器９側
に接続）される。これにより記憶素子Ｄa には、回路へ
の入力データと記憶素子Ｄhに保持されたデータが加算
器４で加算されて入力される。切替スイッチ６は、切替
スイッチ５が下側接続する度に、その次のサンプリング
クロックで１サンプリング周期の間左側接続（０入力側
に接続）され、それまでの記憶素子Ｄh の累積結果がク
リアされる。したがって、切替スイッチ５が下側接続し
た時点での記憶素子Ｄh のデータは、その直前の（ｎ−
１）サンプル分のデータの累積結果となっているため、
切替スイッチ６が左側接続した時点で記憶素子Ｄa に入
力されるデータはその直前のｎサンプル分のデータの総
和となる。
に、タイミング生成部７から発生されるタイミング信号
によって１サンプリング周期の間下側接続（累積器９側
に接続）される。これにより記憶素子Ｄa には、回路へ
の入力データと記憶素子Ｄhに保持されたデータが加算
器４で加算されて入力される。切替スイッチ６は、切替
スイッチ５が下側接続する度に、その次のサンプリング
クロックで１サンプリング周期の間左側接続（０入力側
に接続）され、それまでの記憶素子Ｄh の累積結果がク
リアされる。したがって、切替スイッチ５が下側接続し
た時点での記憶素子Ｄh のデータは、その直前の（ｎ−
１）サンプル分のデータの累積結果となっているため、
切替スイッチ６が左側接続した時点で記憶素子Ｄa に入
力されるデータはその直前のｎサンプル分のデータの総
和となる。
【００１４】図２は、図１の実施形態においてタップ数
ｎ＝４、増幅率Ａ＝４、乗算係数ｋ＝１とした時のタイ
ミングチャートである。初期化してから３サンプリング
クロック後に、切替スイッチ５の下側接続により入力デ
ータ「２」と記憶素子Ｄh のデータ値「１」が加算器４
で加算されて記憶素子Ｄa に転送され、その累積値が更
新（書き換え）される。その次のサンプリングクロック
で切替スイッチ６が左側接続され、記憶素子Ｄh のそれ
までの累積結果はクリアされ、記憶素子Ｄh の値はその
時の入力データ「３」となって、再び新たに累積を開始
する。
ｎ＝４、増幅率Ａ＝４、乗算係数ｋ＝１とした時のタイ
ミングチャートである。初期化してから３サンプリング
クロック後に、切替スイッチ５の下側接続により入力デ
ータ「２」と記憶素子Ｄh のデータ値「１」が加算器４
で加算されて記憶素子Ｄa に転送され、その累積値が更
新（書き換え）される。その次のサンプリングクロック
で切替スイッチ６が左側接続され、記憶素子Ｄh のそれ
までの累積結果はクリアされ、記憶素子Ｄh の値はその
時の入力データ「３」となって、再び新たに累積を開始
する。
【００１５】なお、このタイミングチャートは最初に初
期化により記憶素子Ｄ1 〜Ｄn ，Ｄ a ，Ｄh の全てのデ
ータを０にリセットするものとしているが、仮に初期化
をせずに動作を開始した場合でも、一旦記憶素子Ｄh の
データがクリアされてから（ｎ−１）サンプル分のデー
タが累積され、そのデータが切替スイッチ５の下側接続
により記憶素子Ｄa に転送された後は、正常動作に復帰
する。図３は、そのような場合を示したタイミングチャ
ートであり、最初の２サンプリングクロックの回路の出
力値は初期値データが正しくないことに影響されて異常
値となっているが、切替スイッチ５が始めて下側接続す
る３サンプリングクロック目からは正常な値に復帰して
いる例を示している。
期化により記憶素子Ｄ1 〜Ｄn ，Ｄ a ，Ｄh の全てのデ
ータを０にリセットするものとしているが、仮に初期化
をせずに動作を開始した場合でも、一旦記憶素子Ｄh の
データがクリアされてから（ｎ−１）サンプル分のデー
タが累積され、そのデータが切替スイッチ５の下側接続
により記憶素子Ｄa に転送された後は、正常動作に復帰
する。図３は、そのような場合を示したタイミングチャ
ートであり、最初の２サンプリングクロックの回路の出
力値は初期値データが正しくないことに影響されて異常
値となっているが、切替スイッチ５が始めて下側接続す
る３サンプリングクロック目からは正常な値に復帰して
いる例を示している。
【００１６】図４は、動作途中に外乱により記憶素子の
データに異常値が発生したケースを示すタイミングチャ
ートである。このケースでは、６サンプリングクロック
目の記憶素子Ｄ2 の値が、「１」であるべきところ、外
乱により「３」に変わってしまった場合を示している。
この異常値は８サンプリングクロック目には記憶素子Ｄ
4 の出力となり、回路全体の出力値に影響を及ぼして、
その値を異常値にする。図９のような従来技術による移
動平均フィルタであれば、出力異常はその後永久に続く
ことになる。しかし、本実施形態によれば、一旦８及び
９サンプリングクロック目の出力値は異常になるもの
の、１０サンプリングクロック目の切替スイッチ５の下
側接続によって、外乱の影響により異常値となった記憶
素子Ｄa の値が外乱の影響を受けていない記憶素子Ｄh
の正常な累積データに置き換わる。これにより回路の出
力値も１０サンプリングクロック目より正常な値に復帰
する。このように、外乱の影響に対しても、短い時間で
正常なデータに復帰することができる。
データに異常値が発生したケースを示すタイミングチャ
ートである。このケースでは、６サンプリングクロック
目の記憶素子Ｄ2 の値が、「１」であるべきところ、外
乱により「３」に変わってしまった場合を示している。
この異常値は８サンプリングクロック目には記憶素子Ｄ
4 の出力となり、回路全体の出力値に影響を及ぼして、
その値を異常値にする。図９のような従来技術による移
動平均フィルタであれば、出力異常はその後永久に続く
ことになる。しかし、本実施形態によれば、一旦８及び
９サンプリングクロック目の出力値は異常になるもの
の、１０サンプリングクロック目の切替スイッチ５の下
側接続によって、外乱の影響により異常値となった記憶
素子Ｄa の値が外乱の影響を受けていない記憶素子Ｄh
の正常な累積データに置き換わる。これにより回路の出
力値も１０サンプリングクロック目より正常な値に復帰
する。このように、外乱の影響に対しても、短い時間で
正常なデータに復帰することができる。
【００１７】以上説明したように図１の実施形態によれ
ば、ｎサンプリング周期毎に、累積器９に累積されたｎ
サンプル分のデータの総和を累積器８に転送する。累積
器９の累積結果は、累積器８にデータが転送される毎に
０にリセットされるため、累積器８や記憶素子Ｄ1 〜Ｄ
n の初期値や外乱に影響されずに、ｎサンプリング周期
毎に正確なデータの累積結果を算出する。したがって、
仮に累積器８のデータが初期化されていないためにＤＣ
オフセットやオーバーフローの可能性を持ったデータで
あったとしても、一旦累積器９からのデータが転送され
た後には、そのような問題は生じなくなる。さらに、動
作途中に外乱などにより記憶素子Ｄ1 〜Ｄn やＤa の値
が異常値となった場合にも、累積器９からのデータ転送
により累積器８に発生した異常値を正常値に戻すことが
できる。また、ハードウエア構成以外にもマイクロコン
ピュータやＤＳＰ（ディジタル・シグナル・プロセッ
サ）によるソフト処理でこの機能を実現することも可能
である。
ば、ｎサンプリング周期毎に、累積器９に累積されたｎ
サンプル分のデータの総和を累積器８に転送する。累積
器９の累積結果は、累積器８にデータが転送される毎に
０にリセットされるため、累積器８や記憶素子Ｄ1 〜Ｄ
n の初期値や外乱に影響されずに、ｎサンプリング周期
毎に正確なデータの累積結果を算出する。したがって、
仮に累積器８のデータが初期化されていないためにＤＣ
オフセットやオーバーフローの可能性を持ったデータで
あったとしても、一旦累積器９からのデータが転送され
た後には、そのような問題は生じなくなる。さらに、動
作途中に外乱などにより記憶素子Ｄ1 〜Ｄn やＤa の値
が異常値となった場合にも、累積器９からのデータ転送
により累積器８に発生した異常値を正常値に戻すことが
できる。また、ハードウエア構成以外にもマイクロコン
ピュータやＤＳＰ（ディジタル・シグナル・プロセッ
サ）によるソフト処理でこの機能を実現することも可能
である。
【００１８】図５は、１ビット出力を行う△Σ変調器を
用いた、本発明の実施の他の形態を示す図である。本実
施形態はタップ数ｎ＝８、増幅率Ａ＝４、乗算係数ｋ＝
１／２とした例であり、ＦＦ０はタイミング調整用のＤ
−フリップフロップ、ＦＦ１〜ＦＦ８は８段シフトレジ
スタを構成するＤ−フリップフロップ、７はタイミング
生成部、１０はΔΣ変調器、１１はカウントイネーブル
および同期ロード付の４ビットアップダウンカウンタ、
１２は同期クリア付の５ビットアップダウンカウンタ、
１３はＥＸＯＲゲートである。本実施形態では入力デー
タが１ビット形式のため、累積器は単純なアップダウン
カウンタで構成が可能である。また、図１の実施形態に
おける切替スイッチ５の役割はアップダウンカウンタ１
１のロード信号が、また切替スイッチ６の役割はアップ
ダウンカウンタ１２のクリア信号が、それぞれ果たして
いる。
用いた、本発明の実施の他の形態を示す図である。本実
施形態はタップ数ｎ＝８、増幅率Ａ＝４、乗算係数ｋ＝
１／２とした例であり、ＦＦ０はタイミング調整用のＤ
−フリップフロップ、ＦＦ１〜ＦＦ８は８段シフトレジ
スタを構成するＤ−フリップフロップ、７はタイミング
生成部、１０はΔΣ変調器、１１はカウントイネーブル
および同期ロード付の４ビットアップダウンカウンタ、
１２は同期クリア付の５ビットアップダウンカウンタ、
１３はＥＸＯＲゲートである。本実施形態では入力デー
タが１ビット形式のため、累積器は単純なアップダウン
カウンタで構成が可能である。また、図１の実施形態に
おける切替スイッチ５の役割はアップダウンカウンタ１
１のロード信号が、また切替スイッチ６の役割はアップ
ダウンカウンタ１２のクリア信号が、それぞれ果たして
いる。
【００１９】図６は図５の実施形態のタイミングチャー
トであり、これに基づいて本実施形態の動作を説明す
る。でタイミング生成部７から発生されるタイミング
信号により、アップダウンカウンタ１１にアップダウン
カウンタ１２のＱ1 〜Ｑ4 出力が同期ロードされるとと
もに、アップダウンカウンタ１２が同期クリアされる。
ΔΣ変調器１０は、回路へのアナログ入力信号を１ビッ
ト信号に変換してＤ−フリップフロップＦＦ０およびア
ップダウンカウンタ１２に出力する。の期間、アップ
ダウンカウンタ１２は、クリアされた後のΔΣ変調器１
０からの入力信号を、Ｈｉを＋１、Ｌｏを−１として累
積する。のタイミング信号により、時点でのアップ
ダウンカウンタ１２の８サンプル分の累積結果「２」の
上位４ビット、すなわち累積結果／２である「１」がア
ップダウンカウンタ１１に同期ロードされるとともに、
アップダウンカウンタ１２が同期クリアされる。のア
ップダウンカウンタ１１の出力は、この同期ロード値１
がそのまま出力されるため、アップダウンカウンタ１２
はアップダウンカウンタ１１より１サンプリング周期分
早くカウントしておく必要がある。Ｄ−フリップフロッ
プＦＦ０はこのずれを発生させるために設けられてい
る。
トであり、これに基づいて本実施形態の動作を説明す
る。でタイミング生成部７から発生されるタイミング
信号により、アップダウンカウンタ１１にアップダウン
カウンタ１２のＱ1 〜Ｑ4 出力が同期ロードされるとと
もに、アップダウンカウンタ１２が同期クリアされる。
ΔΣ変調器１０は、回路へのアナログ入力信号を１ビッ
ト信号に変換してＤ−フリップフロップＦＦ０およびア
ップダウンカウンタ１２に出力する。の期間、アップ
ダウンカウンタ１２は、クリアされた後のΔΣ変調器１
０からの入力信号を、Ｈｉを＋１、Ｌｏを−１として累
積する。のタイミング信号により、時点でのアップ
ダウンカウンタ１２の８サンプル分の累積結果「２」の
上位４ビット、すなわち累積結果／２である「１」がア
ップダウンカウンタ１１に同期ロードされるとともに、
アップダウンカウンタ１２が同期クリアされる。のア
ップダウンカウンタ１１の出力は、この同期ロード値１
がそのまま出力されるため、アップダウンカウンタ１２
はアップダウンカウンタ１１より１サンプリング周期分
早くカウントしておく必要がある。Ｄ−フリップフロッ
プＦＦ０はこのずれを発生させるために設けられてい
る。
【００２０】アップダウンカウンタ１１は、の間はＤ
−フリップフロップＦＦ０の出力とＤ−フリップフロッ
プＦＦ８の出力の差をカウントしてアップダウンカウン
タ１２から同期ロードされた値の上に累積することで、
常時８サンプル分の合計データをカウントして出力す
る。ここで、Ｄ−フリップフロップＦＦ０とＤ−フリッ
プフロップＦＦ８の出力が同じ場合には両者の出力の差
は０であり、カウントは不要となるため、ＥＸＯＲゲー
ト１３によりカウントイネーブル信号を出力してアップ
ダウンカウンタ１１がカウントしないように制御する。
Ｄ−フリップフロップＦＦ０の出力がＨｉでＤ−フリッ
プフロップＦＦ８の出力がＬｏの場合は、その差は＋２
で、アップダウンカウンタ１１は＋２をカウントしなけ
ればならないが、アップダウンカウンタ１１は＋１をカ
ウントし、逆の場合は−１をカウントする。すなわち、
１つのＨｉ信号を＋０．５、１つのＬｏ信号を−０．５
としてカウントすることになり、これによりタップ数ｎ
＝８に対して増幅率Ａ＝４となる。なお、アップダウン
カウンタ１２ではＨｉを＋１、Ｌｏを−１としてカウン
トしているため、でアップダウンカウンタ１１にデー
タを出力する際に１／２するために、そのＱ1 〜Ｑ4 出
力をアップダウンカウンタ１１のＤ0 〜Ｄ3 入力に２進
法の１桁分下げて送っている。
−フリップフロップＦＦ０の出力とＤ−フリップフロッ
プＦＦ８の出力の差をカウントしてアップダウンカウン
タ１２から同期ロードされた値の上に累積することで、
常時８サンプル分の合計データをカウントして出力す
る。ここで、Ｄ−フリップフロップＦＦ０とＤ−フリッ
プフロップＦＦ８の出力が同じ場合には両者の出力の差
は０であり、カウントは不要となるため、ＥＸＯＲゲー
ト１３によりカウントイネーブル信号を出力してアップ
ダウンカウンタ１１がカウントしないように制御する。
Ｄ−フリップフロップＦＦ０の出力がＨｉでＤ−フリッ
プフロップＦＦ８の出力がＬｏの場合は、その差は＋２
で、アップダウンカウンタ１１は＋２をカウントしなけ
ればならないが、アップダウンカウンタ１１は＋１をカ
ウントし、逆の場合は−１をカウントする。すなわち、
１つのＨｉ信号を＋０．５、１つのＬｏ信号を−０．５
としてカウントすることになり、これによりタップ数ｎ
＝８に対して増幅率Ａ＝４となる。なお、アップダウン
カウンタ１２ではＨｉを＋１、Ｌｏを−１としてカウン
トしているため、でアップダウンカウンタ１１にデー
タを出力する際に１／２するために、そのＱ1 〜Ｑ4 出
力をアップダウンカウンタ１１のＤ0 〜Ｄ3 入力に２進
法の１桁分下げて送っている。
【００２１】図５の実施形態は初期化を行っていない例
であるため、動作開始後１０〜１８サンプリングクロッ
ク周期が経過してアップダウンカウンタ１２から８サン
プル分の合計データの１／２がアップダウンカウンタ１
１に出力されるまでは、アップダウンカウンタ１１の出
力は不定となるが、その後は、初期化しないことによる
ＤＣオフセットやオーバーフローの影響を受けることな
く、８タップ移動平均値を出力することが可能である。
さらにアップダウンカウンタ１２の累積結果は９サンプ
リング周期毎に同期クリアされて新たに累積が開始され
るため、仮に途中で外乱などによる異常値データが発生
した場合でも、その影響を最小限に抑えることができ
る。
であるため、動作開始後１０〜１８サンプリングクロッ
ク周期が経過してアップダウンカウンタ１２から８サン
プル分の合計データの１／２がアップダウンカウンタ１
１に出力されるまでは、アップダウンカウンタ１１の出
力は不定となるが、その後は、初期化しないことによる
ＤＣオフセットやオーバーフローの影響を受けることな
く、８タップ移動平均値を出力することが可能である。
さらにアップダウンカウンタ１２の累積結果は９サンプ
リング周期毎に同期クリアされて新たに累積が開始され
るため、仮に途中で外乱などによる異常値データが発生
した場合でも、その影響を最小限に抑えることができ
る。
【００２２】図７は、１ビット出力を行う△Σ変調器を
用いた移動平均フィルタを２チャンネル持つ、本発明の
他の実施形態を示す図である。本実施形態においては、
ΔΣ変調器１０、Ｄ−フリップフロップＦＦ０〜ＦＦ
８、アップダウンカウンタ１１は各々２チャンネル設け
られており、図７では第１チャンネルが添字ａ、第２チ
ャンネルが添字ｂで示されている。タイミング生成部７
およびアップダウンカウンタ１２は第１及び第２チャン
ネルに共用するものとして１系統のみ設けられている。
用いた移動平均フィルタを２チャンネル持つ、本発明の
他の実施形態を示す図である。本実施形態においては、
ΔΣ変調器１０、Ｄ−フリップフロップＦＦ０〜ＦＦ
８、アップダウンカウンタ１１は各々２チャンネル設け
られており、図７では第１チャンネルが添字ａ、第２チ
ャンネルが添字ｂで示されている。タイミング生成部７
およびアップダウンカウンタ１２は第１及び第２チャン
ネルに共用するものとして１系統のみ設けられている。
【００２３】タイミング生成部７からは、第１チャンネ
ルを同期ロードするタイミング信号と第２チャンネルを
同期ロードするタイミング信号が、（ｎ＋１）サンプリ
ング周期毎に交互に発生される。すなわち、各々のチャ
ンネルが同期ロードされる間隔は（ｎ＋１）×２サンプ
リング周期となり、図３の実施形態に比べると２倍の間
隔になっている。アップダウンカウンタ１２の同期クリ
アは、第１チャンネル用のタイミング信号と第２チャン
ネル用のタイミング信号が入力するＯＲゲート１４の出
力により行われるため、（ｎ＋１）サンプリング周期毎
に行われる。アップダウンカウンタ１２がカウントする
入力信号は、タイミング生成部７が制御する切替スイッ
チ１５により、第１チャンネルのΔΣ変調器１０ａの出
力と、第２チャンネルのΔΣ変調器１０ｂの出力のどち
らかが選択される。第１チャンネル用のタイミング信号
により第１チャンネルが同期ロードされると、切替スイ
ッチ１５が第２チャンネル側に切り替わり、アップダウ
ンカウンタ１２は第２チャンネルの入力データをカウン
トし始める。ｎサンプリング周期が経過してアップダウ
ンカウンタ１２にｎサンプル分のデータが累積される
と、第２チャンネル用のタイミング信号によりそのデー
タがアップダウンカウンタ１１ｂに出力される。この時
点でアップダウンカウンタ１２は、同期クリアされる。
さらに切替スイッチ１５が第１チャンネル側に切り替わ
って、アップダウンカウンタ１２による第１チャンネル
への入力データのカウントが開始される。
ルを同期ロードするタイミング信号と第２チャンネルを
同期ロードするタイミング信号が、（ｎ＋１）サンプリ
ング周期毎に交互に発生される。すなわち、各々のチャ
ンネルが同期ロードされる間隔は（ｎ＋１）×２サンプ
リング周期となり、図３の実施形態に比べると２倍の間
隔になっている。アップダウンカウンタ１２の同期クリ
アは、第１チャンネル用のタイミング信号と第２チャン
ネル用のタイミング信号が入力するＯＲゲート１４の出
力により行われるため、（ｎ＋１）サンプリング周期毎
に行われる。アップダウンカウンタ１２がカウントする
入力信号は、タイミング生成部７が制御する切替スイッ
チ１５により、第１チャンネルのΔΣ変調器１０ａの出
力と、第２チャンネルのΔΣ変調器１０ｂの出力のどち
らかが選択される。第１チャンネル用のタイミング信号
により第１チャンネルが同期ロードされると、切替スイ
ッチ１５が第２チャンネル側に切り替わり、アップダウ
ンカウンタ１２は第２チャンネルの入力データをカウン
トし始める。ｎサンプリング周期が経過してアップダウ
ンカウンタ１２にｎサンプル分のデータが累積される
と、第２チャンネル用のタイミング信号によりそのデー
タがアップダウンカウンタ１１ｂに出力される。この時
点でアップダウンカウンタ１２は、同期クリアされる。
さらに切替スイッチ１５が第１チャンネル側に切り替わ
って、アップダウンカウンタ１２による第１チャンネル
への入力データのカウントが開始される。
【００２４】このように図７の実施形態によれば、初期
化および異常動作からの復帰のための回路を２組の移動
平均フィルタで共用することで、回路構成を簡略化する
ことができる。その際、初期化時間や異常動作からの復
帰時間の間隔がシステムの許容範囲内にある限り、２組
に限らず２組以上のより大きな組数の移動平均フィルタ
に対して１組の初期化および異常動作からの復帰のため
の回路を共用することが可能である。
化および異常動作からの復帰のための回路を２組の移動
平均フィルタで共用することで、回路構成を簡略化する
ことができる。その際、初期化時間や異常動作からの復
帰時間の間隔がシステムの許容範囲内にある限り、２組
に限らず２組以上のより大きな組数の移動平均フィルタ
に対して１組の初期化および異常動作からの復帰のため
の回路を共用することが可能である。
【００２５】
【発明の効果】以上説明したように、請求項１記載の本
発明によれば、移動平均値を出力するための第１の累積
手段に加えて第２の累積手段を設け、第２の累積手段で
ｎサンプル分の累積が終わる毎に、その累積値を第１の
累積手段に転送して更新させるとともにクリアして新た
に累積を行うようにしたから、初期化を行わなくてもＤ
Ｃオフセットやオーバーフローの問題を引き起こすこと
がなく、さらに外乱等の影響を受けた場合でも最小限の
復帰時間で正確な移動平均値を出力することができる。
発明によれば、移動平均値を出力するための第１の累積
手段に加えて第２の累積手段を設け、第２の累積手段で
ｎサンプル分の累積が終わる毎に、その累積値を第１の
累積手段に転送して更新させるとともにクリアして新た
に累積を行うようにしたから、初期化を行わなくてもＤ
Ｃオフセットやオーバーフローの問題を引き起こすこと
がなく、さらに外乱等の影響を受けた場合でも最小限の
復帰時間で正確な移動平均値を出力することができる。
【００２６】また、請求項２記載の本発明によれば、複
数の第１の累積手段に対して、１組の初期化および異常
動作からの復帰のための第２の累積手段及び制御手段を
時分割にて共用するようにしているから、コスト削減を
図ることができる。
数の第１の累積手段に対して、１組の初期化および異常
動作からの復帰のための第２の累積手段及び制御手段を
時分割にて共用するようにしているから、コスト削減を
図ることができる。
【図１】本発明の実施の一形態である、移動平均フィル
タを示すブロック図である。
タを示すブロック図である。
【図２】図１に示される回路構成の動作例を示すタイミ
ングチャートである。
ングチャートである。
【図３】図１に示される回路構成の別の動作例を示すタ
イミングチャートである。
イミングチャートである。
【図４】図１に示される回路構成の別の動作例を示すタ
イミングチャートである。
イミングチャートである。
【図５】本発明の実施の他の形態である、ΔΣ変調器を
用いた移動平均フィルタを示すブロック図である。
用いた移動平均フィルタを示すブロック図である。
【図６】図５に示される回路構成の動作例を示すタイミ
ングチャートである。
ングチャートである。
【図７】本発明の実施の他の形態である、ΔΣ変調器を
用いた移動平均フィルタを示すブロック図である。
用いた移動平均フィルタを示すブロック図である。
【図８】従来の移動平均フィルタの回路例を示すブロッ
ク図である。
ク図である。
【図９】従来の移動平均フィルタの別の回路例を示すブ
ロック図である。
ロック図である。
Ｄ1 〜Ｄn ，Ｄa ，Ｄh 記憶素子
ＦＦ０〜ＦＦ８ Ｄ−フリップフロップ
１ 乗算器
２ 減算器
３，４ 加算器
５，６ 切替スイッチ
７ タイミング生成部
８，９ 累積器
１０ ΔΣ変調器
１１，１２ アップダウンカウンタ
１３ ＥＸＯＲゲート
１４ ＯＲゲート
１５ 切替スイッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 下澤 一博
埼玉県大宮市東門前239−３
(56)参考文献 特開 平５−315893（ＪＰ，Ａ)
特開 平６−196966（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03H 17/00 - 17/08
G06F 17/18
Claims (2)
- 【請求項１】 入力されたデジタル信号データをｎサン
プル分遅延する遅延手段と、入力されたデジタル信号デ
ータから前記遅延手段により出力される遅延されたデー
タを減算する減算手段と、該減算手段の出力を累積する
第１の累積手段と、入力されたデジタル信号データを累
積する第２の累積手段と、該第２の累積手段にｎサンプ
ル分のデジタル信号データが累積される毎に該累積値を
前記第１の累積手段に転送してその累積値を更新させる
とともに、前記第２の累積手段の累積値をクリアさせる
制御手段とを有する移動平均フィルタ。 - 【請求項２】 請求項１に記載された前記遅延手段、前
記減算手段および前記第１の累積手段を複数組有するこ
とによって、入力される異なるデジタル信号データをそ
れぞれ移動平均処理する移動平均フィルタであって、請
求項１に記載された前記第２の累積手段および制御手段
を前記複数組の第１の累積手段に対して時分割にて共用
するようにしたことを特徴とする移動平均フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27148299A JP3479617B2 (ja) | 1999-09-27 | 1999-09-27 | 移動平均フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27148299A JP3479617B2 (ja) | 1999-09-27 | 1999-09-27 | 移動平均フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001094395A JP2001094395A (ja) | 2001-04-06 |
| JP3479617B2 true JP3479617B2 (ja) | 2003-12-15 |
Family
ID=17500670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27148299A Expired - Fee Related JP3479617B2 (ja) | 1999-09-27 | 1999-09-27 | 移動平均フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3479617B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007201520A (ja) * | 2004-02-16 | 2007-08-09 | Neuro Solution Corp | 直流成分除去フィルタ、方法およびプログラム |
| JP2007201521A (ja) * | 2004-02-16 | 2007-08-09 | Neuro Solution Corp | 周波数成分分離フィルタ、方法およびプログラム |
| WO2005086347A1 (ja) * | 2004-03-05 | 2005-09-15 | Neuro Solution Corp. | 直流成分抽出フィルタ、方法およびプログラム |
| JP5517033B2 (ja) * | 2009-05-22 | 2014-06-11 | セイコーエプソン株式会社 | 周波数測定装置 |
-
1999
- 1999-09-27 JP JP27148299A patent/JP3479617B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2001094395A (ja) | 2001-04-06 |
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