JP2653371B2 - 適応形等化器 - Google Patents
適応形等化器Info
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- JP2653371B2 JP2653371B2 JP3833489A JP3833489A JP2653371B2 JP 2653371 B2 JP2653371 B2 JP 2653371B2 JP 3833489 A JP3833489 A JP 3833489A JP 3833489 A JP3833489 A JP 3833489A JP 2653371 B2 JP2653371 B2 JP 2653371B2
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Description
【発明の詳細な説明】 〔概 要〕 T/2タップ遅延部と、T/2タップ遅延部からの遅延信号
に係数を乗ずる係数乗算部と、係数乗算部の乗算結果を
合計する加算部とからなるT/2タップ形トランスバーサ
ルフィルタ部と、加算部からの出力の極性を識別する識
別部と、加算部からの出力と識別部からの識別出力とか
ら誤差とを算出する誤差算出部と、誤差算出部からの誤
差および識別部からの識別出力とから係数乗算部の係数
を設定する係数制御部とからなる制御部とを有する倍速
適応形等化器に関し、 倍速適応形等化器で得られた無効データを含む全ての
誤差データを使用して係数設定に誤差が生ずることを防
止することを目的とし、 T/2タップ形トランスバーサルフィルタ部、および、
制御部の識別部および誤差算出部を２倍のクロックで動
作させる一方、制御部の係数制御部の係数設定処理をク
ロック周波数で行い、有効な誤差データのみを使用する
ように構成する。
に係数を乗ずる係数乗算部と、係数乗算部の乗算結果を
合計する加算部とからなるT/2タップ形トランスバーサ
ルフィルタ部と、加算部からの出力の極性を識別する識
別部と、加算部からの出力と識別部からの識別出力とか
ら誤差とを算出する誤差算出部と、誤差算出部からの誤
差および識別部からの識別出力とから係数乗算部の係数
を設定する係数制御部とからなる制御部とを有する倍速
適応形等化器に関し、 倍速適応形等化器で得られた無効データを含む全ての
誤差データを使用して係数設定に誤差が生ずることを防
止することを目的とし、 T/2タップ形トランスバーサルフィルタ部、および、
制御部の識別部および誤差算出部を２倍のクロックで動
作させる一方、制御部の係数制御部の係数設定処理をク
ロック周波数で行い、有効な誤差データのみを使用する
ように構成する。
本発明は、トランスバーサルフィルタ部を有し、該ト
ランスバーサルフィルタ部の内部の係数乗算部の係数を
フィルタリング結果によって更新する適応形等化器に関
するものであり、特に、トランスバーサルフィルタ部の
タップ部がT/2タップで２倍のクロックを用いて遅延す
る、いわゆる、倍速のタップ遅延を行うT/2タップ形ト
ランスバーサルフィルタ部を有し、T/2タップ形トラン
スバーサルフィルタ部の結果に応じて極性を識別し、誤
差を算出して、これらのデータから係数乗算部の係数を
算出する制御部の有する倍速適応形等化器において、２
倍のクロックで得られた誤差データのうちの無効誤差デ
ータを係数設定に使用して誤差が生ずることを防止する
倍速適応形等化器に関する。
ランスバーサルフィルタ部の内部の係数乗算部の係数を
フィルタリング結果によって更新する適応形等化器に関
するものであり、特に、トランスバーサルフィルタ部の
タップ部がT/2タップで２倍のクロックを用いて遅延す
る、いわゆる、倍速のタップ遅延を行うT/2タップ形ト
ランスバーサルフィルタ部を有し、T/2タップ形トラン
スバーサルフィルタ部の結果に応じて極性を識別し、誤
差を算出して、これらのデータから係数乗算部の係数を
算出する制御部の有する倍速適応形等化器において、２
倍のクロックで得られた誤差データのうちの無効誤差デ
ータを係数設定に使用して誤差が生ずることを防止する
倍速適応形等化器に関する。
適応形等化器は、たとえば、ディジタル多重無線方式
における伝搬路歪を補償するトランスバーサルフィル
タ、自らの波形等化を行うトランスバーサル等化器（TE
QL）、交差偏波からの干渉を除去する交差偏波間干渉補
償器（XPIC）などに用いられる。
における伝搬路歪を補償するトランスバーサルフィル
タ、自らの波形等化を行うトランスバーサル等化器（TE
QL）、交差偏波からの干渉を除去する交差偏波間干渉補
償器（XPIC）などに用いられる。
第７図に従来の適応形等化器の１例の回路図を示す。
同図において、適応形等化器は、１クロック分の遅延を
行うＴタップ遅延回路111,112と、係数乗算器121〜123
と、加算器131とからなるトランスバーサルフィルタ部
と、識別回路211と、誤差検出回路221と、２値化回路23
1,232と、Ｔタップ遅延回路241,242と、相関回路251〜2
53と、アンプ261〜263と、積分器271〜273とからなる制
御回路部とで構成されている。
同図において、適応形等化器は、１クロック分の遅延を
行うＴタップ遅延回路111,112と、係数乗算器121〜123
と、加算器131とからなるトランスバーサルフィルタ部
と、識別回路211と、誤差検出回路221と、２値化回路23
1,232と、Ｔタップ遅延回路241,242と、相関回路251〜2
53と、アンプ261〜263と、積分器271〜273とからなる制
御回路部とで構成されている。
第７図の適応形等化器は、第８図に動作説明用の特性
図を示すように、Ｔ時間毎に入力データXkがＴタップ遅
延回路111,112を遅延されていき、それらの入力データ
および遅延データが係数器121〜123において係数器121
〜123の係数C-1,C0,C+1が乗ぜられ、乗算結果が、加算
回路131で加算される。この加算結果は上記係数C-1,C0,
C+1を更新するために用いられる。すなわち、加算結果Y
kの極性が識別回路211で識別される。加算結果Ykと識別
結果Dkとの差が誤差Ekとして誤差算出回路221から出力
される。これらの識別結果と誤差とがそれぞれ、２値化
回路231,232で２値化される。さらに、適宜、Ｔタップ
回路241,242で遅延された識別結果と誤差とが、相関回
路251〜253で乗算され、積分回路271〜273で積分され
て、それらの積分結果が、係数器121〜123の新たな係数
として更新される。
図を示すように、Ｔ時間毎に入力データXkがＴタップ遅
延回路111,112を遅延されていき、それらの入力データ
および遅延データが係数器121〜123において係数器121
〜123の係数C-1,C0,C+1が乗ぜられ、乗算結果が、加算
回路131で加算される。この加算結果は上記係数C-1,C0,
C+1を更新するために用いられる。すなわち、加算結果Y
kの極性が識別回路211で識別される。加算結果Ykと識別
結果Dkとの差が誤差Ekとして誤差算出回路221から出力
される。これらの識別結果と誤差とがそれぞれ、２値化
回路231,232で２値化される。さらに、適宜、Ｔタップ
回路241,242で遅延された識別結果と誤差とが、相関回
路251〜253で乗算され、積分回路271〜273で積分され
て、それらの積分結果が、係数器121〜123の新たな係数
として更新される。
第７図の適応形等化器は、第８図に示すように、Ｔク
ロック時間ごと識別データDkおよび誤差データEkとが得
られ、上記係数更新に用いられる。
ロック時間ごと識別データDkおよび誤差データEkとが得
られ、上記係数更新に用いられる。
最近、適応形等化器の性能を向上させるため、第８図
に示したサンプリング時間を２倍のサンプリング（ダブ
ルサンプリング）で行うことが試みられている。その場
合の識別データDkと誤差データEkは、サンプリング時間
が第８図の倍であるから、第９図に示すように、２倍得
られる。このように、２倍のデータを用いることによ
り、第７図の適応形等化器よりも高性能の等化器が実現
できることが期待されている。
に示したサンプリング時間を２倍のサンプリング（ダブ
ルサンプリング）で行うことが試みられている。その場
合の識別データDkと誤差データEkは、サンプリング時間
が第８図の倍であるから、第９図に示すように、２倍得
られる。このように、２倍のデータを用いることによ
り、第７図の適応形等化器よりも高性能の等化器が実現
できることが期待されている。
第９図（ｄ）の誤差データEkのうち、有効な誤差デー
タは第９図（ａ）に○で示したサンプリング時間に該当
するタイミングの誤差データである。
タは第９図（ａ）に○で示したサンプリング時間に該当
するタイミングの誤差データである。
ディジタル通信に用いられる伝送系であるナイキスト
波形はクロックタイミングごとに１点に収束する。Ｔク
ロック間隔でサンプリングしトランスバーサルフィルタ
では、上記した○に該当するポイントで波形の極性信
号、すなわち、識別信号Dkおよび誤差信号Ekを抽出する
ことができる。これをタップ毎の相関をとるためにビッ
トシフトを行い、タップ相関を検出して、係数乗算器の
係数を更新できる。
波形はクロックタイミングごとに１点に収束する。Ｔク
ロック間隔でサンプリングしトランスバーサルフィルタ
では、上記した○に該当するポイントで波形の極性信
号、すなわち、識別信号Dkおよび誤差信号Ekを抽出する
ことができる。これをタップ毎の相関をとるためにビッ
トシフトを行い、タップ相関を検出して、係数乗算器の
係数を更新できる。
しかしながら、ダブルサンプリングの場合、上記と同
様にすると、T/2間隔のサンプリングでは、波形が収束
する条件がないので、誤差信号を抽出することができな
い。したがって、Ｔ間隔毎のサンプリングに基づいた誤
差信号は有効であるが、T/2時間毎のサンプンリングに
基づいた誤差信号は無効である。つまり、単純に、T/2
間隔のサンプリングに基づいた識別データDkと対応する
誤差データEkとの乗算によって係数乗算器の係数を計算
し、その係数を設定したとすれば、誤った誤差に基づく
係数で係数乗算器の係数が設定更新されることになる、
つまり、ノイズ成分を含む相関結果になる。その成分が
全くランダムでない場合は、ノイズを含むばかりでな
く、適応形等化器の制御に支障をきたすという問題が生
ずる。その結果、２倍のサンプリング時間でサンプリン
グした結果で等化したとしても、誤った等化結果になる
という問題が生ずる。
様にすると、T/2間隔のサンプリングでは、波形が収束
する条件がないので、誤差信号を抽出することができな
い。したがって、Ｔ間隔毎のサンプリングに基づいた誤
差信号は有効であるが、T/2時間毎のサンプンリングに
基づいた誤差信号は無効である。つまり、単純に、T/2
間隔のサンプリングに基づいた識別データDkと対応する
誤差データEkとの乗算によって係数乗算器の係数を計算
し、その係数を設定したとすれば、誤った誤差に基づく
係数で係数乗算器の係数が設定更新されることになる、
つまり、ノイズ成分を含む相関結果になる。その成分が
全くランダムでない場合は、ノイズを含むばかりでな
く、適応形等化器の制御に支障をきたすという問題が生
ずる。その結果、２倍のサンプリング時間でサンプリン
グした結果で等化したとしても、誤った等化結果になる
という問題が生ずる。
本発明は、上記２倍のサンプンリグで行う適応形等化
器の問題を解決し、２倍のサンプリングで動作させる利
点が得られる適応形等化器を提供することを目的とす
る。
器の問題を解決し、２倍のサンプリングで動作させる利
点が得られる適応形等化器を提供することを目的とす
る。
本発明の適応形等化器の原理ブロック図を第１図に示
す。
す。
同図において、本発明の適応形等化器は、T/2タップ
形トランスバーサルフィルタ部１と、制御部２とで構成
される。
形トランスバーサルフィルタ部１と、制御部２とで構成
される。
T/2タップ形トランスバーサルフィルタ部１は、T/2タ
ップ遅延部11と、該T/2タップ遅延部からの遅延信号に
係数Ｃを乗ずる係数乗算部12と、該係数乗算部の乗算結
果を合計する加算部13とで構成される。制御部２は、加
算部13からの加算出力Ykの極性を識別する識別部21と、
加算部13からの加算出力Ykと識別部21からの極性識別出
力Dkとから誤差Ekを算出する誤差算出部22と、該誤差算
出部22からの誤差Ekおよび識別部21からの極性識別出力
Dkとから前記T/2タップ形トランスバーサルフィルタ部
１内部の係数乗算部12の係数Ckを更新設定する係数制御
部23とから構成される。
ップ遅延部11と、該T/2タップ遅延部からの遅延信号に
係数Ｃを乗ずる係数乗算部12と、該係数乗算部の乗算結
果を合計する加算部13とで構成される。制御部２は、加
算部13からの加算出力Ykの極性を識別する識別部21と、
加算部13からの加算出力Ykと識別部21からの極性識別出
力Dkとから誤差Ekを算出する誤差算出部22と、該誤差算
出部22からの誤差Ekおよび識別部21からの極性識別出力
Dkとから前記T/2タップ形トランスバーサルフィルタ部
１内部の係数乗算部12の係数Ckを更新設定する係数制御
部23とから構成される。
係数制御部23の詳細回路を第２図に示す。
第９図を参照して述べたように、２倍サンプリング時
間で得られたデータのうち、誤差データE2,E4,E6,E8と
いった有効な信号点（第９図の○）から外れた誤差デー
タを用いると、誤った係数を設定することになる。そこ
で、係数制御部23は、係数に応じて、適宜、上記誤った
（無効な）誤差データを使用しないように、識別データ
Dkと誤差データEkとを選択する。第２図において、係数
部の中心の係数C0は、分周回路241、相関回路247、積分
回路248からなる回路で計算される。係数C0の時間的に
前に該当する係数C-1は、分周回路231、バッファ232、
バッファ233,234、相関回路237、および積分回路238か
らなる回路で計算される。また、係数C0の時間的に後に
該当する係数C+1は、分周回251、バッファ252、バッフ
ァ253,254、相関回路257および積分回路258からなる回
路で計算される。
間で得られたデータのうち、誤差データE2,E4,E6,E8と
いった有効な信号点（第９図の○）から外れた誤差デー
タを用いると、誤った係数を設定することになる。そこ
で、係数制御部23は、係数に応じて、適宜、上記誤った
（無効な）誤差データを使用しないように、識別データ
Dkと誤差データEkとを選択する。第２図において、係数
部の中心の係数C0は、分周回路241、相関回路247、積分
回路248からなる回路で計算される。係数C0の時間的に
前に該当する係数C-1は、分周回路231、バッファ232、
バッファ233,234、相関回路237、および積分回路238か
らなる回路で計算される。また、係数C0の時間的に後に
該当する係数C+1は、分周回251、バッファ252、バッフ
ァ253,254、相関回路257および積分回路258からなる回
路で計算される。
第１図において、前記T/2タップ形トランスバーサル
フィルタ部１、および、前記制御部２の識別部21および
誤差算出部22を２倍のクロックCLK2で動作させる。した
がって、第９図に示したように、２倍のクロックでサン
プリングした識別データDkおよび誤差データEkが得られ
る。
フィルタ部１、および、前記制御部２の識別部21および
誤差算出部22を２倍のクロックCLK2で動作させる。した
がって、第９図に示したように、２倍のクロックでサン
プリングした識別データDkおよび誤差データEkが得られ
る。
第２図において、CLK2は２倍のクロック周波数を有す
るクロックを示し、分周回路231,241,251で1/2に分周さ
れたクロックCLK1はCLK2の半分の周波数のクロックを示
す。
るクロックを示し、分周回路231,241,251で1/2に分周さ
れたクロックCLK1はCLK2の半分の周波数のクロックを示
す。
前記制御部２の係数制御部23の係数設定処理をクロッ
クCLK1の周波数で行い、有効な誤差データのみを係数設
定に使用するようにする。すなわち、第２図の係数制御
部23のうち、バッファ232,252へのデータシフトは２倍
のクロックCLK2で行うが、係数計算は、分周回路231,24
1,251で分周されたクロックCLK1を用いて、無効な誤差
データが入り込まないように、行う。バッファ232〜23
4,252〜254は誤差データEkと識別データDkとのタイミン
グ調整および、無効誤差データを除去するために設けら
れている。
クCLK1の周波数で行い、有効な誤差データのみを係数設
定に使用するようにする。すなわち、第２図の係数制御
部23のうち、バッファ232,252へのデータシフトは２倍
のクロックCLK2で行うが、係数計算は、分周回路231,24
1,251で分周されたクロックCLK1を用いて、無効な誤差
データが入り込まないように、行う。バッファ232〜23
4,252〜254は誤差データEkと識別データDkとのタイミン
グ調整および、無効誤差データを除去するために設けら
れている。
たとえば、T/2タップ遅延部11が４段、したがって、
信号点は第８図に示した５点の場合、代表的係数を例に
とると、下記で与えられる。
信号点は第８図に示した５点の場合、代表的係数を例に
とると、下記で与えられる。
C0＝D1×E1＋D3×E3＋D5×E5＋D7×E7 C+1＝D2×E3＋D4×E5＋D6×E7 C-1＝D2×E1＋D4×E3＋D6×E5＋D8×E7 係数C0は、中央の係数乗算回路の係数を示し、第９図
の信号点（○で示したもの）における識別データDkおよ
び誤差データEkのみによる。これは、CLK1により、CLK2
の半分のクロックで信号処理されるからである。
の信号点（○で示したもの）における識別データDkおよ
び誤差データEkのみによる。これは、CLK1により、CLK2
の半分のクロックで信号処理されるからである。
係数C+1は、係数C0の右隣の係数乗算回路の係数を示
し、識別データD2,D4,D6に対応する無効誤差データE2,E
4,E6を用いずに、１つ右側ずらした（サンプリングでい
えば、CLK2クロック分遅らせた）E3,E5,E7を用いて計算
される。
し、識別データD2,D4,D6に対応する無効誤差データE2,E
4,E6を用いずに、１つ右側ずらした（サンプリングでい
えば、CLK2クロック分遅らせた）E3,E5,E7を用いて計算
される。
係数C-1は、係数C0の左隣の係数乗算回路の係数を示
し、識別データD2,D4,D6,D8に対応する無効誤差データE
2,E4,E6,E8に用いずに、１つ左側にずらした（サンプリ
ングでいえば、CLK2クロック分進めた）E1,E3,E5,E7を
用いて計算される。
し、識別データD2,D4,D6,D8に対応する無効誤差データE
2,E4,E6,E8に用いずに、１つ左側にずらした（サンプリ
ングでいえば、CLK2クロック分進めた）E1,E3,E5,E7を
用いて計算される。
他の係数についても同様である。
このように、識別データDkはCLK2で得られたものを用
いているが、誤差データは無効な誤差データ、すなわ
ち、第９図において、添字が偶数のものは用いられな
い。これにより、誤った係数設定が防止される。
いているが、誤差データは無効な誤差データ、すなわ
ち、第９図において、添字が偶数のものは用いられな
い。これにより、誤った係数設定が防止される。
以下、本発明の実施例の適応形等化器について述べ
る。
る。
第３図に本発明の１実施例の適応形等化器の回路図を
示す。T/2タップ形トランスバーサルフィルタ部１は、
６個シリーズに接続されたT/2タップ遅延回路111〜116
を有するT/2タップ遅延部11と、７個の係数乗算回路121
〜127を有する係数乗算部12と、加算回路13aとから構成
される。制御部２は、識別部21aと、誤差算出部22aと、
係数制御部23aとから構成される。
示す。T/2タップ形トランスバーサルフィルタ部１は、
６個シリーズに接続されたT/2タップ遅延回路111〜116
を有するT/2タップ遅延部11と、７個の係数乗算回路121
〜127を有する係数乗算部12と、加算回路13aとから構成
される。制御部２は、識別部21aと、誤差算出部22aと、
係数制御部23aとから構成される。
T/2タップ形トランスバーサルフィルタ部１は、係数
乗算回路111〜116の各係数C-3,…,C0,…,C+3とした場
合、ただし、一般的にCkとて現すと、次の式に基づく計
算を行う。
乗算回路111〜116の各係数C-3,…,C0,…,C+3とした場
合、ただし、一般的にCkとて現すと、次の式に基づく計
算を行う。
上記の如く、係数Ckで重みずけられた入力信号Xkの和
Ykが、識別部21aに入力されて、極性識別される。この
極性識別された識別データDkと、和データYkとから、誤
差算出部22aが誤差データEkを算出する。係数制御部23a
は、これらの誤差データEkおよび識別データDkとを用い
て、係数乗算回路121〜127の係数Ckを計算して、更新す
る。
Ykが、識別部21aに入力されて、極性識別される。この
極性識別された識別データDkと、和データYkとから、誤
差算出部22aが誤差データEkを算出する。係数制御部23a
は、これらの誤差データEkおよび識別データDkとを用い
て、係数乗算回路121〜127の係数Ckを計算して、更新す
る。
係数制御部23aの詳細回路図およびそれらの動作説明
図を第４図〜第６図に示す。第４図（ａ）は、中心の係
数乗算回路124の係数C0を算出する回路を示し、第４図
（ｂ）はその動作を示す図面である。また、第５図
（ａ）は、係数乗算回路125の係数C+1を算出する回路を
示し、第５図（ｂ）はその動作を示す図面である。さら
に、第６図（ａ）は、係数乗算回路126の係数C+2を算出
する回路を示し、第６図（ｂ）はその動作を示す図面で
ある。
図を第４図〜第６図に示す。第４図（ａ）は、中心の係
数乗算回路124の係数C0を算出する回路を示し、第４図
（ｂ）はその動作を示す図面である。また、第５図
（ａ）は、係数乗算回路125の係数C+1を算出する回路を
示し、第５図（ｂ）はその動作を示す図面である。さら
に、第６図（ａ）は、係数乗算回路126の係数C+2を算出
する回路を示し、第６図（ｂ）はその動作を示す図面で
ある。
第４図（ａ）の係数C0算出用係数制御回路は、下記式
に基づく係数算出処理を行う。
に基づく係数算出処理を行う。
C0＝D1E1＋D3E3＋D5E5＋D7E7 …（２） 上記式において、＋はEXOR（排他的論理OR）を示す。
識別データDkおよび誤差データEkは、第８図による。し
たがって、第４図（ａ）の係数C0算出用係数制御回路
は、２倍周波数のクロックCLK2を1/2に分周する分周回
路301と、クロックCLK2で送出された識別データDkおよ
び誤差データEkを一旦記憶する、バッファ回路としての
フリップフロップ302,303と、EXOR回路304と、積分回路
305とからなる。フリップフロップ302,303、クロックCL
K2で一旦保持された識別データDkおよび誤差データEk
は、分周回路301で1/2に分周されクロックCLK1でEXOR回
路304に出力される。すなわち、第４図（ｂ）の下から
上に向かう矢印で示す識別データと誤差データとの組合
せがEXOR回路304に出力され、これらがEXORされる。
識別データDkおよび誤差データEkは、第８図による。し
たがって、第４図（ａ）の係数C0算出用係数制御回路
は、２倍周波数のクロックCLK2を1/2に分周する分周回
路301と、クロックCLK2で送出された識別データDkおよ
び誤差データEkを一旦記憶する、バッファ回路としての
フリップフロップ302,303と、EXOR回路304と、積分回路
305とからなる。フリップフロップ302,303、クロックCL
K2で一旦保持された識別データDkおよび誤差データEk
は、分周回路301で1/2に分周されクロックCLK1でEXOR回
路304に出力される。すなわち、第４図（ｂ）の下から
上に向かう矢印で示す識別データと誤差データとの組合
せがEXOR回路304に出力され、これらがEXORされる。
この実施例では、相関はEXOR処理している。その理由
は、識別データDkが、極性の正のとき、Dk＝０、極性が
負のとき、Dk＝１として表され、一方、誤差データDk
も、正のとき、Ek＝０の、負のとき、Ek＝１として表さ
れるので、相関計算のために乗算を上記１ビットのEXOR
で簡単に実現している。
は、識別データDkが、極性の正のとき、Dk＝０、極性が
負のとき、Dk＝１として表され、一方、誤差データDk
も、正のとき、Ek＝０の、負のとき、Ek＝１として表さ
れるので、相関計算のために乗算を上記１ビットのEXOR
で簡単に実現している。
EXOR回路305でEXOR処理された結果が積分回路305で積
分される。その積分結果が、中心の係数乗算回路124の
係数C0として更新される。
分される。その積分結果が、中心の係数乗算回路124の
係数C0として更新される。
第５図（ａ）に示した係数回路125の係数C+1を更新す
る係数制御回路は、分周回路311、フリップフロップ312
〜314、EXOR回路315、および、積分回路316から構成さ
れる。この係数制御回路は、下記式に基づいて係数C+1
算出する。
る係数制御回路は、分周回路311、フリップフロップ312
〜314、EXOR回路315、および、積分回路316から構成さ
れる。この係数制御回路は、下記式に基づいて係数C+1
算出する。
C+1＝D2E3＋D4E5＋D6E7 …（３） すなわち、誤差データEkをクロックCLK2で一旦フリッ
プフロップ312に保持するが、無効の誤差データE2,E4,E
6を除去するため、保持した誤差データをクロックCLK1
で１つおきにフリップロップ314にとりだしている。し
たがって、フリップフロップ314には第５図（ｂ）に示
すように、誤差データが１つずらされたものが保持され
る。フリップフロップ313とフリップフロップ314とはク
ロックCLK1で動作するから、第５図（ｂ）および上記
（３）式による係数処理が行われる。
プフロップ312に保持するが、無効の誤差データE2,E4,E
6を除去するため、保持した誤差データをクロックCLK1
で１つおきにフリップロップ314にとりだしている。し
たがって、フリップフロップ314には第５図（ｂ）に示
すように、誤差データが１つずらされたものが保持され
る。フリップフロップ313とフリップフロップ314とはク
ロックCLK1で動作するから、第５図（ｂ）および上記
（３）式による係数処理が行われる。
第６図の場合も同様である。
このように、係数制御部23への識別データおよび誤差
データの取り込みはクロックCLK2で行われるが、係数更
新処理はクロックCLK2を1/2に分周したクロックCLK1で
行う。そして、この時、無効誤差データを除去するた
め、係数C0以外の係数を算出する制御回路は、第５図
（ａ）に示したフリップフロップ312、または、第６図
（ａ）に示したフリップフロップ322,323のようなタイ
ミング調整用のバファを適宜設ける。
データの取り込みはクロックCLK2で行われるが、係数更
新処理はクロックCLK2を1/2に分周したクロックCLK1で
行う。そして、この時、無効誤差データを除去するた
め、係数C0以外の係数を算出する制御回路は、第５図
（ａ）に示したフリップフロップ312、または、第６図
（ａ）に示したフリップフロップ322,323のようなタイ
ミング調整用のバファを適宜設ける。
以下、第３図における他の係数を算出する方式を下記
に示す。
に示す。
C+2＝D1E3＋D3E5＋D5E7 C+3＝D2E5＋D4E7 C-1＝D2E1＋D4E3＋D6E5＋D8E7 C-2＝D3E1＋D5E3＋D7E5 C-3＝D4E1＋D6E3＋D8E5 以上の実施例では、ディジタル回路を例に述べたが、
本発明の実施に際しては、ディジタル回路、アナログ回
路のいずれにも適用可能である。
本発明の実施に際しては、ディジタル回路、アナログ回
路のいずれにも適用可能である。
以上の述べたように、本発明によれば、２倍のクロッ
クで動作させることによって発生する無効誤差データを
係数算出に用いないので、ノイズ成分が係数更新計算に
はいることがなく、また、適応形等化器の制御が異常に
なることもなく、２倍のクロックを用いたT/2タップ形
トランスバーサルフィルタ部を有効に機能させうる適応
形等化器が実現できる。
クで動作させることによって発生する無効誤差データを
係数算出に用いないので、ノイズ成分が係数更新計算に
はいることがなく、また、適応形等化器の制御が異常に
なることもなく、２倍のクロックを用いたT/2タップ形
トランスバーサルフィルタ部を有効に機能させうる適応
形等化器が実現できる。
第１図は本発明の適応形等化器の原理ブロック図、 第２図は第１図の係数制御部の構成図、 第３図は本発明の実施例の適応形等化器の回路図、 第４図（ａ），（ｂ）〜第６図（ａ），（ｂ）はそれぞ
れ第３図の係数制御部の詳細回路図およびその動作を示
す図、 第７図は従来の適応形等化器の構成図、 第８図は第７図の動作を説明するグラフ、 第９図は倍適応形等化器の動作を説明するグラフ、であ
る。 （符号の説明） １……T/2タップ形トランスバーサルフィルタ部、 ２……制御部、 11……T/2タップ遅延部、 12……係数乗算部、13……加算部、 21……識別部、22……誤差算出部、 23……係数制御部。
れ第３図の係数制御部の詳細回路図およびその動作を示
す図、 第７図は従来の適応形等化器の構成図、 第８図は第７図の動作を説明するグラフ、 第９図は倍適応形等化器の動作を説明するグラフ、であ
る。 （符号の説明） １……T/2タップ形トランスバーサルフィルタ部、 ２……制御部、 11……T/2タップ遅延部、 12……係数乗算部、13……加算部、 21……識別部、22……誤差算出部、 23……係数制御部。
Claims (1)
- 【請求項１】T/2タップ遅延部（11）と、該T/2タップ遅
延部からの遅延信号に係数を乗ずる係数乗算部（12）
と、該係数乗算部の乗算結果を合計する加算部（13）と
からなり、２倍のクロックで動作することにより前記T/
2タップ遅延部（11）が倍速のタップ遅延を行うT/2タッ
プ形トランスバーサルフィルタ部（１）と、 前記２倍のクロックで動作し、前記加算部からの出力の
極性を識別する識別部（21）と、前記２倍のクロックで
動作し、前記加算部からの出力（Yk）と前記識別部から
の識別出力（Dk）とから誤差（Ek）を算出する誤差算出
部（22）と、該誤差算出部からの誤差および前記識別部
からの識別出力とから前記係数乗算部の係数を設定し、
この設定処理を前記２倍のクロックの周波数の半分のク
ロック周波数で行う係数制御部（23）とからなる制御部
（２）と を有することを特徴とする、適応形等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3833489A JP2653371B2 (ja) | 1989-02-20 | 1989-02-20 | 適応形等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3833489A JP2653371B2 (ja) | 1989-02-20 | 1989-02-20 | 適応形等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218229A JPH02218229A (ja) | 1990-08-30 |
| JP2653371B2 true JP2653371B2 (ja) | 1997-09-17 |
Family
ID=12522383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3833489A Expired - Fee Related JP2653371B2 (ja) | 1989-02-20 | 1989-02-20 | 適応形等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2653371B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2073082C (en) * | 1991-07-08 | 1997-09-09 | Takanori Iwamatsu | Fractionally spaced cross-polarization interference canceller |
| JP2009044211A (ja) * | 2007-08-06 | 2009-02-26 | Sony Corp | 波形等化器およびその制御方法、並びに受信装置およびその制御方法 |
-
1989
- 1989-02-20 JP JP3833489A patent/JP2653371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02218229A (ja) | 1990-08-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |