JP2592449B2 - 波形等化器 - Google Patents
波形等化器Info
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- capacitors
- signal
- circuit
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は波形等化器に係り、特にディジタル伝送にお
ける線路歪みにより主パルスの１タイムスロット、Ｔ
（Ｔ＝1/fb,fb;データ伝送周波数）以前に現われる前方
干渉が顕著となる伝送系に好適な波形等化器に関する。
ける線路歪みにより主パルスの１タイムスロット、Ｔ
（Ｔ＝1/fb,fb;データ伝送周波数）以前に現われる前方
干渉が顕著となる伝送系に好適な波形等化器に関する。
100kb/s以上のディジタル伝送を通常の電話ペア・ケ
ーブルを用いて伝送するシステムではらかじめケーブル
の逆特性を有する 等化器を設置するが、線種バラツキ，ブリッジタップ
（終端開放の分岐線）等により、波形が歪み、波形の最
も望ましい識別点（通常、レスポンス波形が最大となる
時点）の前後に符号間干渉成分となる成分が生じる。上
記識別点以後の成分は、例えば判定帰還形自動等化器で
補償される。
ーブルを用いて伝送するシステムではらかじめケーブル
の逆特性を有する 等化器を設置するが、線種バラツキ，ブリッジタップ
（終端開放の分岐線）等により、波形が歪み、波形の最
も望ましい識別点（通常、レスポンス波形が最大となる
時点）の前後に符号間干渉成分となる成分が生じる。上
記識別点以後の成分は、例えば判定帰還形自動等化器で
補償される。
一方、上記識別点の以前に表われる干渉成分、すなわ
ち前方干渉を打消す前方等化器として、入力信号をディ
ジタル信号の１タイムスロットＴだけ遅延された信号
と、上記入力信号の極性を反転し、かつ、それを上記前
方干渉量に等しい増幅をした信号とを加算することによ
って、前方干渉のない等化波形をうる等化器が知られて
いる。「アイ・イー・イー・イー，インターナショナル
ソリッド ステート サーキット コンファレンスプ
ロシーディング 1985年 第150頁（IEEE,ISSCC Proc.
1985,p.150）」または「アイ・イー・イー・イー，ジャ
ーナル オブ ソリッド ステート サーキット，ボリ
ューム エスシー17 No.6（1982年）第1045頁から第10
54頁（IEEE,Journal of Solid−State Circuits,Vol.S
C＝17,No.6,Dec.1982,pp.1045−1054）」 〔発明が解決しようとする問題点〕 上述の前方干渉を除くための従来の等化器では、アナ
ログ遅延線を必要としたり、アナログ乗算器を必要とし
て、上記等化器をLSIで実現する場合の経済性、あるい
は、特性に充分な配慮が行なわれていなかった。
ち前方干渉を打消す前方等化器として、入力信号をディ
ジタル信号の１タイムスロットＴだけ遅延された信号
と、上記入力信号の極性を反転し、かつ、それを上記前
方干渉量に等しい増幅をした信号とを加算することによ
って、前方干渉のない等化波形をうる等化器が知られて
いる。「アイ・イー・イー・イー，インターナショナル
ソリッド ステート サーキット コンファレンスプ
ロシーディング 1985年 第150頁（IEEE,ISSCC Proc.
1985,p.150）」または「アイ・イー・イー・イー，ジャ
ーナル オブ ソリッド ステート サーキット，ボリ
ューム エスシー17 No.6（1982年）第1045頁から第10
54頁（IEEE,Journal of Solid−State Circuits,Vol.S
C＝17,No.6,Dec.1982,pp.1045−1054）」 〔発明が解決しようとする問題点〕 上述の前方干渉を除くための従来の等化器では、アナ
ログ遅延線を必要としたり、アナログ乗算器を必要とし
て、上記等化器をLSIで実現する場合の経済性、あるい
は、特性に充分な配慮が行なわれていなかった。
本発明の目的はアナログ乗算器を用いずに１〜２次程
度のスイッチドキャパシタ回路によりLSI化しやすく、
かつ高精度な波形等化器を構成することにある。
度のスイッチドキャパシタ回路によりLSI化しやすく、
かつ高精度な波形等化器を構成することにある。
本発明は、上記目的を達成するため、前方干渉を除く
前方等化フィルと後方干渉を除く判定帰還形自動等化器
を直列接続して構成される波形等化器において、上記前
方等化フィルムとして、伝達関数z-1−ａ（z-1＝e-ST,a
＞１の係数、Ｔはディジタル信号の基本周期）の等化フ
ィルタで構成し、上記判定帰還形自動等化器から等化後
差信号を得、これと判定データの積を得て、この積の値
により、上記等化フィルタの伝達関数（特にａ）を設定
するように構成したものである。
前方等化フィルと後方干渉を除く判定帰還形自動等化器
を直列接続して構成される波形等化器において、上記前
方等化フィルムとして、伝達関数z-1−ａ（z-1＝e-ST,a
＞１の係数、Ｔはディジタル信号の基本周期）の等化フ
ィルタで構成し、上記判定帰還形自動等化器から等化後
差信号を得、これと判定データの積を得て、この積の値
により、上記等化フィルタの伝達関数（特にａ）を設定
するように構成したものである。
上記本発明によれば、伝達関数がz-1−ａであるた
め、簡単なスイッチドキャパシタ回路で実現でき、か
つ、高精度LSI化可能な波形等化器を実現できる。
め、簡単なスイッチドキャパシタ回路で実現でき、か
つ、高精度LSI化可能な波形等化器を実現できる。
第１図は本発明による波形等化器と識別器とを組合せ
た一実施例の構成を示す図で、同図において入力端子１
に （図示せず）で等化されたディジタル信号が加えられ
る。この入力信号は前方等加器（フィルタ）11および判
定帰還等化器12によって、波形等化され、すなわち、前
方および後方符号間干渉成分を除かれ、識別回路８によ
って、ディジタル信号が識別され、出力端子５より識別
されたディジタル値が出力される。この実施例では、前
方等化器11の加算器と判定帰還等化器12の構成要素であ
る加算器とを加算器３−１で共用して構成したものであ
る。
た一実施例の構成を示す図で、同図において入力端子１
に （図示せず）で等化されたディジタル信号が加えられ
る。この入力信号は前方等加器（フィルタ）11および判
定帰還等化器12によって、波形等化され、すなわち、前
方および後方符号間干渉成分を除かれ、識別回路８によ
って、ディジタル信号が識別され、出力端子５より識別
されたディジタル値が出力される。この実施例では、前
方等化器11の加算器と判定帰還等化器12の構成要素であ
る加算器とを加算器３−１で共用して構成したものであ
る。
前方等化フィルタは、入力信号を時間Ｔの遅延する遅
延素子２と入力信号と、係数ａを乗じる係数器４と、上
記遅延素子２と係数器４の出力を加算する加算器３−１
で構成される。
延素子２と入力信号と、係数ａを乗じる係数器４と、上
記遅延素子２と係数器４の出力を加算する加算器３−１
で構成される。
又、判定帰還等化器12は識別器８の入出力信号から等
化誤差信号を得る加算器３−２と、上記等化誤差信号と
識別器８の出力を入力とし入力信号の後方干渉信号を出
力する回路９と上記干渉信号を前方等化フィルタの出力
から差しく加算回路（３−１を共用している）から構成
される。この判定帰還形自動等化器12は従来知られてい
るものと同一の構成と同じである。
化誤差信号を得る加算器３−２と、上記等化誤差信号と
識別器８の出力を入力とし入力信号の後方干渉信号を出
力する回路９と上記干渉信号を前方等化フィルタの出力
から差しく加算回路（３−１を共用している）から構成
される。この判定帰還形自動等化器12は従来知られてい
るものと同一の構成と同じである。
加算器３−２は等化誤差をえ、その１部を等化器９に
加えられると共に、遅延素子６で時間Ｔだけ遅延して制
御回路10に加えられる。制御回路は上記等化誤差と識別
器８からの判定データとの積を得て、上記前方等化フィ
ルタ11の係数器４の係数ａを可変する。
加えられると共に、遅延素子６で時間Ｔだけ遅延して制
御回路10に加えられる。制御回路は上記等化誤差と識別
器８からの判定データとの積を得て、上記前方等化フィ
ルタ11の係数器４の係数ａを可変する。
第２図は、前方等化器の原理を説明する波形図で、
（ａ）は入力端子１に加えられるディジタル信号（単一
パルス）の波形図である。
（ａ）は入力端子１に加えられるディジタル信号（単一
パルス）の波形図である。
で等化された後の波形であるが、線路のバラツキ、終端
開放の分岐線（ブリッジタップ）等の影響により、ｈで
示すような干渉成分がある。h1,h2等は、判定帰還形等
化器12で補償されるが、h-1は残留干渉として残る。
開放の分岐線（ブリッジタップ）等の影響により、ｈで
示すような干渉成分がある。h1,h2等は、判定帰還形等
化器12で補償されるが、h-1は残留干渉として残る。
この前方干渉を打ち消すためには入力波形（ａ）を遅
延素子２でＴだけ遅延させ（ｂ）の波形を得る。一方、
前方干渉量h-1に等しい増幅度を持ち、極性を反転させ
た信号（ｃ）を係数器４で作成し、（ｂ）と（ｃ）を加
算器３−１で加算することにより（ｄ）の等化後波形を
得る。この波形はｔ＝Ｔの時刻では干渉量を０に抑える
ことが可能となる。上述のような、前方干渉が−Ｔ程度
の時間範囲では、第３図に示すようなｚ−平面上の零点
（−1/a,0）を持つ一次回路で実現できる。
延素子２でＴだけ遅延させ（ｂ）の波形を得る。一方、
前方干渉量h-1に等しい増幅度を持ち、極性を反転させ
た信号（ｃ）を係数器４で作成し、（ｂ）と（ｃ）を加
算器３−１で加算することにより（ｄ）の等化後波形を
得る。この波形はｔ＝Ｔの時刻では干渉量を０に抑える
ことが可能となる。上述のような、前方干渉が−Ｔ程度
の時間範囲では、第３図に示すようなｚ−平面上の零点
（−1/a,0）を持つ一次回路で実現できる。
第４図は上記前方等化フィルタ11の一実施例の回路構
成図で、第５図に上記実施例の動作説明のタイムチャー
トを示した。キャパシタ７−１（容量値C1）は可変とす
るためあらかじめ複数のキャパシタが並列に用意されて
いる。この可変動作については後に説明する。
成図で、第５図に上記実施例の動作説明のタイムチャー
トを示した。キャパシタ７−１（容量値C1）は可変とす
るためあらかじめ複数のキャパシタが並列に用意されて
いる。この可変動作については後に説明する。
図中、キャパシタ７−2,7−３の容量（C2,C3）は同一
とし伝送周期Ｔで入力信号をサンプルし、時間Ｔだけ遅
延した後演算増幅器13の入力，出力に接続されたキャパ
シタ７−４（C0）にこの値を貯わえる。キャパシタ７−
2,7−３は第５図に示されるφ11,φ12のクロックに従い
交互に上記動作を行なう。又、キャパシタ７−2,7−３
は入力信号を時間Ｔだけ遅延させる一方、キャパシタ７
−１により前方干渉量を作成する。C1/C2は第１図にお
ける係数器４の係数ａに対応する。以上説明した如く第
４図で示される回路の伝達関数Ｆは と表わされる。ここでC2/C0＝1,C1/C0＝ａとすれば、第
１図の前方等化フィルタ11を実現される。
とし伝送周期Ｔで入力信号をサンプルし、時間Ｔだけ遅
延した後演算増幅器13の入力，出力に接続されたキャパ
シタ７−４（C0）にこの値を貯わえる。キャパシタ７−
2,7−３は第５図に示されるφ11,φ12のクロックに従い
交互に上記動作を行なう。又、キャパシタ７−2,7−３
は入力信号を時間Ｔだけ遅延させる一方、キャパシタ７
−１により前方干渉量を作成する。C1/C2は第１図にお
ける係数器４の係数ａに対応する。以上説明した如く第
４図で示される回路の伝達関数Ｆは と表わされる。ここでC2/C0＝1,C1/C0＝ａとすれば、第
１図の前方等化フィルタ11を実現される。
第６図は本発明による波形等化器の一実施例の回路図
を示し、図１、図４の構成部分と同じ部分には同一の番
号を付している。又前方等化フィルタは第４図と同一で
ある。更に前方等化器の加算器と判定帰還自動等化器の
加算器を共用するために、演算増幅器13の入力部に複数
のキャパシタ７−6,7−7,7−８が接続されている。これ
により前方等化フィルタのz-1−ａの動作と後方干渉（h
1,h2…）の除去動作を１つの演算増幅器13で実現でき
る。
を示し、図１、図４の構成部分と同じ部分には同一の番
号を付している。又前方等化フィルタは第４図と同一で
ある。更に前方等化器の加算器と判定帰還自動等化器の
加算器を共用するために、演算増幅器13の入力部に複数
のキャパシタ７−6,7−7,7−８が接続されている。これ
により前方等化フィルタのz-1−ａの動作と後方干渉（h
1,h2…）の除去動作を１つの演算増幅器13で実現でき
る。
次にキャパシタ７−１の適応動作について第７図のタ
イムチャートを用いて説明する。第７図中、等化誤差sg
neは前方干渉h-1を除去した等化後信号V1と識別データ
Ｘ（Data＝１）,Y（Data＝−１）によって選択される基
準電圧源（1V,0V,−1V）との差の極性を示すものであ
る。この等化誤差sgneは前方，後方両者の等化誤差を含
むが、識別後データX,Yと相関を論理回路14（第８図に
その１実施例を示す）でとり、アップ・ダウンカウンタ
15により時間的に積分するいわゆる統計処理することに
より前方干渉をのみ抽出することが可能となる。アップ
・ダウンカウンタ15による値をデコーダ16でデコード
し、あらかじめ用意された複数のキャパシタ７−１のう
ちから１つを選択できる。残留前方干渉が正の際は容量
値C1を大きくし負の際はC1を小とすることにより適応的
な前方等化器が実現できる。
イムチャートを用いて説明する。第７図中、等化誤差sg
neは前方干渉h-1を除去した等化後信号V1と識別データ
Ｘ（Data＝１）,Y（Data＝−１）によって選択される基
準電圧源（1V,0V,−1V）との差の極性を示すものであ
る。この等化誤差sgneは前方，後方両者の等化誤差を含
むが、識別後データX,Yと相関を論理回路14（第８図に
その１実施例を示す）でとり、アップ・ダウンカウンタ
15により時間的に積分するいわゆる統計処理することに
より前方干渉をのみ抽出することが可能となる。アップ
・ダウンカウンタ15による値をデコーダ16でデコード
し、あらかじめ用意された複数のキャパシタ７−１のう
ちから１つを選択できる。残留前方干渉が正の際は容量
値C1を大きくし負の際はC1を小とすることにより適応的
な前方等化器が実現できる。
また、キャパシタ７−１の制御方式として の情報を用いて行なう方法もある。これは の増幅度が大の時は実際の線路特性からのずれが大とな
り前方干渉が増大する傾向があることを利用し、増幅度
がある値を越える際はキャパシタ７−１を付加し、それ
以下の場合はC1をとり去るといった方式により、ある決
まった前方干渉を仮定し、前方干渉を除去するか否かと
いった２種類の選択を行なうことも可能である。このば
場合には、第６図の遅延素子６は省略できる。
り前方干渉が増大する傾向があることを利用し、増幅度
がある値を越える際はキャパシタ７−１を付加し、それ
以下の場合はC1をとり去るといった方式により、ある決
まった前方干渉を仮定し、前方干渉を除去するか否かと
いった２種類の選択を行なうことも可能である。このば
場合には、第６図の遅延素子６は省略できる。
なお、識別器の構成は従来よく知られた回路で、上記
実施例は、ディジタル信号が３値のバイポーラ信号であ
る場合の構成を示す。比較器８−1,8−２はそれぞれ、
閾値0.5,−0.5とし、その出力値をアンドゲート８−3,8
−４を通すことによって、識別データX,Yを得、これを
オアゲート８−５に通すことによって、ユニポーラの識
別信号を得る。
実施例は、ディジタル信号が３値のバイポーラ信号であ
る場合の構成を示す。比較器８−1,8−２はそれぞれ、
閾値0.5,−0.5とし、その出力値をアンドゲート８−3,8
−４を通すことによって、識別データX,Yを得、これを
オアゲート８−５に通すことによって、ユニポーラの識
別信号を得る。
本発明によれば、前方等化フィルタをスイッチドキャ
パシタ回路の１次フィルタによって実現することによっ
て、極簡な構成で、高精度のLSI化可能な波形等化器を
実現できる。特にアナログ乗算器を用いることなく簡便
なスイッチドキャパシタの切換え乗算と同じ機能を実現
し、等方等化フィルタの加算機能と判定帰還自動等化器
の加算機能を共通の回路で実現できるため、回路が簡単
となる。
パシタ回路の１次フィルタによって実現することによっ
て、極簡な構成で、高精度のLSI化可能な波形等化器を
実現できる。特にアナログ乗算器を用いることなく簡便
なスイッチドキャパシタの切換え乗算と同じ機能を実現
し、等方等化フィルタの加算機能と判定帰還自動等化器
の加算機能を共通の回路で実現できるため、回路が簡単
となる。
第１図は本発明による波形等化器の構成図、第２図，第
３図は、前方等化フィルタの原理説明図、第４図は前方
波形等化フィルタの一実施例の回路図、第５図は第４図
の実質例の動作説明のためのタイムチャート図、第６図
は本発明による波形等化器の一実施例の回路図、第７図
は第６図の実施例の動作説明のためのタイムチャート
図、第８図は第６図中の論理回路14の実施例の回路図で
ある。 １……入力端子、２……遅延素子、３……加算器、 ４……係数器、５……出力端子、６……遅延素子 ７……入力キャパシタ、８……識別器、12……判定帰還
形自動等化器、10……制御回路、13……演算増幅器、14
……論理回路、15……U/Dカウンタ、16……デコーダ。
３図は、前方等化フィルタの原理説明図、第４図は前方
波形等化フィルタの一実施例の回路図、第５図は第４図
の実質例の動作説明のためのタイムチャート図、第６図
は本発明による波形等化器の一実施例の回路図、第７図
は第６図の実施例の動作説明のためのタイムチャート
図、第８図は第６図中の論理回路14の実施例の回路図で
ある。 １……入力端子、２……遅延素子、３……加算器、 ４……係数器、５……出力端子、６……遅延素子 ７……入力キャパシタ、８……識別器、12……判定帰還
形自動等化器、10……制御回路、13……演算増幅器、14
……論理回路、15……U/Dカウンタ、16……デコーダ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山野 誠一 武蔵野市緑町３丁目９番11号 日本電信 電話株式会社通信網第一研究所内 (56)参考文献 特開 昭60−223256（ＪＰ，Ａ)
Claims (3)
- 【請求項１】z-1−ａ（z-1＝e-ST:Tはディジタル信号の
基本周期、ａ＞１）の伝達関数をもつスイッッチドキャ
パシタ回路で構成された前方等化フィルタと、上記前方
等化フィルタの出力を入力とする判定帰還形自動等化器
と、上記判定帰還形自動等化器から得られる等化誤差信
号と上記判定帰還形自動等化器の判定データとの積で上
記前方等化フィルタの伝達関数を可変する制御回路とを
具備してなることを特徴とする波形等化器。 - 【請求項２】第１項記載の波形等化器において、上記前
方等化フィルタが等化される信号の伝送速度と同一のク
ロックレートで動作するスイッチドキャパシタ回路で構
成され、演算増幅器の負入力端子と出力端子間に接続さ
れた容量C0の第１のスイッチドキャパシタと、上記第１
のスイッチドキャパシタに並列に設けられ、上記クロッ
クレートと同一周期を持つクロックφ１で動作する第１
のスイッチと、上記第のスイッチと別位相のクロックφ
２で動作し、入力信号をサンプルし上記第１のスイッチ
ドキャパシタに充電する容量値C0/aを持つ第２のスイッ
チドキャパシタと、等しい容量値C0を持つ２つのスイッ
チドキャパシタと、上記入力信号をサンプルし、これを
時間Ｔだけ遅延させた後極性を反転させて上記第１のス
イッチドキャパシタに充電するように上記２つのスイッ
チドキャパシタの接続を切り換えるスイッチとを有して
構成された波形等化器。 - 【請求項３】第２項記載の波形等化器において、上記第
２のスイッチドキャパシタが、複数のキャパシタと、上
記判定帰還形自動等化器から得られた信号によって上記
複数のキャパシタから一つのキャパシタを選択する回路
とからなる波形等化器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042880A JP2592449B2 (ja) | 1987-02-27 | 1987-02-27 | 波形等化器 |
| US07/149,021 US4833691A (en) | 1987-02-27 | 1988-01-27 | Line equalizer |
| CA000557722A CA1289198C (en) | 1987-02-27 | 1988-01-29 | Line equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042880A JP2592449B2 (ja) | 1987-02-27 | 1987-02-27 | 波形等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211824A JPS63211824A (ja) | 1988-09-02 |
| JP2592449B2 true JP2592449B2 (ja) | 1997-03-19 |
Family
ID=12648352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042880A Expired - Lifetime JP2592449B2 (ja) | 1987-02-27 | 1987-02-27 | 波形等化器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4833691A (ja) |
| JP (1) | JP2592449B2 (ja) |
| CA (1) | CA1289198C (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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