JP3168729B2 - 自動等化回路 - Google Patents
自動等化回路Info
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- JP3168729B2 JP3168729B2 JP27570092A JP27570092A JP3168729B2 JP 3168729 B2 JP3168729 B2 JP 3168729B2 JP 27570092 A JP27570092 A JP 27570092A JP 27570092 A JP27570092 A JP 27570092A JP 3168729 B2 JP3168729 B2 JP 3168729B2
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【０００１】
【産業上の利用分野】本発明はディジタルデータ通信や
記録装置で復調に用いられる等化器の、タップ係数を入
力信号の歪にあわせて自動的に補正し、アナログ回路で
実現可能な自動等化回路を提供するものである。
記録装置で復調に用いられる等化器の、タップ係数を入
力信号の歪にあわせて自動的に補正し、アナログ回路で
実現可能な自動等化回路を提供するものである。
【０００２】
【従来の技術】タップ係数Ｃj（j＝０，・・・，ｎ）の
トランスバーサルフィルタに入力系列｛ａk｝を加えた
ときの出力ｒkは、（数１）のようになる。
トランスバーサルフィルタに入力系列｛ａk｝を加えた
ときの出力ｒkは、（数１）のようになる。
【０００３】
【数１】
【０００４】次に、フィルタ出力ｒkと理想出力ｓkの近
似の良さを表す評価関数として、両者の２乗平均誤差を
求める。平均操作をＥ［・］として（数２）のようにな
る。
似の良さを表す評価関数として、両者の２乗平均誤差を
求める。平均操作をＥ［・］として（数２）のようにな
る。
【０００５】
【数２】
【０００６】最大傾斜法によれば、タップ係数を最適値
に近づけるには、（数３）にしたがって係数を更新すれ
ば良い。
に近づけるには、（数３）にしたがって係数を更新すれ
ば良い。
【０００７】
【数３】
【０００８】ｄＤ／ｄＣjは（数２）を用いて、次のよ
うになる。
うになる。
【０００９】
【数４】
【００１０】よって、（数３）は
【００１１】
【数５】
【００１２】となる。３タップトランスバーサルフィル
タに（数５）を適応したものを図７に示す。図７におい
て、４０１，４０２は遅延素子、４０３，４０４，４０
５は係数乗算器、４０６は加算器、４０７は比較器、４
０９は引算器、４１０，４１１，４１２は乗算器、４１
３，４１４，４１５は積算器である。
タに（数５）を適応したものを図７に示す。図７におい
て、４０１，４０２は遅延素子、４０３，４０４，４０
５は係数乗算器、４０６は加算器、４０７は比較器、４
０９は引算器、４１０，４１１，４１２は乗算器、４１
３，４１４，４１５は積算器である。
【００１３】入力信号は遅延素子４０１，４０２と係数
乗算器４０３，４０４，４０５と加算器４０６により構
成されるトランスバーサルフィルタを通過した後、比較
器４０７によって検出点での参照値ｓkを求め、引算器
４０９によりトランスバーサルフィルタ出力ｒkと上記
参照値ｓkとの誤差ｅkを求める。
乗算器４０３，４０４，４０５と加算器４０６により構
成されるトランスバーサルフィルタを通過した後、比較
器４０７によって検出点での参照値ｓkを求め、引算器
４０９によりトランスバーサルフィルタ出力ｒkと上記
参照値ｓkとの誤差ｅkを求める。
【００１４】この誤差と遅延線出力との積ｅk・ａk-jを
乗算器４１０，４１１，４１２によって求め、積算器４
１３，４１４，４１５で積算し、適当な係数がかけられ
たものを増分として、タップ係数Ｃjを更新する。
乗算器４１０，４１１，４１２によって求め、積算器４
１３，４１４，４１５で積算し、適当な係数がかけられ
たものを増分として、タップ係数Ｃjを更新する。
【００１５】上記操作を何回も繰り返すことにより、誤
差が減少する方向にタップ係数が変化し、トランスバー
サルフィルタより等化された出力を得ることができる
（参考文献：電子通信学会「ディジタル信号処理」，１
１．適応ディジタル信号処理と自動等化）。
差が減少する方向にタップ係数が変化し、トランスバー
サルフィルタより等化された出力を得ることができる
（参考文献：電子通信学会「ディジタル信号処理」，１
１．適応ディジタル信号処理と自動等化）。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
構成では、参照値ｓkは比較器４０７によって求めるた
め、検出点でのみ有効な値になる。そのため検出点タイ
ミング用のＰＬＬクロックによって、系全体の動作を制
御する必要がある。この検出点タイミングで係数更新を
行う回路系はディジタル回路でしか実現できず、ハード
ウェア規模の増大をまねいている。また、検出点タイミ
ングでのみ係数更新を行うため、全時間で係数更新を行
うよりも係数の収束が遅いという問題点を有していた。
構成では、参照値ｓkは比較器４０７によって求めるた
め、検出点でのみ有効な値になる。そのため検出点タイ
ミング用のＰＬＬクロックによって、系全体の動作を制
御する必要がある。この検出点タイミングで係数更新を
行う回路系はディジタル回路でしか実現できず、ハード
ウェア規模の増大をまねいている。また、検出点タイミ
ングでのみ係数更新を行うため、全時間で係数更新を行
うよりも係数の収束が遅いという問題点を有していた。
【００１７】
【課題を解決するための手段】上記問題点を解決するた
め本発明の自動等化回路では、Ｎタップのトランスバー
サルフィルタと、トランスバーサルフィルタの出力を入
力とする第１および第２の比較回路と、第１および第２
の比較回路の出力を加算する加算器と、加算器の出力と
トランスバーサルフィルタの出力の差を求める第１の引
算器と、第１の引算器の出力とトランスバーサルフィル
タの各段の出力を入力とするＮ個の乗算器と、Ｎ個の乗
算器の出力をそれぞれ平滑するＮ個の平滑回路とを備
え、Ｎ個の平滑回路の出力をＮタップのトランスバーサ
ルフィルタの各段のタップ係数とし、第１および第２の
比較回路はそれぞれ、第１の比較器と、入力信号のビッ
ト反転間隔Ｔに等しい時間の遅延を施す遅延素子と、遅
延素子の出力を入力とする第２の比較器と、第２の比較
器の出力をリセット入力、第１の比較器の出力をセット
入力とするセットリセットフリップフロップと、セット
リセットフリップフロップの出力と第１の比較器の出力
との差を求める第２の引算器と、第２の引算器の出力を
積分する積分器とを有し、積分器の出力を第１の比較器
と第２の比較器のしきい値とし、トランスバーサルフィ
ルタの出力を第１の比較器と遅延素子に入力し、第１の
比較器の出力を第１および第２の比較回路の出力とする
ものである。
め本発明の自動等化回路では、Ｎタップのトランスバー
サルフィルタと、トランスバーサルフィルタの出力を入
力とする第１および第２の比較回路と、第１および第２
の比較回路の出力を加算する加算器と、加算器の出力と
トランスバーサルフィルタの出力の差を求める第１の引
算器と、第１の引算器の出力とトランスバーサルフィル
タの各段の出力を入力とするＮ個の乗算器と、Ｎ個の乗
算器の出力をそれぞれ平滑するＮ個の平滑回路とを備
え、Ｎ個の平滑回路の出力をＮタップのトランスバーサ
ルフィルタの各段のタップ係数とし、第１および第２の
比較回路はそれぞれ、第１の比較器と、入力信号のビッ
ト反転間隔Ｔに等しい時間の遅延を施す遅延素子と、遅
延素子の出力を入力とする第２の比較器と、第２の比較
器の出力をリセット入力、第１の比較器の出力をセット
入力とするセットリセットフリップフロップと、セット
リセットフリップフロップの出力と第１の比較器の出力
との差を求める第２の引算器と、第２の引算器の出力を
積分する積分器とを有し、積分器の出力を第１の比較器
と第２の比較器のしきい値とし、トランスバーサルフィ
ルタの出力を第１の比較器と遅延素子に入力し、第１の
比較器の出力を第１および第２の比較回路の出力とする
ものである。
【００１８】
【作用】上記手段を用いて構成される本発明の自動等化
回路は、すべてアナログ回路で実現することが可能であ
り、従来のディジタル自動等化回路より少ないハードウ
ェアで実現できる。また、全時間で係数更新を行うた
め、検出点でのみ係数更新を行う従来のディジタル自動
等化回路よりも係数の収束がはやい。
回路は、すべてアナログ回路で実現することが可能であ
り、従来のディジタル自動等化回路より少ないハードウ
ェアで実現できる。また、全時間で係数更新を行うた
め、検出点でのみ係数更新を行う従来のディジタル自動
等化回路よりも係数の収束がはやい。
【００１９】
【実施例】本発明の自動等化回路の前提技術を第１の実
施例として図１，図２を用いて説明する。まず、図１は
３タップトランスバーサルフィルタに本発明を適用した
ものである。図１は従来の技術の説明に用いた図７の積
算器４１３，４１４，４１５を、平滑回路１１３，１１
４，１１５に置き換え、コンパレータ１１９と加算器１
０８を追加したものになっている。
施例として図１，図２を用いて説明する。まず、図１は
３タップトランスバーサルフィルタに本発明を適用した
ものである。図１は従来の技術の説明に用いた図７の積
算器４１３，４１４，４１５を、平滑回路１１３，１１
４，１１５に置き換え、コンパレータ１１９と加算器１
０８を追加したものになっている。
【００２０】図２を用いて図１の動作を説明する。図２
の（１）は３タップトランスバーサルフィルタを構成す
る１０１〜１０６の最終段の加算器１０６の出力、図２
の（２）は正側のしきい値を持つコンパレータ１０７の
出力、図２の（３）は負側のしきい値を持つコンパレー
タ１１９の出力である。
の（１）は３タップトランスバーサルフィルタを構成す
る１０１〜１０６の最終段の加算器１０６の出力、図２
の（２）は正側のしきい値を持つコンパレータ１０７の
出力、図２の（３）は負側のしきい値を持つコンパレー
タ１１９の出力である。
【００２１】図２の（４）は後段の加算器１０８の出力
であり、その周波数特性はコンパレータ１０７，１１９
の出力パルス幅を信号のビット反転間隔Ｔに等しく設計
すれば、図２の（５）のようになり、周波数１／Ｔ以下
ではコサインロールオフファクタ１のスペクトルに近似
したものとなる。
であり、その周波数特性はコンパレータ１０７，１１９
の出力パルス幅を信号のビット反転間隔Ｔに等しく設計
すれば、図２の（５）のようになり、周波数１／Ｔ以下
ではコサインロールオフファクタ１のスペクトルに近似
したものとなる。
【００２２】よって、この加算器１０８の出力とトラン
スバーサルフィルタの最終段の加算器１０６の出力の差
をとれば、検出点のみでなく全てのタイミングで有効な
誤差信号を得ることができる。
スバーサルフィルタの最終段の加算器１０６の出力の差
をとれば、検出点のみでなく全てのタイミングで有効な
誤差信号を得ることができる。
【００２３】これにより、比較器１０９および、それに
続く乗算器１１０〜１１２、平滑回路１１３〜１１５を
連続時間で動作するアナログ回路で構成することがで
き、従来例に示したようなディジタル回路で構成したも
のよりも回路規模を小さくすることができる。
続く乗算器１１０〜１１２、平滑回路１１３〜１１５を
連続時間で動作するアナログ回路で構成することがで
き、従来例に示したようなディジタル回路で構成したも
のよりも回路規模を小さくすることができる。
【００２４】また、全てのタイミングで誤差信号を得
て、タップ係数の更新を行うことができるため、タップ
係数の収束もはやくなる。
て、タップ係数の更新を行うことができるため、タップ
係数の収束もはやくなる。
【００２５】なお、平滑回路１１３，１１４，１１５は
ローパスフィルタや積分器で構成され、そのゲインやゲ
インゼロ点周波数によって、系の残留誤差や応答速度を
調整することができる。
ローパスフィルタや積分器で構成され、そのゲインやゲ
インゼロ点周波数によって、系の残留誤差や応答速度を
調整することができる。
【００２６】また、図１は３タップのトランスバーサル
フィルタでの実施例だが、４タップ以上でも同様の構成
で実現できる。
フィルタでの実施例だが、４タップ以上でも同様の構成
で実現できる。
【００２７】次に、本発明の第２の実施例を図３，図４
を用いて説明する。図３は図１の構成に遅延素子２１
９、波線で囲んだ回路ブロック２２６，２２９を加えた
ものである。回路ブロック２２６，２２９は、コンパレ
ータ２０７，２２８の出力パルス幅を信号のビット反転
間隔Ｔに等しくなるように、そのしきい値を最適に保つ
ものである。
を用いて説明する。図３は図１の構成に遅延素子２１
９、波線で囲んだ回路ブロック２２６，２２９を加えた
ものである。回路ブロック２２６，２２９は、コンパレ
ータ２０７，２２８の出力パルス幅を信号のビット反転
間隔Ｔに等しくなるように、そのしきい値を最適に保つ
ものである。
【００２８】プラス側のコンパレータ２０７のしきい値
を最適に保つ回路ブロック２２６の動作を図４を用いて
説明する。図４において、（１）が２０１〜２０６によ
って構成される３タップトランスバーサルフィルタの出
力とすると、時間Ｔの遅延量を持つ遅延素子２１９の出
力は（２）となる。図中破線で示したしきい値で打ち抜
いて、コンパレータ２０７の出力が（３）、コンパレー
タ２２０の出力が（４）となり、その後段のセットリセ
ットフリップフロップ２２１の出力は（５）となる。こ
のセットリセットフリップフロップ２２１とコンパレー
タ２０７の差をとる減算器２２２の出力は（６）のよう
に、コンパレータ２０７の出力（３）のパルス幅がＴよ
り広ければ、Ｔとの差のパルス幅を持つ正のパルスにな
り、Ｔより狭ければ、Ｔとの差のパルス幅を持つ負のパ
ルスになる。これを積分器２２３に通した出力が（７）
であり、コンパレータ２０７，２２０のしきい値に用い
れば、出力のパルス幅がＴより広い場合、その分しきい
値が大きくなるためパルス幅は減少し、出力のパルス幅
がＴより狭い場合、その分しきい値が小さくなるためパ
ルス幅は増加する。
を最適に保つ回路ブロック２２６の動作を図４を用いて
説明する。図４において、（１）が２０１〜２０６によ
って構成される３タップトランスバーサルフィルタの出
力とすると、時間Ｔの遅延量を持つ遅延素子２１９の出
力は（２）となる。図中破線で示したしきい値で打ち抜
いて、コンパレータ２０７の出力が（３）、コンパレー
タ２２０の出力が（４）となり、その後段のセットリセ
ットフリップフロップ２２１の出力は（５）となる。こ
のセットリセットフリップフロップ２２１とコンパレー
タ２０７の差をとる減算器２２２の出力は（６）のよう
に、コンパレータ２０７の出力（３）のパルス幅がＴよ
り広ければ、Ｔとの差のパルス幅を持つ正のパルスにな
り、Ｔより狭ければ、Ｔとの差のパルス幅を持つ負のパ
ルスになる。これを積分器２２３に通した出力が（７）
であり、コンパレータ２０７，２２０のしきい値に用い
れば、出力のパルス幅がＴより広い場合、その分しきい
値が大きくなるためパルス幅は減少し、出力のパルス幅
がＴより狭い場合、その分しきい値が小さくなるためパ
ルス幅は増加する。
【００２９】また、マイナス側のコンパレータ２２８の
しきい値を最適に保つ回路ブロック２２９も同一構成で
同一動作である。
しきい値を最適に保つ回路ブロック２２９も同一構成で
同一動作である。
【００３０】このようにして、入力信号の振幅が変化し
てもコンパレータの出力パルス幅は自動的にＴに保た
れ、第１の実施例に述べたように周波数１／Ｔ以下でコ
サインロールオフファクタ１のスペクトルに近似した基
準波形を得ることができる。
てもコンパレータの出力パルス幅は自動的にＴに保た
れ、第１の実施例に述べたように周波数１／Ｔ以下でコ
サインロールオフファクタ１のスペクトルに近似した基
準波形を得ることができる。
【００３１】次に、本発明の第３の実施例を図５を用い
て説明する。図５は図３の構成に加算器３３０を追加し
たものである。（１，０，−１）のパーシャルレスポン
ス系列は復調に１＋Ｄのデコーダを必要とする。これは
元の信号とそれを信号のビット反転間隔と同じ時間だけ
遅らせた信号を加算するものであり、図５では遅延素子
３１９と加算器３３０で構成している。遅延素子３１９
を第２の実施例で述べた遅延素子２１９と兼用すること
によって、回路規模の減少をはかることができる。
て説明する。図５は図３の構成に加算器３３０を追加し
たものである。（１，０，−１）のパーシャルレスポン
ス系列は復調に１＋Ｄのデコーダを必要とする。これは
元の信号とそれを信号のビット反転間隔と同じ時間だけ
遅らせた信号を加算するものであり、図５では遅延素子
３１９と加算器３３０で構成している。遅延素子３１９
を第２の実施例で述べた遅延素子２１９と兼用すること
によって、回路規模の減少をはかることができる。
【００３２】次に、本発明の第４の実施例を図６を用い
て説明する。図６において、磁気記録媒体６００には、
パーシャルレスポンス（１，０，−１）のプリコーダに
よって変調されたディジタル信号が記録されている。磁
気記録媒体６００の再生信号を、信号のビット反転間隔
の１／２の遅延時間を有する遅延素子から成るサイン型
のトランスバーサルフィルタ６０２に通し、次に信号の
ビット反転間隔の１／２の遅延時間を有する遅延素子か
ら成るコサイン型のトランスバーサルフィルタ６０３に
通して波形等化を行う。そして、周波数１／Ｔ以上の高
域成分をローパスフィルタ６０４で除去した後、第１の
実施例の構成の自動等化回路６０５に通して残留する等
化誤差を除去し、更に１＋Ｄのデコーダ６０６に通して
パーシャルレスポンス（１，０，−１）の再生信号を得
る。
て説明する。図６において、磁気記録媒体６００には、
パーシャルレスポンス（１，０，−１）のプリコーダに
よって変調されたディジタル信号が記録されている。磁
気記録媒体６００の再生信号を、信号のビット反転間隔
の１／２の遅延時間を有する遅延素子から成るサイン型
のトランスバーサルフィルタ６０２に通し、次に信号の
ビット反転間隔の１／２の遅延時間を有する遅延素子か
ら成るコサイン型のトランスバーサルフィルタ６０３に
通して波形等化を行う。そして、周波数１／Ｔ以上の高
域成分をローパスフィルタ６０４で除去した後、第１の
実施例の構成の自動等化回路６０５に通して残留する等
化誤差を除去し、更に１＋Ｄのデコーダ６０６に通して
パーシャルレスポンス（１，０，−１）の再生信号を得
る。
【００３３】このような構成をとれば、ヘッドのばらつ
きなど装置に起因する等化誤差は、装置の出荷時までに
トランスバーサルフィルタ６０２，６０３によって調整
し、運用時にテープ互換等によって生じる等化誤差は、
自動等化回路６０５によって自動的に吸収することがで
き、常に安定した再生信号を得ることができる。
きなど装置に起因する等化誤差は、装置の出荷時までに
トランスバーサルフィルタ６０２，６０３によって調整
し、運用時にテープ互換等によって生じる等化誤差は、
自動等化回路６０５によって自動的に吸収することがで
き、常に安定した再生信号を得ることができる。
【００３４】
【発明の効果】以上のように本発明の自動等化回路は、
比較器出力のパルス幅が信号のビット反転間隔に等しく
なるように、比較器のスライスレベルを制御し、比較器
出力とトランスバーサルフィルタ出力の差を誤差信号と
することによって全時間で有効な値を持つ誤差信号を作
る。このため、全てアナログ回路で実現することが可能
であり、従来のディジタル自動等化回路より少ないハー
ドウェアで実現できる。また、全時間で係数更新を行う
ため、検出点でのみ係数更新を行う従来のディジタル自
動等化回路よりも係数の収束がはやい。
比較器出力のパルス幅が信号のビット反転間隔に等しく
なるように、比較器のスライスレベルを制御し、比較器
出力とトランスバーサルフィルタ出力の差を誤差信号と
することによって全時間で有効な値を持つ誤差信号を作
る。このため、全てアナログ回路で実現することが可能
であり、従来のディジタル自動等化回路より少ないハー
ドウェアで実現できる。また、全時間で係数更新を行う
ため、検出点でのみ係数更新を行う従来のディジタル自
動等化回路よりも係数の収束がはやい。
【００３５】また、入力信号の振幅が変化しても、比較
器のスライスレベルを最適に保つことによって、比較器
出力のパルス幅を一定に保ち、常に理想的な基準波形を
得ることができる。
器のスライスレベルを最適に保つことによって、比較器
出力のパルス幅を一定に保ち、常に理想的な基準波形を
得ることができる。
【００３６】更に、（１，０，−１）のパーシャルレス
ポンス系列の復調に用いられる１＋Ｄのデコーダの遅延
素子を他の回路と兼用することによって、回路規模を減
少させることができる。
ポンス系列の復調に用いられる１＋Ｄのデコーダの遅延
素子を他の回路と兼用することによって、回路規模を減
少させることができる。
【図１】本発明の第１の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図２】同第１の実施例の動作を説明するための波形図
【図３】本発明の第２の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図４】同第２の実施例の動作を説明するための波形図
【図５】本発明の第３の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図６】本発明の第４の実施例における自動等化回路の
構成を示すブロック図
構成を示すブロック図
【図７】従来の自動等化回路の構成を示すブロック図
１０１，１０２，２０１，２０２，２１９，３１９ 遅
延素子 １０３〜１０５，２０３〜２０５ 係数器 １０６，２０６，２２７，３３０ 加算器 １０７，１１９，２０７，２２０，２２８ コンパレー
タ １１３〜１１５，２１３〜２１５ 平滑回路 １０９，２０９，２２２ 引算器 １１０〜１１２，２１０〜２１２ 乗算器 ２２３ 積分器 ２２１ セットリセットフリップフロップ
延素子 １０３〜１０５，２０３〜２０５ 係数器 １０６，２０６，２２７，３３０ 加算器 １０７，１１９，２０７，２２０，２２８ コンパレー
タ １１３〜１１５，２１３〜２１５ 平滑回路 １０９，２０９，２２２ 引算器 １１０〜１１２，２１０〜２１２ 乗算器 ２２３ 積分器 ２２１ セットリセットフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｈ 17/06 ６３５ Ｈ０３Ｈ 17/06 ６３５Ｄ 21/00 21/00 Ｈ０４Ｂ 3/14 Ｈ０４Ｂ 3/14 (56)参考文献 特開 昭48−17241（ＪＰ，Ａ) 特開 昭54−54559（ＪＰ，Ａ) 特開 昭60−75134（ＪＰ，Ａ) 特開 昭59−22426（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 15/00 G11B 5/035 G11B 20/10 321 H03H 17/02 601 H03H 17/06 635 H03H 21/00 H04B 3/14 実用ファイル（ＰＡＴＯＬＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ)
Claims (3)
- 【請求項１】３値の微分波形を入力とするＮタップのト
ランスバーサルフィルタと、 前記トランスバーサルフィルタの出力を入力とする第１
および第２の比較回路と、 前記第１の比較回路と第２の比較回路の出力を加算する
加算器と、 前記加算器の出力と前記トランスバーサルフィルタの出
力の差を求める第１の引算器と、 前記第１の引算器の出力と前記トランスバーサルフィル
タの各段の出力を入力とするＮ個の乗算器と、 前記Ｎ個の乗算器の出力をそれぞれ平滑するＮ個の平滑
回路とを備え、 前記Ｎ個の平滑回路の出力を前記Ｎタップのトランスバ
ーサルフィルタの各段のタップ係数とし、 前記第１および第２の比較回路はそれぞれ、第１の比較
器と、入力信号のビット反転間隔Ｔに等しい時間の遅延
を施す遅延素子と、前記遅延素子の出力を入力とする第
２の比較器と、前記第２の比較器の出力をリセット入
力、前記第１の比較器の出力をセット入力とするセット
リセットフリップフロップと、前記セットリセットフリ
ップフロップの出力と前記第１の比較器の出力との差を
求める第２の引算器と、前記第２の引算器の出力を積分
する積分器とを有し、前記積分器の出力を前記第１の比
較器と前記第２の比較器のしきい値とし、前記トランス
バーサルフィルタの出力を前記第１の比較器と前記遅延
素子に入力し、第１の比較器の出力を前記第１および第
２の比較回路の出力とする 自動等化回路。 - 【請求項２】 入力信号が（１，０，−１）のパーシャル
レスポンス信号であって、その復調に必要な１＋Ｄのデ
コーダをＮタップのトランスバーサルフィルタの出力に
接続し、前記デコーダに用いられる遅延素子を請求項１
に記載の遅延素子と兼用することを特徴とする自動等化
回路。 - 【請求項３】 パーシャルレスポンス（１，０，−１）の
プリコーダによって変調されたディジタル信号が記録さ
れている磁気記録媒体からの再生信号を波形等化する、
信号のビット反転期間の１／２の遅延時間を有する遅延
素子から成るサイン型のトランスバーサルフィルタと、
信号のビット反転間隔の１／２の遅延時間を有する遅延
素子から成るコサイン型のトランスバーサルフィルタ
と、 波形等化された信号の 周波数１／Ｔ以上の高域成分を除
去し、前記Ｎタップのトランスバーサルフィルタに出力
するローパスフィルタと、 前記Ｎタップのトランスバーサルフィルタの出力を入力
とし、パーシャルレスポンス（１，０，−１）の再生信
号を得る１＋Ｄのデコーダとを有する請求項１に記載の
自動等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27570092A JP3168729B2 (ja) | 1992-10-14 | 1992-10-14 | 自動等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27570092A JP3168729B2 (ja) | 1992-10-14 | 1992-10-14 | 自動等化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06125245A JPH06125245A (ja) | 1994-05-06 |
| JP3168729B2 true JP3168729B2 (ja) | 2001-05-21 |
Family
ID=17559148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27570092A Expired - Fee Related JP3168729B2 (ja) | 1992-10-14 | 1992-10-14 | 自動等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3168729B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10013790A1 (de) * | 2000-03-20 | 2001-11-22 | Sel Alcatel Ag | Elektrische Schaltung zur Verarbeitung eines verzerrten Eingangssignals, insbesondere zum Empfangen von digitalen optischen Signalen |
-
1992
- 1992-10-14 JP JP27570092A patent/JP3168729B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06125245A (ja) | 1994-05-06 |
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| LAPS | Cancellation because of no payment of annual fees |