JP3067645B2

JP3067645B2 - 位相比較器

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Publication number: JP3067645B2
Application number: JP8163101A
Authority: JP
Inventors: 靖斉志田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-24
Filing date: 1996-06-24
Publication date: 2000-07-17
Anticipated expiration: 2016-06-24
Also published as: JPH1013190A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送システ
ムを構築する受信回路の位相比較器に関し、特にデジタ
ル加入者線伝送用終端装置のタイミング抽出に適用され
る位相比較に関する。

【０００２】

【従来の技術】従来、この種の位相比較器は、例えば
「１９７６年５月、アイ・イー・イー・イー・トランザ
クション・オン・コミュニケーションズ、第ＣＯＭ−２
４巻、第５号（IEEE TRANSACTIONS ON COMMUNICATIONS,
VOL.COM-24,NO.5）」や「１９８６年１１月、アイ・イ
ー・イー・イー・ジャーナル・オン・セレクテッド・エ
リアズ・イン・コミュニケーションズ、第ＳＡＣ−４
巻、第８号（IEEE JOURNAL ON SELECTED AREAS IN COMM
UNICATIONS,VOL.SAC-4,NO.8）」に示されるように、デ
ジタル加入者線伝送システムにおいて、受信信号からサ
ンプリングクロックを最適な位相で抽出するための位相
制御情報を生成することを目的として用いられている。

【０００３】図４は、デジタル加入者線終端装置の受信
回路の一例を示すブロック図である。受信回路は、受信
アナログ信号４０１をデジタル信号に変換するＡ／Ｄ変
換器４０２と、該Ａ／Ｄ変換器４０２の出力を入力と
し、伝送線路の線路損失により波形歪みを生じた受信信
号を整形する波形等化回路４０３と、判定帰還型等化器
４０６（「１９７９年８月、プロシーディングス・オブ
・アイ・イー・イー・イー、第６７巻、第８号（PROCEE
DINGS OF THE IEEE,VOL.67,AUGUST 1979）」参照）と、
波形等化回路４０３の出力と判定帰還型等化器４０６の
出力とを入力とする減算器４０４と、波形等化回路４０
３の出力を入力とし、受信信号の符号の識別を行う符号
識別回路４０５と、符号識別回路４０５の出力である識
別結果１、識別誤差２を入力とし、位相制御情報を生成
する位相比較器４０７と、により構成される。

【０００４】符号識別回路４０５は、受信アナログ信号
４０１の孤立波応答の検出点を符号識別点として該受信
アナログ信号を伝送符号に応じてレベル判定した識別結
果と、該識別結果と受信アナログ信号の実際のレベルと
の差を求めた識別誤差を出力する。例えば、２Ｂ１Ｑ符
号の場合、＋３，＋１，０，−１，−３のレベル判定が
行われ、そのレベル判定結果（識別結果）と入力信号の
実際の信号レベルとの差が識別誤差として出力される。

【０００５】判定帰還型等化器４０６は、位相比較器４
０７と同様に識別結果１と識別誤差２を入力とし、その
出力は減算器４０４に入力されて帰還路が形成されてお
り、これにより孤立波のポストカーソル（符号識別点以
降のすそ引き）の抑圧が行われるようになっている。

【０００６】従来は、上記位相比較器４０７として、図
５に示すような構成の位相比較器５００が用いられてい
る。位相比較器５００は、識別誤差２を入力とする単位
遅延回路５０１と、該単位遅延回路５０１の出力と識別
結果１とを入力とする乗算器５０２とよりなり、該乗算
器５０２の出力が位相制御信号として出力される。すな
わち、この位相比較器５００では、識別結果と１サンプ
ル前の識別誤差とを乗算した結果が位相制御信号として
出力される。

【０００７】図６は波形等化回路４０３により波形整形
された受信信号の孤立波応答を示す図で、（ａ）は波形
等化が理想的に行われた場合の孤立波応答、（ｂ）は波
形整形がうまく行われていない場合の孤立波応答を示
す。本説明では、図６において、孤立波応答のピーク値
が等しく検出されたときの、その検出点（符号識別点）
前の孤立波応答の値がプリカーソル、検出点後の孤立波
応答の値がポストカーソルであり、理想的にはこれらの
値は０になる。

【０００８】上述のように構成される受信回路では、波
形等化回路４０３における波形等化が理想的に行われた
場合は、図６（ａ）に示すように孤立波の振幅が最大と
なる位相で、他のサンプリング点がゼロクロスする。こ
のため、符号識別点での符号間干渉を生じることはな
い。

【０００９】波形等化回路４０３における波形整形がう
まく行われていない場合は、図６（ｂ）に示すように孤
立波の振幅が最大となる位相では他のサンプリング点は
ゼロクロスしない。孤立波の符号識別点以外のサンプリ
ング点が０となっていない場合、それらは、符号間干渉
として他のデータの符号識別点に雑音として加わる。

【００１０】上述の受信回路では、符号識別点以降のポ
ストカーソルによって生じる符号間干渉は判定帰還型等
化回路４０６により抑圧されるが、プリカーソルによる
符号間干渉は残る。このプリカーソルによる符号間干渉
は、位相比較器の出力に基づく位相制御によりプリカー
ソルをゼロクロスさせることにより抑圧される。

【００１１】以下、位相比較器５００における位相比較
動作を、送信符号を＋１、−１の２値とした場合を例に
説明する。図７（ａ）は、符号＋１が送信されてきた後
に続けて符号＋１が送信された場合の波形重なりを示
し、図７（ｂ）は、符号＋１が送信されてきた後に符号
−１が送信された場合の波形重なりを示す。

【００１２】時刻ｊにおける符号識別回路４０５の入力
をｘ_j、識別結果１をａ_jとすると、識別誤差２であるｅ
_jは以下の式で表される。

【００１３】ｅ_j＝ｘ_j−ａ_j （１）ここで、図７（ａ）において、サンプリング位相がΔＴ
遅れている場合、時刻ｊの符号識別点では、次時刻の符
号＋１のプリカーソルが加わることになる。このため、
識別誤差ｅ_jは次時刻の信号によるプリカーソル分だけ
正の値をとることになる。同様にして、ΔＴ進んでいる
場合には、識別誤差ｅ_jは負の値をとることになる。

【００１４】位相比較器５００では、時刻ｊ＋１の位相
制御情報Ｚ_j+1が以下の式で算出される。

【００１５】Ｚ_j+1＝ｅ_j×ａ_j+1 （２）図７（ａ）において、位相がΔＴ遅れている場合は、ｅ
_j＞０、ａ_j+1＝１であるから、Ｚ_j+1＞０となる。位相
がΔＴ進んでいる場合は、ｅ_j＜０、ａ_j+1＝１であるか
ら、Ｚ_j+1＜０となる。

【００１６】同様にして、図７（ｂ）において、位相が
ΔＴ遅れている場合は、ｅ_j＜０、ａ_j+1＝１であるか
ら、Ｚ_j+1＞０となる。位相がΔＴ進んでいる場合は、
ｅ_j＞０、ａ_j+1＝１であるから、Ｚ_j+1＜０となる。

【００１７】以上のように、位相比較器５００は位相が
遅れている場合には正の値を、位相が進んでいる場合に
は負の値を出力し、出力が０においてプリカーソルがゼ
ロクロスする。このような動作を持つ位相比較器５００
は、プリカーソルがゼロクロスする位相で出力が０とな
るため、プリカーソルゼロクロス推定型位相比較器とも
呼ばれている。

【００１８】上述のプリカーソルゼロクロス推定型位相
比較器としては、図８に示すような構成の位相比較器の
ようなものもある。この位相比較器では、識別結果（ａ
_j，．．，ａ_j-1）の時系列をある変換関数（ｇ_j-1＝ｇ
_j-1（ａ_j，．．，ａ_j-1））に従って変換し、これを基
に識別誤差（ｘ_j，．．．，ｘ_j-2）から位相制御情報を
得る。

【００１９】

【発明が解決しようとする課題】上述したように符号識
別回路の出力である識別誤差と識別結果とに基づいて位
相制御情報を得る位相比較器においては、波形等化が不
十分でプリカーソルがサンプリング位相でゼロクロスし
ないような場合には、位相制御情報に符号識別点の２サ
ンプル以前のプリカーソルが雑音として加わってしまう
ため、符号識別点の１サンプル前のプリカーソルがゼロ
クロスする位相で、２サンプル以前のプリカーソルがゼ
ロクロスしない場合、抽出クロックの安定性が劣化す
る。

【００２０】本発明の目的は、上記問題を解決し、位相
制御情報から２サンプル以前のプリカーソルによる雑音
を除去し、抽出クロックの安定性の高い位相比較器を提
供することにある。

【００２１】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、受信アナログ信号をサンプリングしてデ
ジタル信号に変換するアナログ・デジタル変換器を備え
る受信回路に用いられ、前記アナログ・デジタル変換器
の出力について線路損失により生じた波形歪みを整形し
た出力信号を伝送符号に応じてレベル判定した識別結果
を一方の入力とし、前記識別結果と前記出力信号の実際
のレベルとの差を求めた識別誤差を他方の入力とし、こ
れら入力を基に前記アナログ・デジタル変換器における
サンプリング位相制御を行うための位相制御情報を得る
位相比較器において、縦続接続されたＮ（Ｎは自然数）
段の単位遅延回路から構成され、前記識別結果に対して
遅延を与える第１の遅延回路と、縦続接続されたＮ＋１
段の単位遅延回路から構成され、前記識別誤差に対して
遅延を与える第２の遅延回路と、前記第２の遅延回路の
出力を一方の入力、プリカーソル推定値を他方の入力と
し、第２の遅延回路の出力からプリカーソル推定値を減
算する減算器と、前記減算器の出力と前記第１の遅延回
路を構成する各単位遅延回路の出力とに基づいて、前記
レベル判定における符号識別点から２周期以前の孤立波
応答値を求め、これを前記プリカーソル推定値として前
記減算器へ出力するプリカーソル推定回路と、前記第１
の遅延回路の出力を一方の入力、前記減算器の出力を他
方の入力とし、これら入力を乗算した結果を前記位相制
御情報として出力する第１の乗算器と、を有することを
特徴とする。

【００２２】上記の場合、前記プリカーソル推定回路
は、前記第１の遅延回路を構成する各単位遅延回路の出
力をそれぞれ一方の入力とし、前記減算器の出力をそれ
ぞれ他方の入力とするＮ段の適応乗算器と、前記Ｎ段の
適応乗算器の各出力を加算し、該加算結果を前記プリカ
ーソル推定値として出力する加算器と、から構成しても
よい。この場合、前記適応乗算器の夫々は、前記第１の
遅延回路を構成する単位遅延回路の出力と前記減算器の
出力とを乗算する第２の乗算器と、前記第２の乗算器の
出力と所定の固定値とを乗算する第３の乗算器と、前記
第３の乗算器の出力と帰還入力される加算結果とを加算
する第２の加算器と、出力が分岐されて前記第２の加算
器に帰還入力された、前記第２の加算器の出力を単位時
間遅延させる単位時間遅延回路と、前記単位時間遅延回
路の出力と前記第１の遅延回路を構成する単位遅延回路
の出力とを乗算する第４の乗算器と、から構成してもよ
い。

【００２３】また、前記プリカーソル推定回路は、前記
第１の遅延回路を構成する各単位遅延回路の出力に応じ
てアドレスを設定するアドレス設定回路と、前記アドレ
ス設定回路にて設定された各アドレスに入力データを記
憶するとともに、該記憶したデータを前記プリカーソル
推定値として減算器へ出力するデータ記憶回路と、前記
データ記憶回路から出力されたプリカーソル推定値を一
方の入力、前記減算器の出力を他方の入力とし、これら
入力の差を前記入力データとして前記データ記憶回路へ
出力するデータ更新回路と、から構成してもよい。

【００２４】上記のとおりの本発明によれば、プリカー
ソル推定回路により符号識別点から２周期以前のプリカ
ーソル推定値が求められ、識別誤差からその求められた
プリカーソル推定値が除去されるので、位相制御情報は
符号識別点の１サンプル前のゼロクロス情報だけで求め
られることになり、従来のように位相制御情報に２サン
プル以前のプリカーソルによる雑音が含まれることはな
い。なお、本発明においても、位相制御により抑圧され
るプリカーソルは、符号識別点の１サンプル前のプリカ
ーソルのみである。

【００２５】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２６】＜実施例１＞図１は、本発明の第１の実施
例の位相比較器の構成を示すブロック図である。本実施
例の位相比較器は、受信アナログ信号をサンプリングし
てデジタル信号に変換するアナログ・デジタル変換器を
備える受信回路、例えば前述の図４に示したようなデジ
タル加入者線終端装置の受信回路に用いられるものであ
って、その構成は識別結果１を入力とする第１の遅延回
路３、識別誤差２を入力とする第２の遅延回路４、プリ
カーソル推定回路５、減算器６、乗算器７よりなる。

【００２７】第１の遅延回路３は、縦続接続されたＮ
（Ｎは自然数）段の単位遅延回路Ｄ１ ₁〜Ｄ１_nより構成
されている。第２の遅延回路４は、第１の遅延回路３よ
り１段多く縦続接続されたＮ＋１段の単位遅延回路Ｄ２
₁〜Ｄ２_nより構成され、その出力（すなわち、単位遅延
回路Ｄ２_nの出力）は減算器６の一方の入力となってい
る。

【００２８】プリカーソル推定回路５は、適用乗算器５
１₁〜５１_nと加算器５２より構成されている。適用乗算
器５１₁〜５１_nは、それぞれ第１の遅延回路３の単位遅
延回路Ｄ１₁〜Ｄ１_nの出力を一方の入力とし、減算器６
の出力を他方の入力としている。加算器５２は、適用乗
算器５１₁〜５１_nの各出力を入力としており、これら入
力の加算結果は減算器６の他方の入力となっている。

【００２９】減算器６は、第２の遅延回路４の出力（識
別誤差）から加算器５２からの加算結果を減算する。こ
の減算器６の出力は、プリカーソル推定回路５の適用乗
算器５１₁〜５１_nに入力されているとともに、減算器７
の一方の入力となっている。乗算器７の他方の入力に
は、第１の遅延回路３の出力（すなわち、単位遅延回路
Ｄ１_nの出力）が入力されており、その出力が位相制御
情報８となる。

【００３０】上記構成の位相比較器では、Ｎパターン前
の識別結果とＮ＋１パターン前の識別誤差とが乗算器７
において乗算される。この乗算の際に、プリカーソル推
定回路５において、符号識別点の２サンプル以前のプリ
カーソルによる雑音（孤立波応答値）が以下のようにし
て求められる。

【００３１】符号識別回路４０５における時刻ｊの識別
結果をａ_j、識別誤差をｅ_jとする。いま、サンプリング
点における孤立波のプリカーソルの振幅を符号識別点に
近い順に、ｈ_-1，ｈ_-2，ｈ_-3，ｈ_-4，．．．とすると、
識別誤差ｅ_jに加わる時刻ｊのプリカーソルによる雑音
ｅｐ_jは以下の式で表すことができる。

【００３２】ｅｐ_j＝ｈ_-1×ａ_j+1＋ｈ_-2×ａ_j+2＋ｈ_-3×ａ_j+3＋・・・（３）ここで、位相制御情報生成時に必要となるのは上記式
（３）の右辺の第１項のみであり、それが０となるよう
に位相制御が行われる。したがって、式（３）の右辺に
おいて、第２項以降による雑音を除去する必要がある。

【００３３】第２項以降による雑音をｅｐｐとすると式
（３）より、時刻ｊでのｅｐｐ_jは以下の式で与えられ
る。

【００３４】ｅｅｐ_j＝ｈ_-2×ａ_j+2＋ｈ_-2×ａ_j+3＋・・・（４）プリカーソル推定回路５は、上記式（４）を実現し、識
別誤差ｅ_jからｅｅｐ_jの雑音を除去する。ただし、ここ
でａ_j+2、ａ_j+3は次時刻以降の識別結果であり、符号識
別回路でｅ_jが算出された時点では式（４）を計算する
ことはできない。本実施例では、第１および第２の遅延
回路３，４により、識別結果１と識別誤差２に遅延を与
え、次時刻以降のａ_j+2，ａ_j+3，．．．における識別結
果を得ている。

【００３５】上述のようにして、符号識別点の２サンプ
ル以前のプリカーソルによる雑音が求められると、減算
器６において、識別誤差からそのプリカーソル推定回路
５にて求められた符号識別点の２サンプル以前のプリカ
ーソルによる雑音が除去される。これにより、乗算器７
における乗算結果、すなわち位相制御情報８には、符号
識別点の２サンプル以前のプリカーソルによる雑音は含
まれず、安定したクロック抽出が行えることになる。

【００３６】次に、適用乗算器の具体的な構成とその動
作について説明する。

【００３７】図２は、上記適用乗算器（５１₁〜５１_n）
の構成を示すブロック図である。適用乗算器５１₁〜５
１_nはいずれも同じ構成となっているので、ここでは、
適用乗算器５１₁を例にとり、以下にその構成を詳しく
説明する。なお、同図では、第１の遅延回路３の単位遅
延回路Ｄ１₁の出力をデータ入力２１とし、減算器６の
出力を誤差入力２２としている。

【００３８】適用乗算器５１₁は、乗算器２３〜２６お
よび単位遅延回路２７より構成されている。乗算器２４
は、データ入力２１を一方の入力、誤差入力２２を他方
の入力としている。乗算器２５は、乗算器２４の出力を
一方の入力、固定値α２８を他方の入力としている。乗
算器２６は、乗算器２５の出力を一方の入力、単位遅延
回路２７の出力を他方の入力としている。単位遅延回路
２７は乗算器２６の出力を入力とし、その出力は乗算器
２６に入力されるとともに、乗算器２３の一方の入力と
なっている。乗算器２３は、単位遅延回路２７の出力を
一方の入力、データ入力２１を他方の入力とし、これら
入力を乗算し、乗算結果をプリカーソル推定値として出
力する。

【００３９】いま、符号識別点のＮサンプル以前のプリ
カーソルの振幅が大きく、雑音として識別誤差に加わっ
ているとする。時刻ｊにおける第ｉ番目（ｉは１〜Ｎま
での自然数）の適用乗算器の乗数をｂ_i,jとすると、時
刻ｊの減算器６の出力ｅｍ_jは以下の式で表される。

【００４０】

【数１】適用乗算器の乗数ｂ_i,jは、トレーニングによりプリカ
ーソルのサンプリング点での振幅へ近づいていくことに
なり、時刻ｊの適用乗算器の乗数ｂ_i,jは、例えば上記
式（５）に示すようなＬＭＳ（Least Mean Squre）アル
ゴリズムにより更新されて、次時刻ｊ＋１の以下の式で
与えられるような乗数ｂ_i,j+1となる。

【００４１】ｂ_i,j+1＝ｂ_i,j＋α×ｅｍ_j×ａ_j-1 （６）ここで、α（固定値）はゲインサイズであり、トレーニ
ング速度、安定性を左右するパラメータである。このα
の値は適用されるシステム構成によって適宜選択され
る。

【００４２】以上のように構成される位相比較器では、
時刻ｊにおける位相制御情報ｚ_jは以下の式で与えられ
る。

【００４３】ｚ_j＝ａ_j-N×ｅｍ_j （７）＜実施例２＞図３は、本発明の第２の実施例の位相比較
器の構成を示すブロック図である。本実施例の位相比較
器は、第１の実施例の構成と比較し、プリカーソル推定
回路の構成が異なる以外は、ほぼ同じ構成となってい
る。図中、同じ構成には同じ符号を付し、その構成につ
いての説明は省略する。

【００４４】プリカーソル回路５’は、第１の遅延回路
３の単位遅延回路Ｄ１₁〜Ｄ１_nの出力をそれぞれ入力と
するアドレス設定回路９１と、データ記憶回路９３と、
減算器６の出力とデータ記憶回路９３の出力を入力とす
るデータ更新回路９２により構成される。データ記憶回
路９３は、アドレス設定回路９１の出力とデータ更新回
路９２の出力を入力としており、その出力は減算器６の
一方の入力（減算側入力）となっている。

【００４５】このプリカーソル推定回路５’では、前述
の式（４）で示した、符号識別点の２サンプル以前のプ
リカーソルの雑音の除去が以下のようにして行われる。

【００４６】アドレス設定回路９１は、第１の遅延回路
３の単位遅延回路Ｄ１₁〜Ｄ１_nの出力の組み合せ（第１
〜第Ｎ−１番目の入力の組み合せ）によって、データ記
憶回路９３のデータを参照するアドレスを設定する。例
えば、データシンボルの多値度が４、Ｎが３の場合、４
^N-1＝１６のアドレスが設定されることになる。

【００４７】アドレス設定回路９１にてアドレスが設定
されると、データ記憶回路９３はその設定されたアドレ
スにデータ更新回路９２からの入力データを記憶すると
ともに、該記憶したデータをプリカーソル推定値として
出力する。この出力されたプリカーソル推定値は、減算
器６およびデータ更新回路９２にそれぞれ入力される。

【００４８】データ記憶回路９３からプリカーソル推定
値が入力されると、減算器６は、第２の遅延回路４から
の識別誤差からその入力されたプリカーソル推定値を減
算する。この減算結果は、データ更新回路９２および乗
算器７へ出力される。

【００４９】データ記憶回路９３からプリカーソル推定
値が、減算器６から減算結果がデータ更新回路９２に入
力されると、データ更新回路９２では、これら入力の差
が入力データとしてデータ記憶回路９３へ出力される。
これにより、データ記憶回路９３では先に記憶されたデ
ータの更新が行われる。具体的には、以下のようにして
データ更新が行われる。

【００５０】いま、時刻ｊに識別結果ａ_j-1，
ａ_j-2，．．．，ａ_j-N-1によって選択されるデータ記憶
回路９３のアドレスに格納されているデータをｂj（ａ
_j-1，ａ_j-2，．．．，ａ_j-N-1）とすると、時刻ｊ＋１
のｂj+1（ａ_j-1，ａ_j-2，．．．，ａ_j- _N-1）は、データ
更新回路９２で以下の式により更新される。

【００５１】ｂj+1（ａ_j-1，ａ_j-2，．．．，ａ_j-N-1）＝ｂj（ａ_j-1，ａ_j-2，．．．，ａ_j-N-1）＋α×ｅｍ_j （８）上述のようにして更新されたデータは、データ記憶回路
９３からプリカーソル推定値として順次減算器６へ出力
され、第２の遅延回路４からの識別誤差からその入力さ
れたプリカーソル推定値が減算される。このようにして
減算された一連の結果は、乗算器７において第１の遅延
回路からの識別結果と乗算され、乗算結果が位相制御情
報として出力される。

【００５２】本実施例の場合、上述の第１の実施例と比
較し、演算回数は少なくなるが、データを格納するため
のデータ記憶容量が増加する。

【００５３】

【発明の効果】以上説明したように構成される本発明に
よれば、位相制御情報に加わっていた符号識別点の２サ
ンプル以前のプリカーソルの雑音を位相制御情報から除
去できるので、符号識別点の１サンプル前のプリカーソ
ルがゼロクロスする位相で、２サンプル以前のプリカー
ソルがゼロクロスしない場合に生じる抽出クロックの安
定性の劣化を防止できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の位相比較器の構成を示
すブロック図である。

【図２】適用乗算器の構成の一例を示すブロック図であ
る。

【図３】本発明の第２の実施例の位相比較器の構成を示
すブロック図である。

【図４】デジタル加入者線終端装置の受信回路の一例を
示すブロック図である。

【図５】従来の位相比較器の位相比較器の構成を示すブ
ロック図である。

【図６】波形等化回路により波形整形された受信信号の
孤立波応答を示す図で、（ａ）は波形等化が理想的に行
われた場合の孤立波応答、（ｂ）は波形整形がうまく行
われていない場合の孤立波応答を示す。

【図７】（ａ）は符号＋１が送信されてきた後に続けて
符号＋１が送信された場合の波形重なり、（ｂ）は符号
＋１が送信されてきた後に符号−１が送信された場合の
波形重なりを示す。

【図８】従来の位相比較器の他の構成例を示すブロック
図である。

【符号の説明】

１識別結果２識別誤差３第１の遅延回路４第２の遅延回路５，５’ プリカーソル推定回路６，２６減算器７，２３，２４，２５乗算器８位相制御情報２７，Ｄ１₁〜Ｄ１_n，Ｄ２₁〜Ｄ２_n 単位遅延回路５１₁〜５１_n 適応乗算器２１データ入力２２誤差入力２９プリカーソル推定値４０１受信アナログ信号４０２Ａ／Ｄ変換器４０３波形等化回路４０４減算器４０５符号識別回路４０６判定帰還型等化回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/00 - 17/08 H03D 13/00

Claims

(57)【特許請求の範囲】

【請求項１】受信アナログ信号をサンプリングしてデ
ジタル信号に変換するアナログ・デジタル変換器を備え
る受信回路に用いられ、前記アナログ・デジタル変換器
の出力について線路損失により生じた波形歪みを整形し
た出力信号を伝送符号に応じてレベル判定した識別結果
を一方の入力とし、前記識別結果と前記出力信号の実際
のレベルとの差を求めた識別誤差を他方の入力とし、こ
れら入力を基に前記アナログ・デジタル変換器における
サンプリング位相制御を行うための位相制御情報を得る
位相比較器において、縦続接続されたＮ（Ｎは自然数）段の単位遅延回路から
構成され、前記識別結果に対して遅延を与える第１の遅
延回路と、縦続接続されたＮ＋１段の単位遅延回路から構成され、
前記識別誤差に対して遅延を与える第２の遅延回路と、前記第２の遅延回路の出力を一方の入力、プリカーソル
推定値を他方の入力とし、第２の遅延回路の出力からプ
リカーソル推定値を減算する減算器と、前記減算器の出力と前記第１の遅延回路を構成する各単
位遅延回路の出力とに基づいて、前記レベル判定におけ
る符号識別点から２周期以前の孤立波応答値を求め、こ
れを前記プリカーソル推定値として前記減算器へ出力す
るプリカーソル推定回路と、前記第１の遅延回路の出力を一方の入力、前記減算器の
出力を他方の入力とし、これら入力を乗算した結果を前
記位相制御情報として出力する第１の乗算器と、を有す
ることを特徴とする位相比較器。
【請求項２】請求項１に記載の位相比較器において、前記プリカーソル推定回路は、前記第１の遅延回路を構
成する各単位遅延回路の出力をそれぞれ一方の入力と
し、前記減算器の出力をそれぞれ他方の入力とするＮ段
の適応乗算器と、前記Ｎ段の適応乗算器の各出力を加算
し、該加算結果を前記プリカーソル推定値として出力す
る加算器と、を有することを特徴とする位相比較器。
【請求項３】請求項２に記載の位相比較器において、前記適応乗算器の夫々は、前記第１の遅延回路を構成す
る単位遅延回路の出力と前記減算器の出力とを乗算する
第２の乗算器と、前記第２の乗算器の出力と所定の固定
値とを乗算する第３の乗算器と、前記第３の乗算器の出
力と帰還入力される加算結果とを加算する第２の加算器
と、出力が分岐されて前記第２の加算器に帰還入力され
た、前記第２の加算器の出力を単位時間遅延させる単位
時間遅延回路と、前記単位時間遅延回路の出力と前記第
１の遅延回路を構成する単位遅延回路の出力とを乗算す
る第４の乗算器と、を有することを特徴とする位相比較
器。
【請求項４】請求項１に記載の位相比較器において、前記プリカーソル推定回路は、前記第１の遅延回路を構
成する各単位遅延回路の出力に応じてアドレスを設定す
るアドレス設定回路と、前記アドレス設定回路にて設定
された各アドレスに入力データを記憶するとともに、該
記憶したデータを前記プリカーソル推定値として減算器
へ出力するデータ記憶回路と、前記データ記憶回路から
出力されたプリカーソル推定値を一方の入力、前記減算
器の出力を他方の入力とし、これら入力の差を前記入力
データとして前記データ記憶回路へ出力するデータ更新
回路と、を有することを特徴とする位相比較器。