JPH07264249A - タイミング再生回路 - Google Patents
タイミング再生回路Info
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- JPH07264249A JPH07264249A JP5428194A JP5428194A JPH07264249A JP H07264249 A JPH07264249 A JP H07264249A JP 5428194 A JP5428194 A JP 5428194A JP 5428194 A JP5428194 A JP 5428194A JP H07264249 A JPH07264249 A JP H07264249A
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- Japan
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- signal
- circuit
- cursor
- timing
- impulse response
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Analogue/Digital Conversion (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】ディジタル伝送用受信回路のタイミング再生回
路に関し、Ａ／Ｄ変換時のサンプリング位相制御を正確
に行い、追従可能な周波数誤差範囲を広くすることを目
的とする。 【構成】受信信号をサンプリングしてディジタル信号に
変換するＡ／Ｄ変換器１と、このディジタル信号のイン
パルス応答を推定してプリカーソルをタイミング情報と
して出力するインパルス応答推定部３と、このタイミン
グ情報に応じてＡ／Ｄ変換器１に対するサンプリング位
相制御情報を発生するタイミング再生回路４とからなる
ディジタル受信回路で、タイミング再生回路４を、イン
パルス応答推定部３の高周波成分を除去するループ・フ
ィルタ３７と、ループ・フィルタ３７の出力を累算する
アキュムレータ４０と、アキュムレータ４０の累算値を
一定しきい値によって識別してサンプリング位相制御情
報を出力すると同時に、アキュムレータ４０の累算値を
しきい値分減算する比較部４１とから構成する。
路に関し、Ａ／Ｄ変換時のサンプリング位相制御を正確
に行い、追従可能な周波数誤差範囲を広くすることを目
的とする。 【構成】受信信号をサンプリングしてディジタル信号に
変換するＡ／Ｄ変換器１と、このディジタル信号のイン
パルス応答を推定してプリカーソルをタイミング情報と
して出力するインパルス応答推定部３と、このタイミン
グ情報に応じてＡ／Ｄ変換器１に対するサンプリング位
相制御情報を発生するタイミング再生回路４とからなる
ディジタル受信回路で、タイミング再生回路４を、イン
パルス応答推定部３の高周波成分を除去するループ・フ
ィルタ３７と、ループ・フィルタ３７の出力を累算する
アキュムレータ４０と、アキュムレータ４０の累算値を
一定しきい値によって識別してサンプリング位相制御情
報を出力すると同時に、アキュムレータ４０の累算値を
しきい値分減算する比較部４１とから構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル加入者線伝
送用ＬＳＩ等に用いられるディジタル伝送用受信回路に
関し、特にアナログ・ディジタル（Ａ／Ｄ）変換時のサ
ンプリング位相制御を正確に行うとともに、追従可能な
周波数誤差範囲が広い、ディジタル伝送用受信回路に用
いるタイミング再生回路に関するものである。
送用ＬＳＩ等に用いられるディジタル伝送用受信回路に
関し、特にアナログ・ディジタル（Ａ／Ｄ）変換時のサ
ンプリング位相制御を正確に行うとともに、追従可能な
周波数誤差範囲が広い、ディジタル伝送用受信回路に用
いるタイミング再生回路に関するものである。
【０００２】ディジタル加入者線伝送用ＬＳＩ等におい
ては、受信信号のインパルス応答のタップ係数を推定
し、このタップ係数をタイミング情報として用いて、Ａ
／Ｄ変換器のサンプリング位相を制御することによっ
て、正しく受信シンボルを復調できるようにしたディジ
タル伝送用受信回路が用いられている。
ては、受信信号のインパルス応答のタップ係数を推定
し、このタップ係数をタイミング情報として用いて、Ａ
／Ｄ変換器のサンプリング位相を制御することによっ
て、正しく受信シンボルを復調できるようにしたディジ
タル伝送用受信回路が用いられている。
【０００３】このようなディジタル伝送用受信回路にお
いて、Ａ／Ｄ変換器のサンプリング位相を制御するため
に用いられるタイミング再生回路は、Ａ／Ｄ変換時のサ
ンプリング位相制御をより正確に行うことができるとと
もに、位相追従できる周波数誤差範囲をできるだけ広く
することが要求されている。
いて、Ａ／Ｄ変換器のサンプリング位相を制御するため
に用いられるタイミング再生回路は、Ａ／Ｄ変換時のサ
ンプリング位相制御をより正確に行うことができるとと
もに、位相追従できる周波数誤差範囲をできるだけ広く
することが要求されている。
【０００４】
【従来の技術】図６は、従来の、および本発明が適用さ
れるディジタル伝送用受信回路の構成例を示したもので
ある。時刻ｋにおいて、受信信号をＡ／Ｄ変換器（Ａ／
Ｄ）１でディジタル信号に変換し、このディジタル信号
をフィード・フォワード等化器（ＦＦＥ）２によって線
路特性の逆特性で予め線路等化し、かつ、プリカーソル
が“０”クロスするように波形成形して出力Ｘk を発生
し、インパルス応答推定部３において、さらに符号間干
渉を除去してメインカーソルの振幅を用いて判定を行う
ことによって受信シンボルａk を出力するとともに、プ
リカーソルをタイミング情報として出力する。
れるディジタル伝送用受信回路の構成例を示したもので
ある。時刻ｋにおいて、受信信号をＡ／Ｄ変換器（Ａ／
Ｄ）１でディジタル信号に変換し、このディジタル信号
をフィード・フォワード等化器（ＦＦＥ）２によって線
路特性の逆特性で予め線路等化し、かつ、プリカーソル
が“０”クロスするように波形成形して出力Ｘk を発生
し、インパルス応答推定部３において、さらに符号間干
渉を除去してメインカーソルの振幅を用いて判定を行う
ことによって受信シンボルａk を出力するとともに、プ
リカーソルをタイミング情報として出力する。
【０００５】この際、タイミング再生回路（ＴＩＭ）４
は、インパルス応答推定部３からのタイミング情報に応
じて、Ａ／Ｄ変換器１のサンプリング位相が受信信号の
最適位相になるように、すなわちメインカーソルがピー
ク振幅の位置に合致するように制御する。Ａ／Ｄ変換器
１は、タイミング再生回路４からのサンプリング位相制
御情報に基づいて、サンプリング位相を進めまたは遅ら
せるように、そのサンプリング位相を変えることができ
るようになっている。
は、インパルス応答推定部３からのタイミング情報に応
じて、Ａ／Ｄ変換器１のサンプリング位相が受信信号の
最適位相になるように、すなわちメインカーソルがピー
ク振幅の位置に合致するように制御する。Ａ／Ｄ変換器
１は、タイミング再生回路４からのサンプリング位相制
御情報に基づいて、サンプリング位相を進めまたは遅ら
せるように、そのサンプリング位相を変えることができ
るようになっている。
【０００６】図７は、受信信号のインパルス応答列を示
したものであって、（ａ）はサンプリング周期に対応す
るインパルス応答列を示し、（ｂ）はプリカーソルの位
相制御を説明するものである。矩形波からなる信号を伝
送した場合、伝送路における歪みや符号間干渉等によっ
て波形が変化する。ディジタル伝送用受信回路において
は、受信信号に対してＦＦＥ２によって、線路特性の逆
特性で予め線路等化するとともに、プリカーソルが
“０”クロスするように波形成形することによって、
（ａ）に示すような受信信号インパルス応答波形を得
る。
したものであって、（ａ）はサンプリング周期に対応す
るインパルス応答列を示し、（ｂ）はプリカーソルの位
相制御を説明するものである。矩形波からなる信号を伝
送した場合、伝送路における歪みや符号間干渉等によっ
て波形が変化する。ディジタル伝送用受信回路において
は、受信信号に対してＦＦＥ２によって、線路特性の逆
特性で予め線路等化するとともに、プリカーソルが
“０”クロスするように波形成形することによって、
（ａ）に示すような受信信号インパルス応答波形を得
る。
【０００７】ディジタル伝送用受信回路においては、デ
ィジタル処理によって線路等化，クロックタイミング再
生等を行うために、受信信号を一定周期Ｔでサンプリン
グし、Ａ／Ｄ変換を行って予めこれをディジタル信号に
変換する。従って受信信号は、（ａ）に示すようなイン
パルス応答列ｈ-1, ｈ0,ｈ1,ｈ2,…と、シンボルとのた
たみ込みと考えられるが、このようなインパルス応答に
おいて、ピーク振幅に対応するインパルス応答ｈ0 をメ
インカーソルと呼び、メインカーソル以前のインパルス
応答ｈ-1をプリカーソルと呼び、メインカーソル以後の
インパルス応答ｈ1,ｈ2,…をポストカーソルと呼んでい
る。
ィジタル処理によって線路等化，クロックタイミング再
生等を行うために、受信信号を一定周期Ｔでサンプリン
グし、Ａ／Ｄ変換を行って予めこれをディジタル信号に
変換する。従って受信信号は、（ａ）に示すようなイン
パルス応答列ｈ-1, ｈ0,ｈ1,ｈ2,…と、シンボルとのた
たみ込みと考えられるが、このようなインパルス応答に
おいて、ピーク振幅に対応するインパルス応答ｈ0 をメ
インカーソルと呼び、メインカーソル以前のインパルス
応答ｈ-1をプリカーソルと呼び、メインカーソル以後の
インパルス応答ｈ1,ｈ2,…をポストカーソルと呼んでい
る。
【０００８】受信信号が、図７（ａ）に示すようなイン
パルス応答を持つ場合、プリカーソルｈ-1をタイミング
情報として用い、ｈ-1が０になるようにサンプリング位
相を調整すれば、その受信信号のメインカーソルｈ0 が
ほぼ最大となる位相で、受信信号をサンプリングするこ
とができる。
パルス応答を持つ場合、プリカーソルｈ-1をタイミング
情報として用い、ｈ-1が０になるようにサンプリング位
相を調整すれば、その受信信号のメインカーソルｈ0 が
ほぼ最大となる位相で、受信信号をサンプリングするこ
とができる。
【０００９】図８は、インパルス応答推定部の構成例
（１）を示したものであって、判定帰還型等化器（ＤＦ
Ｅ）３Ａからなる場合を示している。減算器１１におい
て、時刻ｋにおける図７に示されたフィード・フォワー
ド等化器２の出力Ｘk から、ポストカーソルに基づく符
号間干渉成分Ｒk を減算して、ポストカーソルに基づく
符号間干渉成分を除去された等化出力Ｙk を得、判定器
１２において、メインカーソルを用いたしきい値で判定
を行うことによって受信シンボルａk を得る。
（１）を示したものであって、判定帰還型等化器（ＤＦ
Ｅ）３Ａからなる場合を示している。減算器１１におい
て、時刻ｋにおける図７に示されたフィード・フォワー
ド等化器２の出力Ｘk から、ポストカーソルに基づく符
号間干渉成分Ｒk を減算して、ポストカーソルに基づく
符号間干渉成分を除去された等化出力Ｙk を得、判定器
１２において、メインカーソルを用いたしきい値で判定
を行うことによって受信シンボルａk を得る。
【００１０】さらに減算器１３において、等化出力Ｙk
から乗算器２１1 で得られる受信シンボルａk とタップ
係数Ｃ0 の乗算結果を減算して、ポストカーソルに基づ
く符号間干渉成分を除いた誤差成分ｅk を得、レジスタ
（Ｔ）１４において１サンプリング周期Ｔ遅延させたの
ち、減算器１５においてプリカーソルに基づく符号間干
渉成分を減算することによって、ポストカーソルに基づ
く符号間干渉成分とプリカーソルに基づく符号間干渉成
分とを除去した残留誤差ｅk-1 を得る。
から乗算器２１1 で得られる受信シンボルａk とタップ
係数Ｃ0 の乗算結果を減算して、ポストカーソルに基づ
く符号間干渉成分を除いた誤差成分ｅk を得、レジスタ
（Ｔ）１４において１サンプリング周期Ｔ遅延させたの
ち、減算器１５においてプリカーソルに基づく符号間干
渉成分を減算することによって、ポストカーソルに基づ
く符号間干渉成分とプリカーソルに基づく符号間干渉成
分とを除去した残留誤差ｅk-1 を得る。
【００１１】一方、レジスタ（Ｔ）１６1,１６2,１６3,
…において、受信シンボルａk を順次１サンプリング周
期Ｔ遅延させて保持することによって信号ａk-1,ａk-2,
…を得、乗算器１７，１７1,１７2,…において、残留誤
差ｅk-1 と、信号ａk,ａk-1,ａk-2,…とを乗算した結果
に、増幅器１８，１８1,１８2,…において、タップ係数
更新のステップサイズαを乗算することによって、それ
ぞれのタイミングのタップ係数更新量を得る。そして加
算器２０，２０1,２０2,…において、レジスタ（Ｔ）１
９，１９1,１９2,…に保持されている１サンプリング周
期Ｔ前のタップ係数に対して、得られたタップ係数更新
量を加算して更新することによって、それぞれ新たなタ
ップ係数Ｃ-1, Ｃ0,Ｃ1,Ｃ2,…を保持する。
…において、受信シンボルａk を順次１サンプリング周
期Ｔ遅延させて保持することによって信号ａk-1,ａk-2,
…を得、乗算器１７，１７1,１７2,…において、残留誤
差ｅk-1 と、信号ａk,ａk-1,ａk-2,…とを乗算した結果
に、増幅器１８，１８1,１８2,…において、タップ係数
更新のステップサイズαを乗算することによって、それ
ぞれのタイミングのタップ係数更新量を得る。そして加
算器２０，２０1,２０2,…において、レジスタ（Ｔ）１
９，１９1,１９2,…に保持されている１サンプリング周
期Ｔ前のタップ係数に対して、得られたタップ係数更新
量を加算して更新することによって、それぞれ新たなタ
ップ係数Ｃ-1, Ｃ0,Ｃ1,Ｃ2,…を保持する。
【００１２】さらに、乗算器２１において、タップ係数
Ｃ-1と受信シンボルａk とを乗算して、プリカーソルに
基づく符号間干渉成分を得、乗算器２１2,２１3,…にお
いてタップ係数Ｃ1,Ｃ2,…と信号ａk-1,ａk-2,…とを乗
算して、ポストカーソルに基づくそれぞれのタイミング
の符号間干渉成分を得る。各タイミングのポストカーソ
ルに基づく符号間干渉成分は、累算器（Σ）２２におい
て累算されて、前述の符号間干渉成分Ｒk を生じる。
Ｃ-1と受信シンボルａk とを乗算して、プリカーソルに
基づく符号間干渉成分を得、乗算器２１2,２１3,…にお
いてタップ係数Ｃ1,Ｃ2,…と信号ａk-1,ａk-2,…とを乗
算して、ポストカーソルに基づくそれぞれのタイミング
の符号間干渉成分を得る。各タイミングのポストカーソ
ルに基づく符号間干渉成分は、累算器（Σ）２２におい
て累算されて、前述の符号間干渉成分Ｒk を生じる。
【００１３】すなわち、図８に示される判定帰還型等化
器において、時刻ｋに行われる演算は次のようになる。
器において、時刻ｋに行われる演算は次のようになる。
【００１４】
【数１】 によってポストカーソルに基づく符号間干渉成分の畳み
込み演算が行われる。
込み演算が行われる。
【００１５】Ｙ（ｋ）＝Ｘ（ｋ）−Ｒ（ｋ） によってポストカーソルに基づく符号間干渉成分を除去
した等化出力の演算が行われる。
した等化出力の演算が行われる。
【００１６】 ｅk （ｋ）＝Ｙ（ｋ）−ａ（ｋ）・Ｃ0 （Ｋ） によってポストカーソルに基づく符号間干渉成分を除去
した誤差成分の演算が行われる。
した誤差成分の演算が行われる。
【００１７】 ｅk-1 （ｋ）＝ｅk （ｋ−１）−ａ（ｋ）・Ｃ-1（Ｋ） によって、残留誤差の演算が行われる。
【００１８】Ｃn （ｋ＋１）＝Ｃn （ｋ）＋α・ａ（ｋ
−ｎ−１）・ｅk-1 ｎ＝１〜Ｎ によって更新タップ係数の演算が行われる。
−ｎ−１）・ｅk-1 ｎ＝１〜Ｎ によって更新タップ係数の演算が行われる。
【００１９】図８に示された判定帰還型等化器は適応型
ＦＩＲ（非巡回）フィルタを構成し、その適応動作が収
束したとき、各タップ係数Ｃ-1, Ｃ0,Ｃ1,Ｃ2,…の値
は、入力受信信号のインパルス応答列ｈ-1, ｈ0,ｈ1,ｈ
2,…に一致する。従って、図８における各タップ係数Ｃ
-1, Ｃ0,Ｃ1,Ｃ2,…の値を、インパルス応答列ｈ-1, ｈ
0,ｈ1,ｈ2,…として用いることができる。図８において
は、タップ係数Ｃ-1を、プリカーソルを示すタイミング
情報として出力することが示されている。
ＦＩＲ（非巡回）フィルタを構成し、その適応動作が収
束したとき、各タップ係数Ｃ-1, Ｃ0,Ｃ1,Ｃ2,…の値
は、入力受信信号のインパルス応答列ｈ-1, ｈ0,ｈ1,ｈ
2,…に一致する。従って、図８における各タップ係数Ｃ
-1, Ｃ0,Ｃ1,Ｃ2,…の値を、インパルス応答列ｈ-1, ｈ
0,ｈ1,ｈ2,…として用いることができる。図８において
は、タップ係数Ｃ-1を、プリカーソルを示すタイミング
情報として出力することが示されている。
【００２０】図９は、従来のタイミング再生回路を示し
たものである。図８に示された判定帰還型等化器３Ａか
ら出力される、タイミング情報となる、プリカーソルの
タップ係数Ｃ-1を、比較部（ＣＯＭＰ）２３において
“０”と比較することによって、タップ係数Ｃ-1が
“０”より大きい場合には、アップ・ダウン・カウンタ
２４をインクリメントし、タップ係数Ｃ-1が“０”より
小さい場合には、アップ・ダウン・カウンタ２４をデク
リメントする。
たものである。図８に示された判定帰還型等化器３Ａか
ら出力される、タイミング情報となる、プリカーソルの
タップ係数Ｃ-1を、比較部（ＣＯＭＰ）２３において
“０”と比較することによって、タップ係数Ｃ-1が
“０”より大きい場合には、アップ・ダウン・カウンタ
２４をインクリメントし、タップ係数Ｃ-1が“０”より
小さい場合には、アップ・ダウン・カウンタ２４をデク
リメントする。
【００２１】アップ・ダウン・カウンタ２４は、カウン
ト値が予め設定されているプラス側のオーバフロー値＋
ｎになると、出力端子ＰＯＦから位相進み制御情報を出
力し、カウント値が予め設定されているマイナス側のオ
ーバフロー値−ｎになると、出力端子ＮＯＦから位相遅
れ制御情報を出力し、これと同時にオア回路（ＯＲ）２
５を経て、そのカウント値が初期値“０”にクリアされ
る。タイミング情報Ｃ -1は推定値であって、誤差を含ん
でいるため、このように積分を行うことによって、正確
な位相制御を行うようにしている。
ト値が予め設定されているプラス側のオーバフロー値＋
ｎになると、出力端子ＰＯＦから位相進み制御情報を出
力し、カウント値が予め設定されているマイナス側のオ
ーバフロー値−ｎになると、出力端子ＮＯＦから位相遅
れ制御情報を出力し、これと同時にオア回路（ＯＲ）２
５を経て、そのカウント値が初期値“０”にクリアされ
る。タイミング情報Ｃ -1は推定値であって、誤差を含ん
でいるため、このように積分を行うことによって、正確
な位相制御を行うようにしている。
【００２２】図７において（ｂ）は、この場合のプリカ
ーソルの、タップ係数を用いたサンプリング位相制御を
示したものである。プリカーソルが０より大きい場合に
は、位相進み制御によってプリカーソルが０となるよう
に制御され、プリカーソルが０より小さい場合には、位
相遅れ制御によってプリカーソルが０となるように制御
される。
ーソルの、タップ係数を用いたサンプリング位相制御を
示したものである。プリカーソルが０より大きい場合に
は、位相進み制御によってプリカーソルが０となるよう
に制御され、プリカーソルが０より小さい場合には、位
相遅れ制御によってプリカーソルが０となるように制御
される。
【００２３】図１０は、インパルス応答推定部の構成例
（２）を示したものであって、演算回路３Ｂからなる場
合を示している。演算回路３Ｂにおいて、２６は時刻ｔ
における受信信号Ｘ（ｔ）から時刻ｔにおける受信信号
シンボルａ（ｔ）を判定して出力する判定部、２７は時
刻ｔにおける受信信号Ｘ（ｔ）を１サンプリング周期遅
延させて、信号Ｘ（ｔ−１）を得る遅延回路（Ｚ-1）、
２８は受信信号シンボルａ（ｔ）と信号Ｘ（ｔ−１）と
を乗算して、信号ａ（ｔ）＊Ｘ（ｔ−１）を得る乗算
器、２９は信号ａ（ｔ）＊Ｘ（ｔ−１）からその平均値
Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を得る平均回路である。
（２）を示したものであって、演算回路３Ｂからなる場
合を示している。演算回路３Ｂにおいて、２６は時刻ｔ
における受信信号Ｘ（ｔ）から時刻ｔにおける受信信号
シンボルａ（ｔ）を判定して出力する判定部、２７は時
刻ｔにおける受信信号Ｘ（ｔ）を１サンプリング周期遅
延させて、信号Ｘ（ｔ−１）を得る遅延回路（Ｚ-1）、
２８は受信信号シンボルａ（ｔ）と信号Ｘ（ｔ−１）と
を乗算して、信号ａ（ｔ）＊Ｘ（ｔ−１）を得る乗算
器、２９は信号ａ（ｔ）＊Ｘ（ｔ−１）からその平均値
Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を得る平均回路である。
【００２４】受信信号は、受信信号シンボル列と受信信
号インパルス応答のたたみ込みであるから、次のように
表すことができる。
号インパルス応答のたたみ込みであるから、次のように
表すことができる。
【数２】
【００２５】受信信号からプリカーソルのタップ係数Ｃ
-1を推定すると、 Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕＝ Ｅ〔ａ（ｔ）＊ａ（ｔ）＊Ｃ-1〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−１）＊Ｃ0 〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−２）＊Ｃ1 〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−３）＊Ｃ2 〕 ： ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ）＊ＣN-1 〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ−１）＊ＣN 〕 ＝ Ｅ〔ａ（ｔ）＊ａ（ｔ）〕＊Ｃ-1 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−１）〕＊Ｃ0 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−２）〕＊Ｃ1 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−３）〕＊Ｃ2 ： ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ）〕＊ＣN-1 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ−１）〕＊ＣN
-1を推定すると、 Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕＝ Ｅ〔ａ（ｔ）＊ａ（ｔ）＊Ｃ-1〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−１）＊Ｃ0 〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−２）＊Ｃ1 〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−３）＊Ｃ2 〕 ： ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ）＊ＣN-1 〕 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ−１）＊ＣN 〕 ＝ Ｅ〔ａ（ｔ）＊ａ（ｔ）〕＊Ｃ-1 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−１）〕＊Ｃ0 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−２）〕＊Ｃ1 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−３）〕＊Ｃ2 ： ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ）〕＊ＣN-1 ＋Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ−１）〕＊ＣN
【００２６】受信信号シンボル列はランダムであって自
己相関がないので、 Ｅ〔ａ（ｔ）＊ａ（ｔ−１）〕＝０ Ｅ〔ａ（ｔ）＊ａ（ｔ−２）〕＝０ Ｅ〔ａ（ｔ）＊ａ（ｔ−３）〕＝０ ： Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ−１）〕＝０ 従って、 Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕＝Ｅ〔ａ（ｔ）＊ａ（ｔ）〕＊Ｃ-1 これから Ｃ-1＝Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕／Ｅ〔ａ（ｔ）2 〕 …（２）
己相関がないので、 Ｅ〔ａ（ｔ）＊ａ（ｔ−１）〕＝０ Ｅ〔ａ（ｔ）＊ａ（ｔ−２）〕＝０ Ｅ〔ａ（ｔ）＊ａ（ｔ−３）〕＝０ ： Ｅ〔ａ（ｔ）＊ａ（ｔ−Ｎ−１）〕＝０ 従って、 Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕＝Ｅ〔ａ（ｔ）＊ａ（ｔ）〕＊Ｃ-1 これから Ｃ-1＝Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕／Ｅ〔ａ（ｔ）2 〕 …（２）
【００２７】プリカーソル成分Ｃ-1を０にするために
は、（２）式の右辺の分母＝定数≠０であるから、分子
Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を演算して０にすればよ
い。すなわち、Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕→０ な
らば Ｃ-1→０ …（３）
は、（２）式の右辺の分母＝定数≠０であるから、分子
Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を演算して０にすればよ
い。すなわち、Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕→０ な
らば Ｃ-1→０ …（３）
【００２８】図１０に示された演算回路３Ｂは、判定回
路２６において受信信号Ｘ（ｔ）のシンボルａ（ｔ）を
判定し、遅延回路２７において、受信信号を１周期遅延
させて信号Ｘ（ｔ−１）を発生し、乗算回路２８におい
て、受信シンボルと遅延した受信信号とを乗算して積ａ
（ｔ）＊Ｘ（ｔ−１）を発生し、平均回路２９におい
て、積ａ（ｔ）＊Ｘ（ｔ−１）の時間平均を算出して、
平均値Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を出力する。
路２６において受信信号Ｘ（ｔ）のシンボルａ（ｔ）を
判定し、遅延回路２７において、受信信号を１周期遅延
させて信号Ｘ（ｔ−１）を発生し、乗算回路２８におい
て、受信シンボルと遅延した受信信号とを乗算して積ａ
（ｔ）＊Ｘ（ｔ−１）を発生し、平均回路２９におい
て、積ａ（ｔ）＊Ｘ（ｔ−１）の時間平均を算出して、
平均値Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕を出力する。
【００２９】この平均値Ｅ〔ａ（ｔ）＊Ｘ（ｔ−１）〕
を、図６に示されたディジタル伝送用受信回路における
タイミング再生回路の入力として用いて、信号ａ（ｔ）
＊Ｘ（ｔ−１）を０にするように帰還制御を行うことに
よって、所要のサンプリング位相制御を行うことができ
る。
を、図６に示されたディジタル伝送用受信回路における
タイミング再生回路の入力として用いて、信号ａ（ｔ）
＊Ｘ（ｔ−１）を０にするように帰還制御を行うことに
よって、所要のサンプリング位相制御を行うことができ
る。
【００３０】
【発明が解決しようとする課題】従来のタイミング再生
回路においては、プリカーソルのタップ係数Ｃ-1が正ま
たは負となる回数を、アップ・ダウン・カウンタによっ
て計数（積分）して、サンプリング位相制御情報を得る
ようにしている。この場合、位相制御を正確に行うため
には、積分時定数を大きくする必要があるが、積分時定
数すなわちアップ・ダウン・カウンタのオーバフロー値
を大きくすると、位相追従できる周波数誤差範囲が狭く
なるという問題がある。
回路においては、プリカーソルのタップ係数Ｃ-1が正ま
たは負となる回数を、アップ・ダウン・カウンタによっ
て計数（積分）して、サンプリング位相制御情報を得る
ようにしている。この場合、位相制御を正確に行うため
には、積分時定数を大きくする必要があるが、積分時定
数すなわちアップ・ダウン・カウンタのオーバフロー値
を大きくすると、位相追従できる周波数誤差範囲が狭く
なるという問題がある。
【００３１】本発明は、このような従来技術の課題を解
決しようとするものであって、ディジタル加入者線伝送
用ＬＳＩ等に用いられる、ディジタル伝送用受信回路に
おいて、ディジタルフィルタを用いて、タイミング情報
の積分を精密に行うことによって、位相制御を正確に行
うことができるとともに、位相追従制御できる周波数誤
差範囲を広くすることが可能なようにすることを目的と
している。
決しようとするものであって、ディジタル加入者線伝送
用ＬＳＩ等に用いられる、ディジタル伝送用受信回路に
おいて、ディジタルフィルタを用いて、タイミング情報
の積分を精密に行うことによって、位相制御を正確に行
うことができるとともに、位相追従制御できる周波数誤
差範囲を広くすることが可能なようにすることを目的と
している。
【００３２】
(1) 受信信号をサンプリングしてディジタル信号に変換
するアナログ・ディジタル変換器と、このディジタル信
号のインパルス応答を推定してプリカーソルを出力する
インパルス応答推定部と、このプリカーソルに応じてア
ナログ・ディジタル変換器に対するサンプリング位相制
御情報を発生するタイミング再生回路とを備えてなるデ
ィジタル伝送用受信回路におけるタイミング再生回路
を、インパルス応答推定部からのプリカーソルの出力に
おける高周波成分を除去するループ・フィルタと、ルー
プ・フィルタの出力を累算するアキュムレータと、アキ
ュムレータの累算値を一定しきい値によって識別してサ
ンプリング位相制御情報を出力するとともに、この出力
時、アキュムレータの累算値をしきい値分減算する比較
部とから構成する。
するアナログ・ディジタル変換器と、このディジタル信
号のインパルス応答を推定してプリカーソルを出力する
インパルス応答推定部と、このプリカーソルに応じてア
ナログ・ディジタル変換器に対するサンプリング位相制
御情報を発生するタイミング再生回路とを備えてなるデ
ィジタル伝送用受信回路におけるタイミング再生回路
を、インパルス応答推定部からのプリカーソルの出力に
おける高周波成分を除去するループ・フィルタと、ルー
プ・フィルタの出力を累算するアキュムレータと、アキ
ュムレータの累算値を一定しきい値によって識別してサ
ンプリング位相制御情報を出力するとともに、この出力
時、アキュムレータの累算値をしきい値分減算する比較
部とから構成する。
【００３３】(2) (1) において、インパルス応答推定部
を、受信信号のポストカーソルに基づく符号間干渉成分
を受信信号から減算した等化出力を受信信号のメインカ
ーソルを用いて判定して受信シンボルを出力するととも
に、この受信信号のメインカーソルに基づく主信号成分
を等化出力から減算して得た誤差成分から、さらに受信
信号のプリカーソルに基づく符号間干渉成分を減算して
得た残留誤差によって各タイミングのタップ係数を更新
して、このタップ係数値によって入力信号のインパルス
応答を推定する判定帰還型等化器から構成する。
を、受信信号のポストカーソルに基づく符号間干渉成分
を受信信号から減算した等化出力を受信信号のメインカ
ーソルを用いて判定して受信シンボルを出力するととも
に、この受信信号のメインカーソルに基づく主信号成分
を等化出力から減算して得た誤差成分から、さらに受信
信号のプリカーソルに基づく符号間干渉成分を減算して
得た残留誤差によって各タイミングのタップ係数を更新
して、このタップ係数値によって入力信号のインパルス
応答を推定する判定帰還型等化器から構成する。
【００３４】(3) (1) において、インパルス応答推定部
を、受信信号から判定した受信信号シンボルと、この受
信信号を１周期遅延した信号との乗算結果の平均値を出
力する演算回路から構成する。
を、受信信号から判定した受信信号シンボルと、この受
信信号を１周期遅延した信号との乗算結果の平均値を出
力する演算回路から構成する。
【００３５】(4) (1) ないし (3)のいずれかのタイミン
グ再生回路を備えたディジタル伝送用受信回路におい
て、受信シンボルの“０”連続によって受信信号の断を
検出する信号断検出回路と、受信信号断検出時、インパ
ルス応答推定部からのプリカーソルのタイミング情報を
マスクするマスク手段とを設ける。
グ再生回路を備えたディジタル伝送用受信回路におい
て、受信シンボルの“０”連続によって受信信号の断を
検出する信号断検出回路と、受信信号断検出時、インパ
ルス応答推定部からのプリカーソルのタイミング情報を
マスクするマスク手段とを設ける。
【００３６】(5) (1) ないし (3)のいずれかのタイミン
グ再生回路を備えたディジタル伝送用受信回路におい
て、受信フレームを検出するフレーム検出回路と、フレ
ームが検出されないときインパルス応答推定部からのプ
リカーソルのタイミング情報をマスクするマスク手段と
を設ける。
グ再生回路を備えたディジタル伝送用受信回路におい
て、受信フレームを検出するフレーム検出回路と、フレ
ームが検出されないときインパルス応答推定部からのプ
リカーソルのタイミング情報をマスクするマスク手段と
を設ける。
【００３７】
(1) 図１は、本発明の原理的構成を示したものであっ
て、(a) はディジタル伝送用受信回路を示し、(b) はタ
イミング再生回路を示している。ディジタル伝送用受信
回路においては、アナログ・ディジタル変換器１によっ
て、受信信号をサンプリングしてディジタル信号に変換
し、インパルス応答推定部３によって、このディジタル
信号のインパルス応答を推定して、プリカーソルをタイ
ミング情報として出力し、タイミング再生回路４によっ
て、このタイミング情報に応じて、アナログ・ディジタ
ル変換器１に対するサンプリング位相制御情報を発生す
る。
て、(a) はディジタル伝送用受信回路を示し、(b) はタ
イミング再生回路を示している。ディジタル伝送用受信
回路においては、アナログ・ディジタル変換器１によっ
て、受信信号をサンプリングしてディジタル信号に変換
し、インパルス応答推定部３によって、このディジタル
信号のインパルス応答を推定して、プリカーソルをタイ
ミング情報として出力し、タイミング再生回路４によっ
て、このタイミング情報に応じて、アナログ・ディジタ
ル変換器１に対するサンプリング位相制御情報を発生す
る。
【００３８】本発明においては、この場合に、タイミン
グ再生回路４において、ループ・フィルタ３７によっ
て、インパルス応答推定部３の出力における高周波成分
を除去したのち、アキュムレータ４０によって、ループ
・フィルタ３７の出力を累算し、比較部４１によって、
アキュムレータ４０の累算値を一定しきい値によって識
別して、サンプリング位相制御情報を出力すると同時
に、アキュムレータ４０の累算値からしきい値分を減算
するようにする。
グ再生回路４において、ループ・フィルタ３７によっ
て、インパルス応答推定部３の出力における高周波成分
を除去したのち、アキュムレータ４０によって、ループ
・フィルタ３７の出力を累算し、比較部４１によって、
アキュムレータ４０の累算値を一定しきい値によって識
別して、サンプリング位相制御情報を出力すると同時
に、アキュムレータ４０の累算値からしきい値分を減算
するようにする。
【００３９】本発明によれば、タイミング再生回路４に
おいて、プリカーソルのタップ係数Ｃ-1の大きさ自体を
積分して、サンプリング位相制御情報を得ているので、
プリカーソルのタップ係数Ｃ-1が正または負となる回数
を、アップ・ダウン・カウンタによって計数して、サン
プリング位相制御情報を得る従来のタイミング再生回路
と比べて、Ａ／Ｄ変換器１において、メインカーソルＣ
0 のサンプリング位相再生をより正確に行うことができ
るとともに、位相追従できる周波数誤差範囲を広くする
ことができるようになる。
おいて、プリカーソルのタップ係数Ｃ-1の大きさ自体を
積分して、サンプリング位相制御情報を得ているので、
プリカーソルのタップ係数Ｃ-1が正または負となる回数
を、アップ・ダウン・カウンタによって計数して、サン
プリング位相制御情報を得る従来のタイミング再生回路
と比べて、Ａ／Ｄ変換器１において、メインカーソルＣ
0 のサンプリング位相再生をより正確に行うことができ
るとともに、位相追従できる周波数誤差範囲を広くする
ことができるようになる。
【００４０】(2) (1) の場合におけるインパルス応答推
定部３として、判定帰還型等化器３Ａを用い、受信信号
のポストカーソルに基づく符号間干渉成分を受信信号か
ら減算した等化出力を受信信号のメインカーソルを用い
て判定して受信シンボルを出力するとともに、受信信号
のメインカーソルに基づく主信号成分を等化出力から減
算して得た誤差成分から、さらに受信信号のプリカーソ
ルに基づく符号間干渉成分を減算して得た残留誤差によ
って、各タイミングのタップ係数を更新し、このタップ
係数値によって入力信号のインパルス応答を推定するこ
とによって、プリカーソルをタイミング情報として出力
することができる。
定部３として、判定帰還型等化器３Ａを用い、受信信号
のポストカーソルに基づく符号間干渉成分を受信信号か
ら減算した等化出力を受信信号のメインカーソルを用い
て判定して受信シンボルを出力するとともに、受信信号
のメインカーソルに基づく主信号成分を等化出力から減
算して得た誤差成分から、さらに受信信号のプリカーソ
ルに基づく符号間干渉成分を減算して得た残留誤差によ
って、各タイミングのタップ係数を更新し、このタップ
係数値によって入力信号のインパルス応答を推定するこ
とによって、プリカーソルをタイミング情報として出力
することができる。
【００４１】(3) (1) の場合におけるインパルス応答推
定部３として、演算回路３Ｂを用い、受信信号から判定
した受信信号シンボルと、この受信信号を１周期遅延し
た信号との乗算結果の平均値をタイミング情報として出
力する。
定部３として、演算回路３Ｂを用い、受信信号から判定
した受信信号シンボルと、この受信信号を１周期遅延し
た信号との乗算結果の平均値をタイミング情報として出
力する。
【００４２】受信信号から判定した受信信号シンボル列
と、この受信信号を１周期遅延した信号との乗算結果の
平均値を受信信号シンボル列の二乗の平均値で割算する
ことによってプリカーソルが得られるので、この平均値
を所要のタイミング情報として使用して、サンプリング
位相制御を行うことができる。
と、この受信信号を１周期遅延した信号との乗算結果の
平均値を受信信号シンボル列の二乗の平均値で割算する
ことによってプリカーソルが得られるので、この平均値
を所要のタイミング情報として使用して、サンプリング
位相制御を行うことができる。
【００４３】(4) (1) ないし(3) のいずれかの場合のタ
イミング再生回路を備えたディジタル伝送用受信回路に
おいて、信号断検出回路５を設けて、受信シンボルの
“０”連続によって受信信号の断を検出し、マスク手段
９を設けて、受信信号の断を検出したとき、インパルス
応答推定部３からのプリカーソルのタイミング情報をマ
スクする。
イミング再生回路を備えたディジタル伝送用受信回路に
おいて、信号断検出回路５を設けて、受信シンボルの
“０”連続によって受信信号の断を検出し、マスク手段
９を設けて、受信信号の断を検出したとき、インパルス
応答推定部３からのプリカーソルのタイミング情報をマ
スクする。
【００４４】受信信号に“０”連続が発生した場合は、
インパルス応答推定部において、プリカーソルのタップ
係数Ｃ-1が更新されないため、タップ係数Ｃ-1として同
じ値が繰り返しタイミング再生回路４に入力されるよう
になるが、信号断検出回路５で信号断を検出したことに
よって、マスク手段９によって、プリカーソルのタイミ
ング情報をマスクして、タイミング再生回路４の入力を
強制的に“０”にし、タイミング再生回路４から出力さ
れるサンプリング位相制御情報を“０”にすることによ
って、ディジタル伝送用受信回路をＰＬＬの自走状態と
して、安定に動作させることができる。
インパルス応答推定部において、プリカーソルのタップ
係数Ｃ-1が更新されないため、タップ係数Ｃ-1として同
じ値が繰り返しタイミング再生回路４に入力されるよう
になるが、信号断検出回路５で信号断を検出したことに
よって、マスク手段９によって、プリカーソルのタイミ
ング情報をマスクして、タイミング再生回路４の入力を
強制的に“０”にし、タイミング再生回路４から出力さ
れるサンプリング位相制御情報を“０”にすることによ
って、ディジタル伝送用受信回路をＰＬＬの自走状態と
して、安定に動作させることができる。
【００４５】(5) (1) ないし(3) のいずれかの場合のタ
イミング再生回路を備えたディジタル伝送用受信回路に
おいて、フレーム検出回路８を設けて、受信フレームを
検出し、マスク手段９を設けて、フレームが検出されな
いとき、インパルス応答推定部３からのプリカーソルの
タイミング情報をマスクする。
イミング再生回路を備えたディジタル伝送用受信回路に
おいて、フレーム検出回路８を設けて、受信フレームを
検出し、マスク手段９を設けて、フレームが検出されな
いとき、インパルス応答推定部３からのプリカーソルの
タイミング情報をマスクする。
【００４６】ピンポン伝送方式の場合、受信信号が入力
されない時間帯がある。このような場合は、インパルス
応答推定部において、プリカーソルのタップ係数Ｃ-1が
更新されないため、タップ係数Ｃ-1として同じ値が繰り
返しタイミング再生回路４に入力されるようになるが、
フレーム検出回路８で受信フレーム信号の断を検出した
ことによって、マスク手段９によって、プリカーソルの
タイミング情報をマスクして、タイミング再生回路４の
入力を強制的に“０”にし、タイミング再生回路４から
出力されるサンプリング位相制御情報を“０”にするこ
とによって、ディジタル伝送用受信回路をＰＬＬの自走
状態として、安定に動作させることができる。
されない時間帯がある。このような場合は、インパルス
応答推定部において、プリカーソルのタップ係数Ｃ-1が
更新されないため、タップ係数Ｃ-1として同じ値が繰り
返しタイミング再生回路４に入力されるようになるが、
フレーム検出回路８で受信フレーム信号の断を検出した
ことによって、マスク手段９によって、プリカーソルの
タイミング情報をマスクして、タイミング再生回路４の
入力を強制的に“０”にし、タイミング再生回路４から
出力されるサンプリング位相制御情報を“０”にするこ
とによって、ディジタル伝送用受信回路をＰＬＬの自走
状態として、安定に動作させることができる。
【００４７】
【実施例】図２は、本発明の実施例（１）におけるタイ
ミング再生回路の構成例を示している。３１，３２，３
３はそれぞれ利得Ａ0,Ａ1,Ａ2 の増幅器、３４，３５は
加算器、３６はレジスタ（Ｚ-1）であって、これらはロ
ーパス特性を持つループ・フィルタ３７を形成してい
る。３８は加算器、３９はレジスタ（Ｚ-1）であって、
これらはアキュムレータ４０を形成している。４１は、
アキュムレータ４０の蓄積値を所定値と比較する比較部
（ＣＯＭＰ）である。
ミング再生回路の構成例を示している。３１，３２，３
３はそれぞれ利得Ａ0,Ａ1,Ａ2 の増幅器、３４，３５は
加算器、３６はレジスタ（Ｚ-1）であって、これらはロ
ーパス特性を持つループ・フィルタ３７を形成してい
る。３８は加算器、３９はレジスタ（Ｚ-1）であって、
これらはアキュムレータ４０を形成している。４１は、
アキュムレータ４０の蓄積値を所定値と比較する比較部
（ＣＯＭＰ）である。
【００４８】ループ・フィルタ３７は、プリカーソルの
タップ係数Ｃ-1からなるタイミング情報における高周波
成分を抑圧することによって、その誤差成分を除去す
る。アキュムレータ４０は、誤差成分を除去されたタイ
ミング情報出力を累算することによって、位相情報を発
生する。比較部４１は、アキュムレータ４０において累
算された位相情報があるしきい値（Ａ／Ｄ変換器で位相
制御したときに、変化するプリカーソルの振幅に相当す
る値）を超えたとき、サンプリング位相制御情報を出力
するとともに、アキュムレータ４０における累算値から
しきい値分だけ減算する。
タップ係数Ｃ-1からなるタイミング情報における高周波
成分を抑圧することによって、その誤差成分を除去す
る。アキュムレータ４０は、誤差成分を除去されたタイ
ミング情報出力を累算することによって、位相情報を発
生する。比較部４１は、アキュムレータ４０において累
算された位相情報があるしきい値（Ａ／Ｄ変換器で位相
制御したときに、変化するプリカーソルの振幅に相当す
る値）を超えたとき、サンプリング位相制御情報を出力
するとともに、アキュムレータ４０における累算値から
しきい値分だけ減算する。
【００４９】図２に示されたタイミング再生回路から、
しきい値を減算するパスを除いた回路は、ディジタル信
号処理型ループ・フィルタを用いた位相同期回路（ＰＬ
Ｌ）の一部をなしている。
しきい値を減算するパスを除いた回路は、ディジタル信
号処理型ループ・フィルタを用いた位相同期回路（ＰＬ
Ｌ）の一部をなしている。
【００５０】図３は、ディジタル信号処理型ループ・フ
ィルタを用いたＰＬＬを示したものであって、図２にお
けると同じものを同じ番号で示し、４２は減算器からな
る位相比較器である。図３に示されたＰＬＬの伝達関数
は、次のようになる。
ィルタを用いたＰＬＬを示したものであって、図２にお
けると同じものを同じ番号で示し、４２は減算器からな
る位相比較器である。図３に示されたＰＬＬの伝達関数
は、次のようになる。
【数３】
【００５１】上式から明らかなように、定数Ａ0,Ａ1,Ａ
2 を適切に選定することによって、ループ・フィルタ３
７がローパス・フィルタとして動作し、位相情報の誤差
成分（高周波成分）を除去することができる。
2 を適切に選定することによって、ループ・フィルタ３
７がローパス・フィルタとして動作し、位相情報の誤差
成分（高周波成分）を除去することができる。
【００５２】図２に示された、本発明の実施例（１）の
タイミング再生回路を、図６に示されたディジタル伝送
用受信回路に適用した場合、インパルス応答推定部３が
位相比較器としての作用を行うことによって、装置全体
としてＰＬＬとして動作し、タイミング再生回路４の出
力位相をサンプリング位相制御情報として、Ａ／Ｄ変換
器のサンプリング位相を制御する。
タイミング再生回路を、図６に示されたディジタル伝送
用受信回路に適用した場合、インパルス応答推定部３が
位相比較器としての作用を行うことによって、装置全体
としてＰＬＬとして動作し、タイミング再生回路４の出
力位相をサンプリング位相制御情報として、Ａ／Ｄ変換
器のサンプリング位相を制御する。
【００５３】図７（ｂ）に示されるごとく、プリカーソ
ルのゼロクロス点付近では、振幅の変化が直線であると
みなすことができるので、プリカーソルのタップ係数Ｃ
-1を最適位相との位相差情報として使用することができ
る。
ルのゼロクロス点付近では、振幅の変化が直線であると
みなすことができるので、プリカーソルのタップ係数Ｃ
-1を最適位相との位相差情報として使用することができ
る。
【００５４】図９に示された従来のタイミング再生回路
では、プリカーソルのタップ係数Ｃ -1が正または負とな
る回数を、アップ・ダウン・カウンタによって積分し
て、サンプリング位相制御情報を得ているが、本発明に
おいては、プリカーソルのタップ係数Ｃ-1の大きさ自体
を積分して、サンプリング位相制御情報を得ている。本
発明によれば、従来の場合と比較して、Ａ／Ｄ変換器１
において、メインカーソルＣ0 のサンプリング位相再生
をより正確に行うことができるとともに、位相追従でき
る周波数誤差範囲を広くすることができる。
では、プリカーソルのタップ係数Ｃ -1が正または負とな
る回数を、アップ・ダウン・カウンタによって積分し
て、サンプリング位相制御情報を得ているが、本発明に
おいては、プリカーソルのタップ係数Ｃ-1の大きさ自体
を積分して、サンプリング位相制御情報を得ている。本
発明によれば、従来の場合と比較して、Ａ／Ｄ変換器１
において、メインカーソルＣ0 のサンプリング位相再生
をより正確に行うことができるとともに、位相追従でき
る周波数誤差範囲を広くすることができる。
【００５５】この場合に、タイミング再生回路にタイミ
ング情報を供給するインパルス応答推定部としては、図
８に示された判定帰還型等化器３Ａを用いることができ
る。また図１０に示された演算回路３Ｂを用いてもよ
い。
ング情報を供給するインパルス応答推定部としては、図
８に示された判定帰還型等化器３Ａを用いることができ
る。また図１０に示された演算回路３Ｂを用いてもよ
い。
【００５６】図４は、本発明の実施例（２）を示したも
のであって、ディジタル伝送装置の受信部に本発明のタ
イミング再生回路を使用した場合の構成を示している。
図６におけると同じものを同じ番号で示し、３Ａは判定
帰還型等化器（ＤＦＥ）、５は信号断検出回路（ＳＤＥ
Ｔ）、６はインバータ（ＩＮＶ）、７はアンド回路（Ａ
ＮＤ）である。
のであって、ディジタル伝送装置の受信部に本発明のタ
イミング再生回路を使用した場合の構成を示している。
図６におけると同じものを同じ番号で示し、３Ａは判定
帰還型等化器（ＤＦＥ）、５は信号断検出回路（ＳＤＥ
Ｔ）、６はインバータ（ＩＮＶ）、７はアンド回路（Ａ
ＮＤ）である。
【００５７】信号断検出回路５は、判定帰還型等化器３
Ａの受信シンボルａk の出力から、信号断、すなわち受
信シンボルａk の“０”連続を検出して出力を発生す
る。インバータ６はこの信号を反転して出力する。従っ
て信号断が発生しないときは、アンド回路７は、判定帰
還型等化器３Ａからのタイミング情報をタイミング再生
回路４に入力し、これによってタイミング再生回路４か
ら出力されるサンプリング位相制御情報に応じて、Ａ／
Ｄ変換器１がサンプリングを行うことによって、受信信
号から正しく受信シンボルａk を抽出するが、信号断が
発生したときは、インバータ６の出力が発生しないの
で、アンド回路７は、判定帰還型等化器３Ａからのタイ
ミング情報をマスクする。
Ａの受信シンボルａk の出力から、信号断、すなわち受
信シンボルａk の“０”連続を検出して出力を発生す
る。インバータ６はこの信号を反転して出力する。従っ
て信号断が発生しないときは、アンド回路７は、判定帰
還型等化器３Ａからのタイミング情報をタイミング再生
回路４に入力し、これによってタイミング再生回路４か
ら出力されるサンプリング位相制御情報に応じて、Ａ／
Ｄ変換器１がサンプリングを行うことによって、受信信
号から正しく受信シンボルａk を抽出するが、信号断が
発生したときは、インバータ６の出力が発生しないの
で、アンド回路７は、判定帰還型等化器３Ａからのタイ
ミング情報をマスクする。
【００５８】受信信号がＡＭＩ符号の場合、“０”連続
が発生することがある。この場合は、判定帰還型等化器
３Ａにおいて、プリカーソルのタップ係数Ｃ-1が更新さ
れないため、タップ係数Ｃ-1として同じ値が繰り返しタ
イミング再生回路４に入力される。
が発生することがある。この場合は、判定帰還型等化器
３Ａにおいて、プリカーソルのタップ係数Ｃ-1が更新さ
れないため、タップ係数Ｃ-1として同じ値が繰り返しタ
イミング再生回路４に入力される。
【００５９】このような場合には、信号断検出回路５で
信号断を検出したことによって、プリカーソルのタイミ
ング情報をマスクして、タイミング再生回路４の入力を
強制的に“０”にし、タイミング再生回路４から出力さ
れるサンプリング位相制御情報を“０”にすることによ
って、ディジタル伝送用受信回路をＰＬＬの自走状態と
して、安定に動作させることができる。
信号断を検出したことによって、プリカーソルのタイミ
ング情報をマスクして、タイミング再生回路４の入力を
強制的に“０”にし、タイミング再生回路４から出力さ
れるサンプリング位相制御情報を“０”にすることによ
って、ディジタル伝送用受信回路をＰＬＬの自走状態と
して、安定に動作させることができる。
【００６０】図５は、本発明の実施例（３）を示したも
のであって、ピンポン伝送装置の受信部に本発明のタイ
ミング再生回路を使用した場合の構成を示している。図
６におけると同じものを同じ番号で示し、８はフレーム
検出回路（ＦＳＹＮＣ）である。
のであって、ピンポン伝送装置の受信部に本発明のタイ
ミング再生回路を使用した場合の構成を示している。図
６におけると同じものを同じ番号で示し、８はフレーム
検出回路（ＦＳＹＮＣ）である。
【００６１】フレーム検出回路８は、判定帰還型等化器
３Ａの受信シンボルａk の出力から、受信フレーム信号
が入力されているときこれを検出して出力を発生し、ア
ンド回路７は、判定帰還型等化器３Ａからのタイミング
情報をＡ／Ｄ変換器１に入力し、これによって、受信信
号から正しく受信シンボルａk が抽出されるが、受信フ
レーム信号が入力されていないときは、フレーム検出回
路８の出力が発生しないので、アンド回路７は、判定帰
還型等化器３Ａからのタイミング情報をマスクする。
３Ａの受信シンボルａk の出力から、受信フレーム信号
が入力されているときこれを検出して出力を発生し、ア
ンド回路７は、判定帰還型等化器３Ａからのタイミング
情報をＡ／Ｄ変換器１に入力し、これによって、受信信
号から正しく受信シンボルａk が抽出されるが、受信フ
レーム信号が入力されていないときは、フレーム検出回
路８の出力が発生しないので、アンド回路７は、判定帰
還型等化器３Ａからのタイミング情報をマスクする。
【００６２】ピンポン伝送方式の場合、受信信号が入力
されない時間帯がある。このような場合、判定帰還型等
化器３Ａにおいて、プリカーソルのタップ係数Ｃ-1が更
新されないため、タップ係数Ｃ-1として同じ値が繰り返
しタイミング再生回路４に入力される。
されない時間帯がある。このような場合、判定帰還型等
化器３Ａにおいて、プリカーソルのタップ係数Ｃ-1が更
新されないため、タップ係数Ｃ-1として同じ値が繰り返
しタイミング再生回路４に入力される。
【００６３】このような場合には、フレーム検出回路８
で受信フレーム信号の断を検出したことによって、プリ
カーソルのタイミング情報をマスクして、タイミング再
生回路４の入力を強制的に“０”にし、タイミング再生
回路４から出力されるサンプリング位相制御情報を
“０”にすることによって、ディジタル伝送用受信回路
をＰＬＬの自走状態として、安定に動作させることがで
きる。
で受信フレーム信号の断を検出したことによって、プリ
カーソルのタイミング情報をマスクして、タイミング再
生回路４の入力を強制的に“０”にし、タイミング再生
回路４から出力されるサンプリング位相制御情報を
“０”にすることによって、ディジタル伝送用受信回路
をＰＬＬの自走状態として、安定に動作させることがで
きる。
【００６４】なお、上述の実施例（２）または（３）に
おいて、受信シンボルおよびタイミング情報を発生する
ために、図８に示された判定帰還型等化器３Ａに代え
て、図１０に示された演算回路３Ｂを使用することもで
きる。
おいて、受信シンボルおよびタイミング情報を発生する
ために、図８に示された判定帰還型等化器３Ａに代え
て、図１０に示された演算回路３Ｂを使用することもで
きる。
【００６５】
【発明の効果】以上説明したように本発明によれば、プ
リカーソルの位相を制御することによって、メインカー
ソルにおける受信信号の振幅を判定して、受信シンボル
を抽出する受信回路において、正しく位相制御を行って
正確に受信シンボルの抽出を行うことができるととも
に、位相追従できる周波数誤差範囲を広くすることがで
きる。
リカーソルの位相を制御することによって、メインカー
ソルにおける受信信号の振幅を判定して、受信シンボル
を抽出する受信回路において、正しく位相制御を行って
正確に受信シンボルの抽出を行うことができるととも
に、位相追従できる周波数誤差範囲を広くすることがで
きる。
【００６６】また本発明を適用した受信回路では、受信
信号がない場合でも、タイミング情報をマスクして受信
回路の周波数制御を自走させることによって、安定した
動作状態とすることができる。
信号がない場合でも、タイミング情報をマスクして受信
回路の周波数制御を自走させることによって、安定した
動作状態とすることができる。
【図１】本発明の原理的構成を示す図であって、(a) は
ディジタル伝送用受信回路を示し、(b) はタイミング再
生回路を示す。
ディジタル伝送用受信回路を示し、(b) はタイミング再
生回路を示す。
【図２】本発明の実施例（１）におけるタイミング再生
回路の構成例を示す図である。
回路の構成例を示す図である。
【図３】ディジタル信号処理型ループ・フィルタを用い
たＰＬＬを示す図である。
たＰＬＬを示す図である。
【図４】本発明の実施例（２）を示す図である。
【図５】本発明の実施例（３）を示す図である。
【図６】従来の、および本発明が適用されるディジタル
伝送用受信回路の構成例を示す図である。
伝送用受信回路の構成例を示す図である。
【図７】受信信号のインパルス応答列を示す図である。
【図８】インパルス応答推定部の構成例（１）を示す図
である。
である。
【図９】従来のタイミング再生回路を示す図である。
【図１０】インパルス応答推定部の構成例（２）を示す
図である。
図である。
１ アナログ・ディジタル変換器 ３ インパルス応答推定部 ３Ａ 判定帰還型等化器 ３Ｂ 演算回路 ４ タイミング再生回路 ５ 信号断検出回路 ８ フレーム検出回路 ９ マスク手段 ３７ ループ・フィルタ ４０ アキュムレータ ４１ 比較部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｍ 1/12 Ｃ Ａ Ｈ０４Ｂ 3/06 Ａ Ｈ０４Ｌ 7/02 (72)発明者 大友 ▲尉▼央 宮城県県仙台市青葉区一番町１丁目２番25 号 富士通東北ディジタル・テクノロジ株 式会社内 (72)発明者 角石 光夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 受信信号をサンプリングしてディジタル
信号に変換するアナログ・ディジタル変換器（１）と、
該ディジタル信号のインパルス応答を推定してプリカー
ソルを出力するインパルス応答推定部（３）と、該プリ
カーソルに応じて前記アナログ・ディジタル変換器
（１）に対するサンプリング位相制御情報を発生するタ
イミング再生回路（４）とを備えてなるディジタル伝送
用受信回路における前記タイミング再生回路（４）が、 前記インパルス応答推定部（３）からのプリカーソルの
出力における高周波成分を除去するループ・フィルタ
（３７）と、該ループ・フィルタ（３７）の出力を累算
するアキュムレータ（４０）と、該アキュムレータ（４
０）の累算値を一定しきい値によって識別して前記サン
プリング位相制御情報を出力するとともに、該出力時、
該アキュムレータ（４０）の累算値を該しきい値分減算
する比較部（４１）とを備えてなることを特徴とするタ
イミング再生回路。 - 【請求項２】 前記インパルス応答推定部（３）が、受
信信号のポストカーソルに基づく符号間干渉成分を受信
信号から減算した等化出力を受信信号のメインカーソル
を用いて判定して受信シンボルを出力するとともに、該
受信信号のメインカーソルに基づく主信号成分を前記等
化出力から減算して得た誤差成分から、さらに受信信号
のプリカーソルに基づく符号間干渉成分を減算して得た
残留誤差によって各タイミングのタップ係数を更新し
て、該タップ係数値によって入力信号のインパルス応答
を推定する判定帰還型等化器（３Ａ）からなることを特
徴とする請求項１に記載のタイミング再生回路。 - 【請求項３】 前記インパルス応答推定部（３）が、受
信信号から判定した受信信号シンボルと、該受信信号を
１周期遅延した信号との乗算結果の平均値を出力する演
算回路（３Ｂ）からなることを特徴とする請求項１に記
載のタイミング再生回路。 - 【請求項４】 請求項１ないし３のいずれかに記載のタ
イミング再生回路を備えたディジタル伝送用受信回路に
おいて、受信シンボルの“０”連続によって受信信号の
断を検出する信号断検出回路（５）と、該受信信号断検
出時、前記インパルス応答推定部（３）からのプリカー
ソルのタイミング情報をマスクするマスク手段（９）と
を設けたことを特徴とするディジタル伝送用受信回路。 - 【請求項５】 請求項１ないし３のいずれかに記載のタ
イミング再生回路を備えたディジタル伝送用受信回路に
おいて、受信フレームを検出するフレーム検出回路
（８）と、該フレームが検出されないとき前記インパル
ス応答推定部（３）からのプリカーソルのタイミング情
報をマスクするマスク手段（９）とを設けたことを特徴
とするディジタル伝送用受信回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5428194A JP3787790B2 (ja) | 1994-03-25 | 1994-03-25 | タイミング再生回路及びディジタル伝送用受信回路 |
| US08/342,105 US5638409A (en) | 1994-03-25 | 1994-11-18 | Data receiving device for reproducing a received symbol from a received data signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5428194A JP3787790B2 (ja) | 1994-03-25 | 1994-03-25 | タイミング再生回路及びディジタル伝送用受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264249A true JPH07264249A (ja) | 1995-10-13 |
| JP3787790B2 JP3787790B2 (ja) | 2006-06-21 |
Family
ID=12966189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5428194A Expired - Fee Related JP3787790B2 (ja) | 1994-03-25 | 1994-03-25 | タイミング再生回路及びディジタル伝送用受信回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5638409A (ja) |
| JP (1) | JP3787790B2 (ja) |
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| KR100384554B1 (ko) * | 1997-12-18 | 2003-10-30 | 엔이씨 일렉트로닉스 코포레이션 | 무선수신방법및장치 |
| KR100548234B1 (ko) * | 1998-12-15 | 2006-05-12 | 엘지전자 주식회사 | 디지탈 심볼 타이밍 복원 장치 |
| JP2008021392A (ja) * | 2006-07-14 | 2008-01-31 | Sony Corp | 位相差検出装置、位相差検出方法、再生装置、トラッキング制御方法 |
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1994
- 1994-03-25 JP JP5428194A patent/JP3787790B2/ja not_active Expired - Fee Related
- 1994-11-18 US US08/342,105 patent/US5638409A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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| JP3787790B2 (ja) | 2006-06-21 |
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