JPH08331018A

JPH08331018A - 線路終端回路

Info

Publication number: JPH08331018A
Application number: JP7132304A
Authority: JP
Inventors: Yutaka Awata; 豊粟田; Nobukazu Koizumi; 伸和小泉; Atsushi Manabe; 厚真鍋; Mitsuo Tsunoishi; 光夫角石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-05-30
Filing date: 1995-05-30
Publication date: 1996-12-13
Anticipated expiration: 2018-12-22
Also published as: JP3480763B2

Abstract

(57)【要約】【目的】本発明は線路終端回路に関し、線路等化及び
タイミング再生等の受信処理をディジタル信号処理で行
い、簡単な回路構成で近端漏話の影響を受けることなく
安定したトレーニングを行うことができることを目的と
する。【構成】アナログアンプ５４は、利得可変の受信信号
を供給される。Ａ／Ｄ変換器５５は、上記アナログアン
プの出力信号をディジタル信号に変換する。伝達関数可
変の前置線路等化器５６は、上記Ａ／Ｄ変換器の出力信
号を等化する。判定帰還型等化器５７は、上記前置線路
等化器の出力信号を等化し受信シンボルの判定を行う。
利得制御回路６０は、上記判定帰還型等化器のメインカ
ーソル・タップ係数に応じて上記アナログアンプの利得
及び前置線路等化器の伝達関数を可変制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は線路終端回路に関し、局
と加入者との間でピンポン伝送方式によりディジタル伝
送を行うディジタル加入者線伝送システムの線路終端回
路に関する。

【０００２】

【従来の技術】図９はディジタル加入者線伝送システム
の構成図を示す。同図中、局側には局内回線終端装置
（ＯＣＵ）１０が設けられ、加入者側にはディジタル回
線終端装置（ＤＳＵ）１１が設けられ、この間は２線加
入者線１２で接続される。

【０００３】ＯＣＵ１０は加入者線１２に対する線路終
端回路（ＬＴ）１５と、交換機１７に対するインタフェ
ース回路（ＣＴ）１６とを有している。ＤＳＵ１１は加
入者線１２に対する線路終端回路（ＬＴ）２０と、ディ
ジタル宅内機器２３等の加入者端末に対するユーザ・網
インタフェース回路であるＣＴ２１及びＩＮＦ２２とを
有している。

【０００４】上記のＯＣＵ１０とＤＳＵ１１との間では
加入者線１２を介して図１０に示す如きピンポン伝送方
式の双方向伝送を行う。ピンポン伝送方式は時分割方向
制御伝送方式とも呼ばれ、送信と受信とを時分割で行
う。送信側では信号を約１／２に時間圧縮した送信バー
スト信号として伝送し、受信側では受信信号を約２倍に
時間伸長することで連続的な原信号を得る。加入者線１
２上のビットレートは例えば３２０ｋｂｐｓである。

【０００５】上記のバースト信号のフレーム構成を図１
１に示す。図中のワード＃１〜＃２０を用いて２Ｂ＋Ｄ
（６４ｋｂｐｓ＋６４ｋｂｐｓ＋１６ｋｂｐｓ＝１４４
ｋｂｐｓ）のデータを伝送し、これらの先頭にフレーム
同期信号と監視ビットが設けられている。このバースト
信号は加入者線１２上ではＡＭＩ符号に符号化されてい
る。

【０００６】ディジタル加入者線伝送システムでは通信
を行う毎に、ＬＴ１５，２０を初期設定するために通信
に先立ちトレーニングを行う。このトレーニングのため
のビットパターンを図１２（Ａ），（Ｂ）に示す。ＤＳ
Ｕ１１のＬＴ２０をトレーニングする同図（Ａ）のパタ
ーンをトレーニングパターンと呼び、ＯＣＵ１０のＬＴ
１５をトレーニングする同図（Ｂ）のパターンを逆トレ
ーニングパターンと呼ぶ。いずれのパターンも１／８ビ
ットパターンと呼ばれる“１０００００００”の繰り返
しを基本としている。

【０００７】トレーニングは、図１３に示す手順で行わ
れる。先ずＯＣＵ１０からトレーニングパターンを送出
してＤＳＵ１１のＬＴ２０をトレーニングし、ＬＴ２０
のトレーニング終了後、ＤＳＵ１１から逆トレーニング
パターンを送出してＯＣＵ１０のＬＴ１５の受信機能を
トレーニングして、このＬＴ１５のトレーニング終了後
ＯＣＵ１０とＤＳＵ１１との間で通信を開始する。

【０００８】図１４は従来のＬＴのブロック図を示す。
同図中、粗調傾斜アンプ３１，粗調平坦アンプ３２，微
調平坦アンプ３３，ＡＧＣ回路３４は線路等化回路を構
成しており、ＡＧＣ回路３４の制御により粗調傾斜アン
プ３１，粗調平坦アンプ３２，微調平坦アンプ３３夫々
の利得を切換えて線路特性の等化を行う。フィルタ３５
は受信信号帯域外の雑音を除去する低域フィルタであ
る。

【０００９】ところで、加入者線にはブリッジドタップ
（ＢＴ）と呼ばれる先端が開放の分岐線が存在する場合
がある。そのような線路でディジタル信号を伝送しよう
とする場合、本来の信号にさらにＢＴの先端で反射した
信号（エコー）が遅延して重畳されることになり、その
エコーは受信信号にとっては符号間干渉となるため線路
等化特性を著しく劣化させる。このＢＴによる符号間干
渉成分を等化するために加算アンプ３６，コンパレータ
３７，ＢＴ等化器３８，Ｄ／Ａ変換器３９からなるＢＴ
等化回路を備えている。

【００１０】ＢＴ等化器３８ではエコーを打消すための
疑似エコー（エコーレプリカ）のディジタルコードを発
生し、このディジタルコードをＤ／Ａ変換器３９でアナ
ログ信号に変換して加算アンプで受信信号に加算するこ
とによりエコーをキャンセルする。コンパレータ３７は
加算アンプ出力を複数のしきい値と比較してＡＧＣ回路
３４，ＢＴ等化器３８，及びタイミング抽出部４１の制
御情報となる信号を生成している。タイミング抽出部４
１はディジタルＰＬＬで構成されコンパレータ３７出力
（例えば、受信信号の最大レベルの７５％のレベルをし
きい値としたときの出力である７５％スライス信号）か
ら受信タイミングを示す受信クロックを生成している。
上記のＡＧＣ回路３４，ＢＴ等化器３８，タイミング抽
出部４１はディジタル回路で構成され、その他の回路は
アナログ回路で構成されている。

【００１１】

【発明が解決しようとする課題】ところで、加入者線
は、本来アナログ（音声）信号の伝送を対称としている
ため、高周波成分を持つディジタル信号を伝送する場
合、近接する線路からの漏話（近端漏話）が生じること
がある。しかし一般的にピンポン伝送では、ＯＣＵ側で
バースト位相の管理を行い、送受の切り換えタイミング
を同一ケーブル内の全システムに渡って一致させること
により近端漏話の影響を無視することが出来ると言われ
る。しかし、ＤＳＵ側でトレーニングを行っている場合
に、その近接する線から漏話がある場合にはその限りで
はない。

【００１２】図１５（Ａ）〜（Ｇ）では３組のＯＣＵ及
びＤＳＵについて通信またはトレーニングを行っている
様子を示している。まずＯＣＵ１０ａとＤＳＵ１１ａ間
では通信を行っており、送信信号バーストＳが線路遅延
により遅れ受信信号バーストＲとなっている。また、Ｏ
ＣＵ１０ｂとＤＳＵ１１ｂ間でも同様である。ここで各
ＯＣＵ間では送信信号バーストが一致するよう管理する
ことで、例えばＤＳＵ１１ｂからＤＳＵ１１ａへの近端
漏話Ｎが存在しても、それはＤＳＵ１１ａの送信信号バ
ーストの位相にほぼ重なるため、バーストフレーム同期
がとれ受信バーストフレームを認識しているＤＳＵ１１
ａの受信の妨げにはならない。ところがＯＣＵ１０ｃ，
ＤＳＵ１１ｃ間がトレーニングを行っており、受信機能
の準備が終わっていないＤＳＵ１１ｃにとっては受信信
号バーストＲと近端漏話Ｎのどちらが本来の受信信号か
の区別をつけるのが困難だからである。

【００１３】この問題に対する従来のＬＴでの対処は送
受検出回路４０で行っており、その動作を以下に説明す
る。受信信号、近端漏話の区別をせずＡＧＣ回路３４をト
レーニングする。コンパレータ３７の出力する５０％スライス信号を使
用しトレーニングパターンの検出を行い、トレーニング
パターンを検出した場合にはその受信フレームのみを使
用しＡＧＣ回路３４から再トレーニングを行う。

【００１４】トレーニングパターンを検出出来ない
（受信信号＜近端漏話）場合には、コンパレータ３７の
出力する７５％スライス信号を使用し近端漏話雑音のフ
レームを検出し、そのフレーム以外でＡＧＣ回路３４か
ら再トレーニングを行う。このように、従来のＬＴでは
各適応回路３１〜３４，３８の制御情報としてしきい値
レベル数が限られたコンパレータ出力を利用しているた
め、制御範囲や制御速度が限定されたものとなってい
た。またそれを改善するためにしきい値レベルを増やそ
うとしてもそのコンパレータ３７がアナログ回路である
ため限度があるという問題があった。

【００１５】本発明は上記の点に鑑みなされたもので、
線路等化及びタイミング再生等の受信処理をディジタル
信号処理で行い、簡単な回路構成で近端漏話の影響を受
けることなく安定したトレーニングを行うことができる
線路終端回路を提供することを目的とする。

【００１６】

【課題を解決するための手段】請求項１に記載の発明
は、ピンポン伝送方式によりディジタル伝送を行うディ
ジタル加入者線伝送システムの線路終端回路において、
受信信号を供給される利得可変のアナログアンプと、上
記アナログアンプの出力信号をディジタル信号に変換す
るＡ／Ｄ変換器と、上記Ａ／Ｄ変換器の出力信号を等化
する伝達関数可変の前置線路等化器と、上記前置線路等
化器の出力信号を等化し受信シンボルの判定を行う判定
帰還型等化器と、上記判定帰還型等化器のメインカーソ
ル・タップ係数に応じて上記アナログアンプの利得及び
前置線路等化器の伝達関数を可変制御する利得制御回路
とを有する。

【００１７】請求項２に記載の発明は、請求項１記載
の線路終端回路において、前記判定帰還型等化器のプリ
カーソル・タップ係数を用いてタイミング再生を行い、
前記Ａ／Ｄ変換器のサンプリングタイミングを制御する
タイミング再生回路を有する。

【００１８】請求項３に記載の発明は、請求項１記載の
線路終端回路において、前記判定帰還型等化器の出力す
る受信シンボルからトレーニングパターンと上り及び下
りのフレーム同期信号を検出し、受信バースト信号を生
成する受信フレーム検出回路を有し、下りの受信信号バ
ーストフレームのトレーニングパターンを用いてトレー
ニングを行う。

【００１９】請求項４に記載の発明は、請求項１又は
２又は３記載の線路終端回路において、前記利得制御回
路は、前記アナログアンプの利得を最小値から順に増大
させ、上記アナログアンプの出力信号が前記Ａ／Ｄ変換
器のダイナミックレンジを越えないように制御する。

【００２０】

【作用】請求項１に記載の発明においては、信号の線路
等化及びシンボル判定をディジタル信号処理によって行
い、かつメインカーソル・タップ係数に応じて利得制御
及び伝達関数制御を行うことにより、Ａ／Ｄ変換の量子
化精度を緩和しつつ、正確なＡ／Ｄ変換を行うことがで
き、利得制御回路の回路規模の増加を抑え、特性の向上
及び安定化が可能となる。

【００２１】請求項２に記載の発明においては、プリカ
ーソル・タップ係数を用いてタイミング再生を行い、Ａ
／Ｄ変換のサンプリングタイミングを制御するため、受
信信号のピーク値を正確に検出でき、シンボル判定を高
精度に行うことができる。請求項３に記載の発明におい
ては、受信シンボルからトレーニングパターンと上り及
び下りのフレーム同期信号を検出し、受信バースト信号
を生成するため、簡単な回路構成で下りの受信信号バー
ストフレームのトレーニングパターンだけを用いてトレ
ーニングを行うことができ、近端漏話による誤ったトレ
ーニングを防止でき、安定したトレーニングが可能とな
る。

【００２２】請求項４に記載の発明においては、アナロ
グアンプの利得を最小値から順に増大させ、Ａ／Ｄ変換
のダイナミックレンジを越えないように制御するため、
正確なＡ／Ｄ変換を行うことが可能となる。

【００２３】

【実施例】図１は本発明の一実施例のブロック図を示
す。同図中、ユニポーラ／バイポーラ（Ｕ／Ｂ）変換器
５０は端子５１から供給されるユニポーラ信号の２値送
信データをバイポーラ信号のＡＭＩ符号に変換してライ
ンドライバ（ＬＤＲＶ）５２に供給する。ラインドライ
バ５２は供給されるバイポーラ信号で加入者線１２を駆
動するべく電力増幅を行い、トランス５３を通してバイ
ポーラ信号を加入者線１２に送出する。トランス（ＴＲ
ＮＳ）５３は２線／４線変換を行う。

【００２４】加入者線１２から入来するＡＭＩ符号の受
信信号はトランス５３を通してアナログアンプ（ＡＡＭ
Ｐ）５４に供給される。アナログアンプ５４はＡＧＣ回
路５５から供給されるゲインコードに従って利得を可変
するもので、ここで増幅されたアナログのＡＭＩ符号の
受信信号はＡ／Ｄ変換器５５でディジタル化された後、
前置線路等化器（フィードフォワード・イコライザ：Ｆ
ＦＥ）５６に供給される。ＦＦＥ５６はＡＧＣ回路６０
から供給されるゲインコードに従って周波数特性を可変
して受信信号の等化を行い、判定帰還型等化器（デシジ
ョン・フィードバック・イコライザ：ＤＦＥ）５７に供
給する。

【００２５】判定帰還型等化器５７は適応等化動作を行
い受信シンボルを判定して受信フレーム検出回路（ＲＦ
ＤＥＴ）５９に供給すると共に、端子６２から出力す
る。ＡＧＣ（自動利得制御）回路６０は判定帰還型等化
器５７のメインカーソル・タップ係数からアナログアン
プ５４及び前置線路等化器５６の特性を設定するための
ゲインコードを生成する。タイミング再生回路（ＴＩ
Ｍ）５８は判定帰還型等化器５７のプリカーソル・タッ
プ係数からサンプリング位相を設定するためのサンプリ
ングパルスを生成する。受信フレーム検出回路５９はト
レーニング中に本来の受信信号バーストを検出し、この
受信信号バーストでのみ受信機能を働かせるための上り
又は下りの受信フレーム同期検出を行って、その検出信
号を後続の各ブロックへ供給する。また、トレーニング
コントローラ６１は受信フレーム検出回路５９からの検
出信号を供給されており、トレーニング時にＡＧＣ回路
６０及び判定帰還型等化器５７の制御を行う。

【００２６】図２はＡＧＣ回路６０が出力するゲインコ
ードに対するアナログアンプ５４の利得、及び前置線路
等化器５６の伝達関数夫々の対応表を示す図である。こ
の図２に示す如く、アナログアンプ５４は、供給される
ゲインコードが０〜３のとき利得を−１２dBに設定し、
ゲインコードが４〜７のとき利得を０dBとし、ゲインコ
ードが８〜１２のとき利得を１２dBとし、ゲインコード
が１３〜１５のとき利得を２４dBとして設定する。

【００２７】また、前置線路等化器５６は供給されるゲ
インコードが０，１のとき伝達関数Ｈ１とし、ゲインコ
ードが２，３のとき伝達関数Ｈ２とし、ゲインコードが
４，５のとき伝達関数Ｈ３とし、ゲインコードが６，７
のとき伝達関数Ｈ４とし、ゲインコードが８，９のとき
伝達関数Ｈ５とし、ゲインコードが１０，１１のとき伝
達関数Ｈ６とし、ゲインコードが１２，１３のとき伝達
関数Ｈ７とし、ゲインコードが１４，１５のとき伝達関
数Ｈ８として設定する。上記の伝達関数Ｈ１〜Ｈ８を以
下に示す。ここで、ＺはＺ演算子である。

【００２８】Ｈ１（Ｚ^-1）＝ｋ₁₀＋ｋ₁₁Ｚ^-1＋ｋ₁₂Ｚ^-2＋ｋ₁₃Ｚ^-3＋・・・Ｈ２（Ｚ^-1）＝ｋ₂₀＋ｋ₂₁Ｚ^-1＋ｋ₂₂Ｚ^-2＋ｋ₂₃Ｚ^-3＋・・・Ｈ３（Ｚ^-1）＝ｋ₃₀＋ｋ₃₁Ｚ^-1＋ｋ₃₂Ｚ^-2＋ｋ₂₃Ｚ^-3＋・・・・・Ｈ７（Ｚ^-1）＝ｋ₇₀＋ｋ₇₁Ｚ^-1＋ｋ₇₂Ｚ^-2＋ｋ₇₃Ｚ^-3＋・・・Ｈ８（Ｚ^-1）＝ｋ₈₀＋ｋ₈₁Ｚ^-1＋ｋ₈₂Ｚ^-2＋ｋ₈₃Ｚ^-3＋・・・但し、ｋ₁₀〜ｋ₃₃は定数である。

【００２９】図３は判定帰還型等化器５７のブロック図
を示す。同図中、端子７０には前置線路等化器５６の出
力信号Ｘ_Kが供給され、この信号Ｘ_Kは混合器７１にお
いて加算器７２から供給されるレプリカ信号Ｒ_Kを減算
混合され等化信号Ｙ_Kとされる。この等化信号は判定器
７３に供給されて±１，０かどうかの判定を行われ、こ
こで得られたシンボルａ_Kが端子７４より出力される。

【００３０】混合器７６は次式で表わされるプリカーソ
ル等化前の残留エラーｅ_Kを演算する。ｅ_K（ｋ）＝Ｙ（ｋ）−ａ（ｋ）・Ｃ₀（ｋ）この残留エラーｅ_Kは単位遅延素子７７で遅延されて混
合器７８に供給され、ここで次式で表わされるプリカー
ソル等化後の残留エラーＥ_K-1が演算され、乗算器８
１，８２，８３，８４，８５，…夫々に供給される。

【００３１】Ｅ_K-1（ｋ）＝ｅ_K（ｋ−１）−ａ（ｋ）・Ｃ_-1（ｋ）乗算器８１と係数器８６と混合器８７と単位遅延素子８
８と乗算器８９とでＣ _-1・ａ_Kを生成し、乗算器８２と
係数器９６と混合器９７と単位遅延素子９８と乗算器９
９とでＣ₀・ａ_Kを生成している。また、単位遅延素子
１００，１０１と、乗算器８３と係数器１０６と混合器
１０７と単位遅延素子１０８と乗算器１０９とでＣ₁・
ａ_K-1を生成し、単位遅延素子１０２と、乗算器８４と
係数器１１６と混合器１１７と単位遅延素子１１８と乗
算器１１９とでＣ₂・ａ_K-2を生成し、単位遅延素子１
０３と、乗算器８５と係数器１２６と混合器１２７と単
位遅延素子１２８と乗算器１２９とでＣ₃・ａ_K-3を生
成し、加算器７２で次式で表わされるレプリカ信号Ｒ_K
を生成している。

【００３２】

【数１】

【００３３】また、混合器８７の出力するＣ_-1が位相情
報として端子１３０より出力される。また、タップ係数
の更新は引き込み開始時に次式で表わされるＬＭＳアル
ゴリズムで行い、Ｃ_n（ｋ＋１）＝Ｃ_n（ｋ）＋α・ａ(k-n-1) ・Ｅk-1 引き込み後の定常状態では次式で表わされるＳｉｇｎＬ
ＭＳアルゴリズムで行う。

【００３４】Ｃ_n（ｋ＋１）＝Ｃ_n（ｋ）＋Ｓｇｎ〔α
・ａ（k-n-1)・Ｅk-1 〕但し、ｎ＝−１〜Ｎつまり、判定帰還型等化器５７は、図４に実線で示す如
き前置線路等化器５６の出力信号を供給され、この信号
からポストカーソルのタップ係数Ｃ₁，Ｃ₂，Ｃ₃のレ
プリカ信号を減算して除去した後、メインカーソルのセ
ンタータップ係数Ｃ₀から判定器７３でシンボルａ_Kを
判定している。

【００３５】判定器７３はメインカーソル・タップ係数
Ｃ₀の５０％のしきい値を持っている。ＡＧＣ回路６０
は判定帰還型等化器のメインカーソル・タップ係数Ｃ₀
が目標値となるようなゲインコードを出力してアナログ
アンプ５４の利得及び前置線路等化器５６の伝達関数の
制御を行う。このようにメインカーソル・タップ係数Ｃ
₀を制御情報として用いることにより回路規模の増加を
抑えることができる。

【００３６】図５はタイミング再生回路５８のブロック
図を示す。同図中、端子１４０には位相情報として判定
帰還型等化器５７のプリカーソル・タップ係数Ｃ_-1が供
給される。係数器１４１，１４２と混合器１４３，１４
５と、単位遅延素子１４４はディジタル信号処理型のル
ープ・フィルタを構成しており、その出力信号は係数器
１４６を通して混合器１４７と、単位遅延素子１４８
と、コンパレータ１４９とよりなる位相制御情報発生部
に供給され、コンパレータ１４９出力がサンプリング位
相情報として端子１５０から出力される。

【００３７】このタイミング再生回路５８は図４に示す
プリカーソル・タップ係数Ｃ_-1が０のときメインカーソ
ル・タップ係数Ｃ₀が最大値となるので、プリカーソル
・タップ係数Ｃ_-1が正のときサンプリング位相を遅ら
し、タップ係数Ｃ_-1が負のときサンプリング位相を進め
るよう制御し、このサンプリング位相制御信号をＡ／Ｄ
変換器５５に供給する。

【００３８】図６は受信フレーム検出回路５９のブロッ
ク図を示す。同図中、端子１５５には判定帰還型等化器
５７から受信シンボルが供給される。１／８ビットパタ
ーン相関器１５６は、順次供給される受信シンボルと、
トレーニングパターンである１／８ビットパターン“１
０００００００”との相関演算を行うことにより１／８
ビットパターンの検出を行い、その検出時に１／８ビッ
トパターン検出信号を端子１５７より出力する。フレー
ム同期信号検出回路１５８は順次供給される受信シンボ
ルが上りのフレーム同期信号“１００００００Ｍ”又は
下りのフレーム同期信号“１０００００Ｍ０”と一致し
たとき上り又は下りのフレーム同期検出信号を生成して
端子１５９から出力する。ただし、Ｍはフレーム毎に
“０”と“１”とが交番する。

【００３９】受信バースト生成回路１６０は、フレーム
同期信号検出回路１５８で検出したフレーム同期信号を
もとに、本来の受信信号が存在する受信バーストを生成
し、端子１６１から出力することによって、受信バース
トのみで受信機能（ＡＧＣ，ＤＦＥ，ＴＩＭ）を動作さ
せる機能を持つ。すなわち図７（Ａ）に示すように、本
来の受信信号である下りフレーム同期信号を検出し、図
７（Ｂ）にハイレベルで示す下りバースト信号を生成し
たときには、そのハイレベルの部分で受信機能（ＡＧ
Ｃ，ＤＦＥ，ＴＩＭ）を動作させ、また近端漏話である
上りフレーム同期信号を検出し、図７（Ｃ）にハイレベ
ルで示す上りバースト信号を生成したときには、図７
（Ｄ）に示すその反転信号のハイレベルの部分で受信機
能（ＡＧＣ，ＤＦＥ，ＴＩＭ）を動作させる。

【００４０】次に、トレーニングコントローラ６１によ
るトレーニング処理のフローチャートを図８に示す。図
８において、トレーニング開始時にはステップＳ１０で
ＡＧＣ回路６０のゲインコードを最小値０とし、判定帰
還型等化器５７の判定器７３の判定レベルをＡ／Ｄ変換
器５５のダイナミックレンジの１／２以下の適切な値で
固定する。

【００４１】次にステップＳ１２で１／８ビットパター
ン相関器１５８から１／８ビットパターン検出信号が供
給されたか否かを判別する。１／８ビットパターン検出
信号が供給されてなければステップＳ１４に進んでＡＧ
Ｃ回路６０のゲインコードを１だけ増加させた後、再び
ステップＳ１２に進む。これによってアナログアンプ５
４の利得が徐々に増大される。このようにアナログアン
プ５４の初期利得を０から徐々に増大させるため、Ａ／
Ｄ変換器５５の入力信号レベルがＡ／Ｄ変換器６０のダ
イナミックレンジを越えることを防止でき、常時正確な
Ａ／Ｄ変換を行うことができる。

【００４２】ステップＳ１２で１／８ビットパターン検
出が行われると、ステップＳ１６に進んで、判定帰還型
等化器５７の判定器７３の判定レベルをメインカーソル
の１／２のレベルに設定し、ＡＧＣ回路６０，アナログ
アンプ５４，判定帰還型等化器５７，タイミング再生回
路５８夫々の適応動作を行わせる。次にステップＳ１８
で上り又は下りのフレーム同期検出信号が供給されたか
否かを判別する。フレーム同期が検出されてない場合は
ステップＳ１６に進み、ステップＳ１６，Ｓ１８を繰り
返す。

【００４３】ステップＳ１８で上りのフレーム同期検出
信号が供給されている場合はステップＳ２０に進み、上
りバースト反転信号がハイレベルの部分の受信信号に対
し、判定器７３の判定レベルをメインカーソルの１／２
のレベルに設定し、ＡＧＣ回路６０、アナログアンプ５
４、判定帰還型等化器５７およびタイミング再生回路５
８の受信機能の適応動作を行う。その後ステップＳ２２
で下りフレームを検出するまで、上りバースト反転信号
がハイレベルの部分の受信信号に対し受信機能の適応動
作を行うが、ステップＳ２２で下りフレームを検出する
と、ステップＳ２４で下りバースト信号がハイレベルの
部分の受信信号に対し受信機能の適応動作を行い、トレ
ーニング処理を終了する。

【００４４】また、ステップＳ１８で下りのフレーム同
期検出信号が供給されている場合はステップＳ２４に直
接進み、下りバースト信号がハイレベルの部分の受信信
号に対し、判定器７３の判定レベルをメインカーソルの
１／２のレベルに設定し、ＡＧＣ回路６０、アナログア
ンプ５４、判定帰還型等化器５７およびタイミング再生
回路５８の受信機能の適応動作を行いトレーニング処理
を終了する。

【００４５】このように、ステップＳ１８で１／８ビッ
トパターンの検出有無を判別しているため、通信を行っ
ている線路からの近端漏話によりトレーニングを行うこ
とを防止できる。しかし、トレーニングを行っている線
路からの近端漏話があれば、上記ステップＳ１８だけで
はトレーニングパターンの受信信号バーストＲか、トレ
ーニングを行っている線路からの近端漏話Ｎかを判別で
きず、近端漏話Ｎを用いてトレーニングしてしまい、次
のステップＳ１８で上りの受信フレーム同期検出がなさ
れる場合がある。このような場合は検出した上りの受信
フレーム同期信号の受信信号バースト以外の受信信号バ
ーストが本来のトレーニングパターンの受信信号バース
トであるため、検出した上りの受信フレーム同期信号の
受信信号バーストの受信終了を待って再度トレーニング
を行い正確なトレーニングを行うことが可能となる。

【００４６】また、トレーニング中においてもタイミン
グ再生回路５８を動作させることで受信信号のピーク値
をサンプリングすることができ、シンボル判定の誤りを
低減できる。

【００４７】

【発明の効果】上述の如く、請求項１に記載の発明によ
れば、信号の線路等化及びシンボル判定ディジタル信号
処理によって行い、かつメインカーソル・タップ係数に
応じて利得制御及び伝達関数制御を行うことにより、Ａ
／Ｄ変換の量子化精度を緩和しつつ、正確なＡ／Ｄ変換
を行うことができ、利得制御回路の回路規模の増加を抑
え、特性の向上及び安定化が可能となる。

【００４８】また、請求項２に記載の発明によれば、プ
リカーソル・タップ係数を用いてタイミング再生を行
い、Ａ／Ｄ変換のサンプリングタイミングを制御するた
め、受信信号のピーク値を正確に検出でき、シンボル判
定を高精度に行うことができる。

【００４９】また、請求項３に記載の発明によれば、受
信シンボルからトレーニングパターンと上り及び下りの
フレーム同期信号を検出し、受信バースト信号を生成す
るため、簡単な回路構成で下りの受信信号バーストフレ
ームのトレーニングパターンだけを用いてトレーニング
を行うことができ、近端漏話による誤ったトレーニング
を防止でき、安定したトレーニングが可能となる。

【００５０】また、請求項４に記載の発明によれば、ア
ナログアンプの利得を最小値から順に増大させ、Ａ／Ｄ
変換のダイナミックレンジを越えないように制御するた
め、正確なＡ／Ｄ変換を行うことが可能となり、実用上
きわめて有用である。

【図面の簡単な説明】

【図１】本発明回路のブロック図である。

【図２】ゲインコードとアナログアンプゲイン及び伝達
関数との対応を示す図である。

【図３】判定帰還型等化器のブロック図である。

【図４】本発明を説明するための図である。

【図５】タイミング再生回路のブロック図である。

【図６】受信フレーム検出回路のブロック図である。

【図７】図６の回路動作を説明するための図である。

【図８】トレーニング処理のフローチャートである。

【図９】ディジタル加入者線伝送システムの構成図であ
る。

【図１０】ピンポン伝送を説明するための図である。

【図１１】バースト信号のフレーム構成図である。

【図１２】トレーニングパターンを示す図である。

【図１３】トレーニング手順を示す図である。

【図１４】従来回路のブロック図である。

【図１５】近端漏話を説明するための図である。

【符号の説明】５０バイポーラ／ユニポーラ変換器５２ラインドライバ５３トランス５４アナログアンプ５５Ａ／Ｄ変換器５６前置線路等化器５７判定帰還型等化器５８タイミング再生回路５９受信フレーム検出回路６０ＡＧＣ回路６１トレーニングコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者真鍋厚栃木県小山市城東３丁目28番１号富士通ディジタル・テクノロジ株式会社内 (72)発明者角石光夫神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】ピンポン伝送方式によりディジタル伝送
を行うディジタル加入者線伝送システムの線路終端回路
において、受信信号を供給される利得可変のアナログアンプと、上記アナログアンプの出力信号をディジタル信号に変換
するＡ／Ｄ変換器と、上記Ａ／Ｄ変換器の出力信号を等化する伝達関数可変の
前置線路等化器と、上記前置線路等化器の出力信号を等化し受信シンボルの
判定を行う判定帰還型等化器と、上記判定帰還型等化器のメインカーソル・タップ係数に
応じて上記アナログアンプの利得及び前置線路等化器の
伝達関数を可変制御する利得制御回路とを有することを
特徴とする線路終端回路。
【請求項２】請求項１記載の線路終端回路において、前記判定帰還型等化器のプリカーソル・タップ係数を用
いてタイミング再生を行い、前記Ａ／Ｄ変換器のサンプ
リングタイミングを制御するタイミング再生回路を有す
ることを特徴とする線路終端回路。
【請求項３】請求項１記載の線路終端回路において、前記判定帰還型等化器の出力する受信シンボルからトレ
ーニングパターンと上り及び下りのフレーム同期信号を
検出し、受信バースト信号を生成する受信フレーム検出
回路を有し、下りの受信信号バーストフレームのトレーニングパター
ンを用いてトレーニングを行うことを特徴とする線路終
端回路。
【請求項４】請求項１又は２又は３記載の線路終端回
路において、前記利得制御回路は、前記アナログアンプの利得を最小
値から順に増大させ、上記アナログアンプの出力信号が
前記Ａ／Ｄ変換器のダイナミックレンジを越えないよう
に制御することを特徴とする線路終端回路。