JPH04150107A - 線路等化器 - Google Patents
線路等化器Info
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- JPH04150107A JPH04150107A JP26935590A JP26935590A JPH04150107A JP H04150107 A JPH04150107 A JP H04150107A JP 26935590 A JP26935590 A JP 26935590A JP 26935590 A JP26935590 A JP 26935590A JP H04150107 A JPH04150107 A JP H04150107A
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- JP
- Japan
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- equalizer
- tap coefficient
- coefficient
- decision feedback
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- 230000005540 biological transmission Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100042630 Caenorhabditis elegans sin-3 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
判定帰還型等化器を備えた線路等化器に関し、簡単な構
成で自動利得制御又は伝送路特性の等化を行わせること
を目的とし、 判定帰還型等化器の前段に自動利得制御増幅器を備えた
線路等化器に於いて、前記判定帰還型等化器は、ポスト
カーソルのタップ係数と共に、メインカーソルのタップ
係数を形成する構成とし、該メインカーソルのタップ係
数を利得制御信号として前記自動利得制御増幅器に加え
る構成とした。
成で自動利得制御又は伝送路特性の等化を行わせること
を目的とし、 判定帰還型等化器の前段に自動利得制御増幅器を備えた
線路等化器に於いて、前記判定帰還型等化器は、ポスト
カーソルのタップ係数と共に、メインカーソルのタップ
係数を形成する構成とし、該メインカーソルのタップ係
数を利得制御信号として前記自動利得制御増幅器に加え
る構成とした。
本発明は、判定帰還型等化器を備えた線路等化器に関す
るものである。
るものである。
ディジタル信号の受信装置には、符号量干渉を時間軸上
で等化する判定帰還型等化器が採用されている。又伝送
路の周波数特性や減衰特性等の特性変化を、自動利得制
御増幅器やｄ等化器等により補償する構成が採用されて
いる。このような構成を経済的に実現することが要望さ
れている。
で等化する判定帰還型等化器が採用されている。又伝送
路の周波数特性や減衰特性等の特性変化を、自動利得制
御増幅器やｄ等化器等により補償する構成が採用されて
いる。このような構成を経済的に実現することが要望さ
れている。
線路等他界は、例えば、第４図に示す構成を有するもの
であり、伝送符号に対応した波形の受信信号はＡＤ変換
器（ＡＤＣ）４４により、例えば、１０ビツトのディジ
タル信号に変換され、自動利得増幅器４２に於いて、受
信信号パワーの演算等に基づいて受信信号は所定のレベ
ルに増幅すれ、ｄ等化器（ＥＱＬ）４３により伝送路の
周波数特性や減衰特性が等化され、判定帰還型等他界４
１（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌ
ｉｚｅｒ）により符号量干渉が除去されるものである。
であり、伝送符号に対応した波形の受信信号はＡＤ変換
器（ＡＤＣ）４４により、例えば、１０ビツトのディジ
タル信号に変換され、自動利得増幅器４２に於いて、受
信信号パワーの演算等に基づいて受信信号は所定のレベ
ルに増幅すれ、ｄ等化器（ＥＱＬ）４３により伝送路の
周波数特性や減衰特性が等化され、判定帰還型等他界４
１（Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌ
ｉｚｅｒ）により符号量干渉が除去されるものである。
判定帰還型等化器４１は、加算器４５と判定器（ＤＥＣ
）４６と等化部（ＤＦＥ）４７とから構成され、この等
化部４７に於いて判定器４６の判定結果を基に加算器４
５に加える符号量干渉成分が生成される。
）４６と等化部（ＤＦＥ）４７とから構成され、この等
化部４７に於いて判定器４６の判定結果を基に加算器４
５に加える符号量干渉成分が生成される。
第５図は前述の判定帰還型等化器４１の従来例のブロッ
ク図を示し、５１は入力端子、５２は出力端子、５３は
加算器、５４は判定器（ＤＥＣ）、５５は加算器、５６
はタップ係数更新部、５７は加算部、５８−１〜５８−
ｎは遅延素子（Ｔ）、５９−１〜５９−ｎは係数乗算器
であり、ｎタップ構成の場合を示す。
ク図を示し、５１は入力端子、５２は出力端子、５３は
加算器、５４は判定器（ＤＥＣ）、５５は加算器、５６
はタップ係数更新部、５７は加算部、５８−１〜５８−
ｎは遅延素子（Ｔ）、５９−１〜５９−ｎは係数乗算器
であり、ｎタップ構成の場合を示す。
伝送路符号としてＡＭＩ符号を用いた場合を例に説明す
ると、時刻ｊに於ける受信信号ＸＪは加算器５３に於い
て符号量干渉成分Ｒ４を負符号として加算されて等化信
号ＦＪとなり、判定器５４に於いてレベル判定等により
受信信号の°“±１゛′”０”の判定が行われる。この
判定出力信号ａｊは遅延素子５８−１〜５８−ｎにより
順次１タイムスロッ１−（１ビット分の時間）遅延され
る。各遅延素子の出力信号はそれぞれ係数乗算器５９１
〜５９−ｎに加えられると共にタップ係数更新部５６に
加えられる。又負符号とした等化信号Ｆ１と判定出力信
号ａｊ とが加算器５５に加えられ、その出力信号は誤
差信号ε、としてタンプ係数更新部５６に加えられる。
ると、時刻ｊに於ける受信信号ＸＪは加算器５３に於い
て符号量干渉成分Ｒ４を負符号として加算されて等化信
号ＦＪとなり、判定器５４に於いてレベル判定等により
受信信号の°“±１゛′”０”の判定が行われる。この
判定出力信号ａｊは遅延素子５８−１〜５８−ｎにより
順次１タイムスロッ１−（１ビット分の時間）遅延され
る。各遅延素子の出力信号はそれぞれ係数乗算器５９１
〜５９−ｎに加えられると共にタップ係数更新部５６に
加えられる。又負符号とした等化信号Ｆ１と判定出力信
号ａｊ とが加算器５５に加えられ、その出力信号は誤
差信号ε、としてタンプ係数更新部５６に加えられる。
このタップ係数更新部５６により誤差信号ε、が小さく
なるように各係数乗算器５９−１〜５９−ｎの係数が制
御され、各係数乗算器５９−１〜５９−ｎにより夕・ン
プ係数Ｃ１ｊ”Ｃｎｊと、遅延素子５８−１〜５８−ｎ
の出力とが乗算されて加算部５７に加えられて、加算結
果の符号量干渉成分Ｒ，が加算器５３に加えられ、受信
信号Ｘ１から符号量干渉成分Ｒ４が減算され、受信信号
Ｘ、に含まれる符号量干渉が除去される。
なるように各係数乗算器５９−１〜５９−ｎの係数が制
御され、各係数乗算器５９−１〜５９−ｎにより夕・ン
プ係数Ｃ１ｊ”Ｃｎｊと、遅延素子５８−１〜５８−ｎ
の出力とが乗算されて加算部５７に加えられて、加算結
果の符号量干渉成分Ｒ，が加算器５３に加えられ、受信
信号Ｘ１から符号量干渉成分Ｒ４が減算され、受信信号
Ｘ、に含まれる符号量干渉が除去される。
第６図は受信信号孤立パルス応答とタップ係数との説明
図であり、０１〜Ｃ％は孤立パルス応答に於ける符号量
干渉成分であり、この成分と同一のタップ係数ＣＩ ｊ
”” Ｃ％ ｊを形成し、加算部５７により符号量干
渉成分Ｆ、を得ることにより、加算器５３に於いて符号
量干渉を除去することができる。
図であり、０１〜Ｃ％は孤立パルス応答に於ける符号量
干渉成分であり、この成分と同一のタップ係数ＣＩ ｊ
”” Ｃ％ ｊを形成し、加算部５７により符号量干
渉成分Ｆ、を得ることにより、加算器５３に於いて符号
量干渉を除去することができる。
前述の従来例の線路等化器に於ける自動利得制御増幅器
４２は、受信信号のパワー演算等に基づいて受信信号を
所定のレベルに増幅するものであり、又Ｒ等化器４３は
、ピーク検出等により等化処理を行うものである。従っ
て、固定利得の増幅器や固定特性の等他界に比較して複
雑な構成となるものである。
４２は、受信信号のパワー演算等に基づいて受信信号を
所定のレベルに増幅するものであり、又Ｒ等化器４３は
、ピーク検出等により等化処理を行うものである。従っ
て、固定利得の増幅器や固定特性の等他界に比較して複
雑な構成となるものである。
本発明は、簡単な構成で自動利得制御又は伝送路特性の
等化を行わせることを目的とするものである。
等化を行わせることを目的とするものである。
本発明の線路等化器は、判定帰還型等化器のメインカー
ソルのタップ係数を用いるものであり、第１図を参照し
て説明する。
ソルのタップ係数を用いるものであり、第１図を参照し
て説明する。
判定帰還型等化器１の前段に自動利得増幅器２を備えた
線路等化器に於いて、判定帰還型等化器１は、ポストカ
ーソルのタップ係数と共にメインカーソルのタップ係数
を形成する構成とし、このメインカーソルのタップ係数
を、利得制御信号として自動利得制御増幅器２に加える
構成としたものである。
線路等化器に於いて、判定帰還型等化器１は、ポストカ
ーソルのタップ係数と共にメインカーソルのタップ係数
を形成する構成とし、このメインカーソルのタップ係数
を、利得制御信号として自動利得制御増幅器２に加える
構成としたものである。
又判定帰還型等化器１の前段にｄ等化器３を備えた線路
等化器に於いて、判定帰還型等化器１は、ポストカーソ
ルのタップ係数と共にメインカーソルのタップ係数を形
成する構成とし、このメインカーソルのタップ係数を、
係数制御信号としてｐ等他罪３に加える構成としたもの
である。
等化器に於いて、判定帰還型等化器１は、ポストカーソ
ルのタップ係数と共にメインカーソルのタップ係数を形
成する構成とし、このメインカーソルのタップ係数を、
係数制御信号としてｐ等他罪３に加える構成としたもの
である。
線路等他罪に用いる判定帰還型等他罪１は、ポストカー
ソルのタップ係数を用いて、孤立パルス応答の後縁に於
ける符号量干渉成分を除去するものであるが、その判定
帰還型等化器１は、メインカーソルのタップ係数も形成
する構成とするものである。このメインカーソルのタッ
プ係数の値は、受信信号のレベルを示すものとなるから
、判定帰還型等化器１の前段の自動利得制御増幅器２の
利得制御信号とすることにより、自動利得制御増幅器２
により受信信号を所定のレベルに増幅することができる
。そして、判定帰還型等化器１により符号量干渉を除去
することができる。
ソルのタップ係数を用いて、孤立パルス応答の後縁に於
ける符号量干渉成分を除去するものであるが、その判定
帰還型等化器１は、メインカーソルのタップ係数も形成
する構成とするものである。このメインカーソルのタッ
プ係数の値は、受信信号のレベルを示すものとなるから
、判定帰還型等化器１の前段の自動利得制御増幅器２の
利得制御信号とすることにより、自動利得制御増幅器２
により受信信号を所定のレベルに増幅することができる
。そして、判定帰還型等化器１により符号量干渉を除去
することができる。
又判定帰還型等化器１のメインカーソルのタップ係数を
係数制御信号とすることにより、ｄ等化器の例えばディ
ジタルフィルタを構成する係数器を制御して、周波数特
性を変化させることができる。即ち、線路特性の変化を
補償するように制御することができる。
係数制御信号とすることにより、ｄ等化器の例えばディ
ジタルフィルタを構成する係数器を制御して、周波数特
性を変化させることができる。即ち、線路特性の変化を
補償するように制御することができる。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の一実施例のブロック図であり、１１は
判定帰還型等化器、１２は自動利得制御増幅器（ＡＧＣ
Ａ）、１３は加算器、１４は判定器（ＤＥＣ）、１５は
加算器、１６はタップ係数更新部、１７は加算部、１８
−１〜１８−ｎは遅延素子（Ｔ）、１９−０〜１９−ｎ
は係数乗算器である。
判定帰還型等化器、１２は自動利得制御増幅器（ＡＧＣ
Ａ）、１３は加算器、１４は判定器（ＤＥＣ）、１５は
加算器、１６はタップ係数更新部、１７は加算部、１８
−１〜１８−ｎは遅延素子（Ｔ）、１９−０〜１９−ｎ
は係数乗算器である。
この実施例は、判定帰還型等化器１１の前段に自動利得
制御増幅器１２を備えた線路等化器を示し、判定帰還型
等化器１１は、時刻ｊに於ける受信信号Ｘ、から符号量
干渉成分Ｒ４を加算器１３に於いて除去し、等化信号Ｆ
、を判定器１４により判定し、判定出力信号ａ、と等化
信号Ｆ、との差を加算器１５により求めて誤差信号ε、
とし、この誤差信号ε１をタップ係数更新部１６に加え
、又判定出力信号ａｊを遅延素子１８−１〜１８−〇に
より順次１タイムスロツト（１ピント分の時間）遅延さ
せ、且つタップ係数更新部１６に加え、係数乗算器１９
−０〜１９−ｎの係数を制御するものである。
制御増幅器１２を備えた線路等化器を示し、判定帰還型
等化器１１は、時刻ｊに於ける受信信号Ｘ、から符号量
干渉成分Ｒ４を加算器１３に於いて除去し、等化信号Ｆ
、を判定器１４により判定し、判定出力信号ａ、と等化
信号Ｆ、との差を加算器１５により求めて誤差信号ε、
とし、この誤差信号ε１をタップ係数更新部１６に加え
、又判定出力信号ａｊを遅延素子１８−１〜１８−〇に
より順次１タイムスロツト（１ピント分の時間）遅延さ
せ、且つタップ係数更新部１６に加え、係数乗算器１９
−０〜１９−ｎの係数を制御するものである。
その場合に、タップ係数更新部１６により制御される係
数乗算器１９−１〜１９−ｎによってポストカーソル（
ｐｏｓｔ−ｃｕｒｓｏｒ）のタップ係数Ｃｌ ｊ 〜Ｃ
ｎ ｊと、遅延素子１８−１〜１８−ｎの出力とを乗算
して加算部１７に加え、加算結果を符号量干渉成分ＲＪ
として加算器１３に加えるものであり、又判定出力信号
ａｊを直接的に加える係数乗算器１９−０によるメイン
カーソル（ｍａｉｎ−ｃｕｒｓｏｒ）のタップ係数Ｃ０
Ｊを利得制御信号として自動利得制御増幅器１２に加え
るものである。
数乗算器１９−１〜１９−ｎによってポストカーソル（
ｐｏｓｔ−ｃｕｒｓｏｒ）のタップ係数Ｃｌ ｊ 〜Ｃ
ｎ ｊと、遅延素子１８−１〜１８−ｎの出力とを乗算
して加算部１７に加え、加算結果を符号量干渉成分ＲＪ
として加算器１３に加えるものであり、又判定出力信号
ａｊを直接的に加える係数乗算器１９−０によるメイン
カーソル（ｍａｉｎ−ｃｕｒｓｏｒ）のタップ係数Ｃ０
Ｊを利得制御信号として自動利得制御増幅器１２に加え
るものである。
即ち、従来例の判定帰還型等化器に於いては、符号量干
渉成分ＲＪを得る為にメインカーソルのタップ係数は必
要でなかったものであり、本発明に於いては、係数乗算
器１９−０を追加してメインカーソルのタップ係数ＣＯ
ｊを形成するものである。 このメインカーソルのタ
ップ係数Ｃ０，は、第６図の孤立パルス応答波形からも
判るように、識別タイミングに於けるパルスのレベルを
示すものとなるから、このメインカーソルのタップ係数
Ｃ０、が予め定めたレベルとなるように、自動利得制御
増幅器１２の利得を制御すれば良いことになる。従って
、自動利得制御増幅器１２は、受信信号のパワー演算等
の構成を省略できるから、経済的な構成とすることがで
きる。
渉成分ＲＪを得る為にメインカーソルのタップ係数は必
要でなかったものであり、本発明に於いては、係数乗算
器１９−０を追加してメインカーソルのタップ係数ＣＯ
ｊを形成するものである。 このメインカーソルのタ
ップ係数Ｃ０，は、第６図の孤立パルス応答波形からも
判るように、識別タイミングに於けるパルスのレベルを
示すものとなるから、このメインカーソルのタップ係数
Ｃ０、が予め定めたレベルとなるように、自動利得制御
増幅器１２の利得を制御すれば良いことになる。従って
、自動利得制御増幅器１２は、受信信号のパワー演算等
の構成を省略できるから、経済的な構成とすることがで
きる。
第３図は本発明の他の実施例のブロック図であり、２１
は判定帰還型等化器、２２はｇ等化器、２３は加算器、
２４は判定器（ＤＥＣ）、２５は加算器、２６はタップ
係数更新部、２７は加算部、２Ｂ−１〜２Ｂ−ｎは遅延
素子（Ｔ）、２９−０〜２９−１は係数乗算器、３０．
３２は係数器、３１は遅延素子（Ｔ）、３３は加算器で
ある。
は判定帰還型等化器、２２はｇ等化器、２３は加算器、
２４は判定器（ＤＥＣ）、２５は加算器、２６はタップ
係数更新部、２７は加算部、２Ｂ−１〜２Ｂ−ｎは遅延
素子（Ｔ）、２９−０〜２９−１は係数乗算器、３０．
３２は係数器、３１は遅延素子（Ｔ）、３３は加算器で
ある。
この実施例は、判定帰還型等化器の前段にｄ等化器を備
えた線路等化器の場合を示し、判定帰還型等化器２１は
、前述の実施例の判定帰還型等化器１１と同様に、入力
信号Ｘ、から符号量干渉成分ＲＪを除去した等化信号Ｆ
Ｊを判定器２４により判定し、判定出力信号ａＪと等化
信号Ｆ、との差の誤差信号ε、をタップ係数更新部２６
に加え、又判定出力信号ａｊを遅延素子２８−１〜２８
−ｎにより順次ｌタイムスロット（１ビット分の時間）
遅延させて係数乗算器２９−１〜２９−ｎに加えると共
にタップ係数更新部２６に加え、このタップ係数更新部
２６により係数乗算器２９−０〜２９〜ｎの係数を制御
し、ポストカーソルのタップ係数０１Ｊ〜Ｃ，、、と、
遅延素子２８−１〜２８〜ｎの出力との乗算結果を加算
部２７に加えて符号量干渉成分ＲＪを求め、又係数乗算
器２９−０によりメインカーソルのタップ係数ＣＯｊを
形成し、このタップ係数ＣＯｊを８等化器２２の例えば
係数乗算器３２の係数制御信号として加えるものである
。
えた線路等化器の場合を示し、判定帰還型等化器２１は
、前述の実施例の判定帰還型等化器１１と同様に、入力
信号Ｘ、から符号量干渉成分ＲＪを除去した等化信号Ｆ
Ｊを判定器２４により判定し、判定出力信号ａＪと等化
信号Ｆ、との差の誤差信号ε、をタップ係数更新部２６
に加え、又判定出力信号ａｊを遅延素子２８−１〜２８
−ｎにより順次ｌタイムスロット（１ビット分の時間）
遅延させて係数乗算器２９−１〜２９−ｎに加えると共
にタップ係数更新部２６に加え、このタップ係数更新部
２６により係数乗算器２９−０〜２９〜ｎの係数を制御
し、ポストカーソルのタップ係数０１Ｊ〜Ｃ，、、と、
遅延素子２８−１〜２８〜ｎの出力との乗算結果を加算
部２７に加えて符号量干渉成分ＲＪを求め、又係数乗算
器２９−０によりメインカーソルのタップ係数ＣＯｊを
形成し、このタップ係数ＣＯｊを８等化器２２の例えば
係数乗算器３２の係数制御信号として加えるものである
。
Ｊ等化器２２は、係数乗算器３０の係数ａを１、係数乗
算器３２の係数すを１とすると、０≦ωＴ≦πの範囲内
では低域フィルタの性質を示し、又係数乗算器３０の係
数ａを１、係数乗算器３２の係数すを−１とすると、Ｏ
≦ωＴ≦πの範囲内では高域フィルタの性質を示すもの
となり、従って、係数乗算器３２の係数すをメインカー
ソルのタップ係数ＣＯｊに従って制御することにより、
ｐ等化器２２の特性を制御することができる。なお、Ｒ
等化器２２の構成は、他の構成とすることも勿論可能で
ある。その場合に於いても、係数乗算器の係数をメイン
カーソルのタップ係数ＣＯｊにより制御することにより
、等化特性を制御することができる。
算器３２の係数すを１とすると、０≦ωＴ≦πの範囲内
では低域フィルタの性質を示し、又係数乗算器３０の係
数ａを１、係数乗算器３２の係数すを−１とすると、Ｏ
≦ωＴ≦πの範囲内では高域フィルタの性質を示すもの
となり、従って、係数乗算器３２の係数すをメインカー
ソルのタップ係数ＣＯｊに従って制御することにより、
ｐ等化器２２の特性を制御することができる。なお、Ｒ
等化器２２の構成は、他の構成とすることも勿論可能で
ある。その場合に於いても、係数乗算器の係数をメイン
カーソルのタップ係数ＣＯｊにより制御することにより
、等化特性を制御することができる。
〔発明の効果］
以上説明したように、本発明は、判定帰還型等他界１の
前段の自動利得制御増幅器２の利得を、判定帰還型等化
器１のメインカーソルのタップ係数により制御するもの
で、従来例の判定帰還型等化器１に１個の係数乗算器を
追加するだけで、メインカーソルのタップ係数を得るこ
とができ、自動利得制御増幅器２の構成を簡単化するこ
とができる利点がある。
前段の自動利得制御増幅器２の利得を、判定帰還型等化
器１のメインカーソルのタップ係数により制御するもの
で、従来例の判定帰還型等化器１に１個の係数乗算器を
追加するだけで、メインカーソルのタップ係数を得るこ
とができ、自動利得制御増幅器２の構成を簡単化するこ
とができる利点がある。
又判定帰還型等化器１の前段のＢ等化器３の等化特性を
、判定帰還型等化器１のメインカーソルのタップ係数に
より制御するもので、前述の場合と同様に、判定帰還型
等化器１に１タツプを追加した構成とするだけで、ｄ等
化器３の等化特性を制御でき、Ｒ等化器３の構成を簡単
化できる利点がある。
、判定帰還型等化器１のメインカーソルのタップ係数に
より制御するもので、前述の場合と同様に、判定帰還型
等化器１に１タツプを追加した構成とするだけで、ｄ等
化器３の等化特性を制御でき、Ｒ等化器３の構成を簡単
化できる利点がある。
第１図は本発明の原理説明図、第２図は本発明の一実施
例のブロック図、第３図は本発明の他の実施例のブロッ
ク図、第４図は線路等他界のブロック図、第５図は従来
例の判定帰還型等化器のブロック図、第６図は受信信号
孤立パルス応答とタップ係数との説明図である。 １は判定帰還型等化器、２は自動利得制御増幅器、３は
ｄ等化器である。
例のブロック図、第３図は本発明の他の実施例のブロッ
ク図、第４図は線路等他界のブロック図、第５図は従来
例の判定帰還型等化器のブロック図、第６図は受信信号
孤立パルス応答とタップ係数との説明図である。 １は判定帰還型等化器、２は自動利得制御増幅器、３は
ｄ等化器である。
Claims (2)
- （１）、判定帰還型等化器（１）の前段に自動利得制御
増幅器（２）を備えた線路等化器に於いて、前記判定帰
還型等化器（１）は、ポストカーソルのタップ係数と共
に、メインカーソルのタップ係数を形成する構成とし、
該メインカーソルのタップ係数を利得制御信号として前
記自動利得制御増幅器（２）に加える構成とした ことを特徴とする線路等化器。 - （２）、判定帰還型等化器（１）の前段に√ｆ等化器（
３）を備えた線路等化器に於いて、 前記判定帰還型等化器（１）は、ポストカーソルのタッ
プ係数と共に、メインカーソルのタップ係数を形成する
構成とし、該メインカーソルのタップ係数を係数制御信
号として、前記√ｆ等化器（３）に加える構成とした ことを特徴とする線路等化器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269355A JP3066652B2 (ja) | 1990-10-09 | 1990-10-09 | 線路等化器 |
| EP19910112239 EP0467412A3 (en) | 1990-07-20 | 1991-07-22 | Line equalizer for digital signals |
| CA002047557A CA2047557C (en) | 1990-07-20 | 1991-07-22 | Received data adjusting device |
| US07/733,983 US5481564A (en) | 1990-07-20 | 1991-07-22 | Received data adjusting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269355A JP3066652B2 (ja) | 1990-10-09 | 1990-10-09 | 線路等化器 |
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| Publication Number | Publication Date |
|---|---|
| JPH04150107A true JPH04150107A (ja) | 1992-05-22 |
| JP3066652B2 JP3066652B2 (ja) | 2000-07-17 |
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ID=17471227
Family Applications (1)
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|---|---|---|---|
| JP2269355A Expired - Fee Related JP3066652B2 (ja) | 1990-07-20 | 1990-10-09 | 線路等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3066652B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08331018A (ja) * | 1995-05-30 | 1996-12-13 | Fujitsu Ltd | 線路終端回路 |
| JP2000278185A (ja) * | 1998-09-30 | 2000-10-06 | Lucent Technol Inc | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2012029317A (ja) * | 2006-11-02 | 2012-02-09 | Led Mia Technology Ltd | 埋め込み電力制御を有するプログラマブル高速ケーブル |
| JP2012191509A (ja) * | 2011-03-11 | 2012-10-04 | Toshiba Corp | ストレージ装置、電子機器及び周波数帯域補償レベル調整方法 |
-
1990
- 1990-10-09 JP JP2269355A patent/JP3066652B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08331018A (ja) * | 1995-05-30 | 1996-12-13 | Fujitsu Ltd | 線路終端回路 |
| JP2000278185A (ja) * | 1998-09-30 | 2000-10-06 | Lucent Technol Inc | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2005278222A (ja) * | 1998-09-30 | 2005-10-06 | Lucent Technol Inc | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2012029317A (ja) * | 2006-11-02 | 2012-02-09 | Led Mia Technology Ltd | 埋め込み電力制御を有するプログラマブル高速ケーブル |
| JP2012191509A (ja) * | 2011-03-11 | 2012-10-04 | Toshiba Corp | ストレージ装置、電子機器及び周波数帯域補償レベル調整方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3066652B2 (ja) | 2000-07-17 |
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