JP3108812B2 - 自動利得制御回路及びトレーニング方法 - Google Patents
自動利得制御回路及びトレーニング方法Info
- Publication number
- JP3108812B2 JP3108812B2 JP03021418A JP2141891A JP3108812B2 JP 3108812 B2 JP3108812 B2 JP 3108812B2 JP 03021418 A JP03021418 A JP 03021418A JP 2141891 A JP2141891 A JP 2141891A JP 3108812 B2 JP3108812 B2 JP 3108812B2
- Authority
- JP
- Japan
- Prior art keywords
- gain control
- signal
- automatic gain
- input
- training
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル加入者線伝
送システム等の受信装置における自動利得制御手段と判
定手段と判定帰還型等化手段とを含み、判定帰還型等化
手段のメインカーソルのタップ係数（以下「タップ係
数」を省略し、メインカーソルと称する）を利得制御信
号として自動利得制御手段を制御する自動利得制御回路
及びそのトレーニング方法に関するものである。
送システム等の受信装置における自動利得制御手段と判
定手段と判定帰還型等化手段とを含み、判定帰還型等化
手段のメインカーソルのタップ係数（以下「タップ係
数」を省略し、メインカーソルと称する）を利得制御信
号として自動利得制御手段を制御する自動利得制御回路
及びそのトレーニング方法に関するものである。
【０００２】このような自動利得制御回路の自動利得設
定方式は、初期トレーニング時間を短くすることができ
るものであることが要望される。
定方式は、初期トレーニング時間を短くすることができ
るものであることが要望される。
【０００３】
【従来の技術】図５は、ディジタル加入者線伝送装置の
受信部の構成例を示したものであって、１０は受信アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器（Ａ
ＤＣ）、２０はＡＤＣ１０の出力に対して信号処理を行
って受信データを生成する受信信号処理部である。また
受信信号処理部２０において、２１は伝送路の損失特性
によって減衰した信号を一定信号レベルに増幅する自動
利得制御回路（ＡＧＣ）、２２は伝送路の損失特性によ
って受けた周波数歪みをその逆特性を用いて等化する線
路等化器（ＥＱＬ）、２３は減算器、２４は伝送路で生
じた符号間干渉を時間軸で等化する判定帰還型等化器
（ＤＦＥ）、２５はＤＦＥ２４のメインカーソルＣ0 を
基準として受信信号を判定する判定回路（ＤＥＣ）であ
る。
受信部の構成例を示したものであって、１０は受信アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器（Ａ
ＤＣ）、２０はＡＤＣ１０の出力に対して信号処理を行
って受信データを生成する受信信号処理部である。また
受信信号処理部２０において、２１は伝送路の損失特性
によって減衰した信号を一定信号レベルに増幅する自動
利得制御回路（ＡＧＣ）、２２は伝送路の損失特性によ
って受けた周波数歪みをその逆特性を用いて等化する線
路等化器（ＥＱＬ）、２３は減算器、２４は伝送路で生
じた符号間干渉を時間軸で等化する判定帰還型等化器
（ＤＦＥ）、２５はＤＦＥ２４のメインカーソルＣ0 を
基準として受信信号を判定する判定回路（ＤＥＣ）であ
る。
【０００４】伝送されたディジタル信号からなる入力受
信信号は、伝送時の歪みを受けて波形が変化している。
ＡＤＣ１０はこの信号をアナログ信号として扱って、そ
の振幅の変化に対応するディジタル信号を発生する。受
信信号処理部２０において、ＡＧＣ２１は、変換器ＡＤ
Ｃ１０の出力信号をシフトすることによって、ディジタ
ル的に一定信号レベルに増幅する。ＥＱＬ２２は、ＡＧ
Ｃ２１の出力信号に対して、線路の損失特性によって受
けた周波数歪みを、その逆特性で等化した出力を発生す
る。減算器２３においては、ＥＱＬ２２からの周波数等
化された信号から、ＤＦＥ２４の符号間干渉成分の信号
を減算して、符号間干渉歪みを除去された信号出力を発
生する。ＤＥＣ２５は、減算器２３の出力に対してＤＦ
Ｅ２４のメインカーソルＣ0 を基準として判定を行っ
て、シンボル化された受信データを発生する。この受信
データは、受信信号処理部２０の出力となるとともに、
ＤＦＥ２４に入力される。またＤＥＣ２５は、減算器２
３の出力とメインカーソルＣ0 とを比較したときの残留
エラーをＤＦＥ２４に入力する。ＤＦＥ２４は、受信デ
ータと残留エラーとから、所定のタップ係数更新式に従
ってタップ係数を更新しながら演算を行って、前述の符
号間干渉成分とメインカーソルＣ0 とを発生し、漸近的
に残留エラーが最小になるように動作することによっ
て、入力受信信号から周波数歪みと符号間干渉歪みとを
除去した受信データを出力する。
信信号は、伝送時の歪みを受けて波形が変化している。
ＡＤＣ１０はこの信号をアナログ信号として扱って、そ
の振幅の変化に対応するディジタル信号を発生する。受
信信号処理部２０において、ＡＧＣ２１は、変換器ＡＤ
Ｃ１０の出力信号をシフトすることによって、ディジタ
ル的に一定信号レベルに増幅する。ＥＱＬ２２は、ＡＧ
Ｃ２１の出力信号に対して、線路の損失特性によって受
けた周波数歪みを、その逆特性で等化した出力を発生す
る。減算器２３においては、ＥＱＬ２２からの周波数等
化された信号から、ＤＦＥ２４の符号間干渉成分の信号
を減算して、符号間干渉歪みを除去された信号出力を発
生する。ＤＥＣ２５は、減算器２３の出力に対してＤＦ
Ｅ２４のメインカーソルＣ0 を基準として判定を行っ
て、シンボル化された受信データを発生する。この受信
データは、受信信号処理部２０の出力となるとともに、
ＤＦＥ２４に入力される。またＤＥＣ２５は、減算器２
３の出力とメインカーソルＣ0 とを比較したときの残留
エラーをＤＦＥ２４に入力する。ＤＦＥ２４は、受信デ
ータと残留エラーとから、所定のタップ係数更新式に従
ってタップ係数を更新しながら演算を行って、前述の符
号間干渉成分とメインカーソルＣ0 とを発生し、漸近的
に残留エラーが最小になるように動作することによっ
て、入力受信信号から周波数歪みと符号間干渉歪みとを
除去した受信データを出力する。
【０００５】図６は、判定帰還型等化器と判定器の構成
例を示したものであって、図５におけると同じものを同
じ番号で示している。ＤＦＥ２４において、３１1,３１
2,…, ３１n は単位遅延回路（Ｔ）、３２1,３２2,…,
３２n は乗算器、３３は累算器（Σ）、３４はタップ係
数更新部である。またタップ係数更新部３４において、
３５0,３５1,…, ３５n は乗算器、３６0,３６1,…, ３
６n は加算器、３７0,３７1,…, ３７n はタップ係数記
憶部である。さらにＤＥＣ２５において、４１は乗算
器、４２は減算器、４３は判定器である。
例を示したものであって、図５におけると同じものを同
じ番号で示している。ＤＦＥ２４において、３１1,３１
2,…, ３１n は単位遅延回路（Ｔ）、３２1,３２2,…,
３２n は乗算器、３３は累算器（Σ）、３４はタップ係
数更新部である。またタップ係数更新部３４において、
３５0,３５1,…, ３５n は乗算器、３６0,３６1,…, ３
６n は加算器、３７0,３７1,…, ３７n はタップ係数記
憶部である。さらにＤＥＣ２５において、４１は乗算
器、４２は減算器、４３は判定器である。
【０００６】減算器２３においては、図５に示されたＥ
ＱＬ２２からの出力Ｘj （ｊは現在時刻の値を示す）か
ら、ＤＦＥ２４からの符号間干渉成分Ｒj を減算するこ
とによって、符号間干渉成分を除去された信号成分Ｆj
を生じる。
ＱＬ２２からの出力Ｘj （ｊは現在時刻の値を示す）か
ら、ＤＦＥ２４からの符号間干渉成分Ｒj を減算するこ
とによって、符号間干渉成分を除去された信号成分Ｆj
を生じる。
【０００７】ＤＥＣ２５の内部では、判定器４３によっ
て、信号Ｆj に対してＤＦＥ２４で発生したメインカー
ソルＣ0,j を閾値として、符号方式に従って判定を行っ
て、受信シンボルａj を生成するとともに、減算器４２
において、乗算器４１で受信シンボルａj にメインカー
ソルＣO を乗算して得た値Ｃ0,j ａj を、信号Ｆj から
減算して、残留エラー成分εj を発生する。受信シンボ
ルａj は、受信データとして出力される。
て、信号Ｆj に対してＤＦＥ２４で発生したメインカー
ソルＣ0,j を閾値として、符号方式に従って判定を行っ
て、受信シンボルａj を生成するとともに、減算器４２
において、乗算器４１で受信シンボルａj にメインカー
ソルＣO を乗算して得た値Ｃ0,j ａj を、信号Ｆj から
減算して、残留エラー成分εj を発生する。受信シンボ
ルａj は、受信データとして出力される。
【０００８】ＤＦＥ２４の内部では、受信シンボルａj
をｋ（ｋ＝１〜ｎ）段の単位遅延回路３１1,３１2,…,
３１n を経て順次ｋ時間遅延したシンボルａk+j と、各
単位遅延回路に対応するタップ係数Ｃk との積和演算を
乗算器３２1,３２2,…, ３２n と累算器３３とで行っ
て、符号間干渉成分Ｒj を生成する。すなわち符号間干
渉成分Ｒj は
をｋ（ｋ＝１〜ｎ）段の単位遅延回路３１1,３１2,…,
３１n を経て順次ｋ時間遅延したシンボルａk+j と、各
単位遅延回路に対応するタップ係数Ｃk との積和演算を
乗算器３２1,３２2,…, ３２n と累算器３３とで行っ
て、符号間干渉成分Ｒj を生成する。すなわち符号間干
渉成分Ｒj は
【数１】 によって示されるものである。
【０００９】一方、タップ係数更新部３４では、乗算器
３５0,３５1,…, ３５n において遅延したシンボルａ
k+j に係数αと残留エラー成分εj とを乗算し、加算器
３６1,３６2,…, ３６n において記憶部３７1,３７2,…
, ３７n のタップ係数Ｃk,j と加算して、漸近的に残留
エラーの二乗成分ε2 を最小にするアルゴリズム Ｃk,j+1 ＝Ｃk,j ＋α＊ａj+K ＊εj （Ｃk,j は更新さ
れたタップ係数, ｋ＝０〜ｎ，αは定数） によって、タップ係数Ｃ0 〜Ｃn がより完全に近いタッ
プ係数の組になるように、タップ係数の更新を行う。
３５0,３５1,…, ３５n において遅延したシンボルａ
k+j に係数αと残留エラー成分εj とを乗算し、加算器
３６1,３６2,…, ３６n において記憶部３７1,３７2,…
, ３７n のタップ係数Ｃk,j と加算して、漸近的に残留
エラーの二乗成分ε2 を最小にするアルゴリズム Ｃk,j+1 ＝Ｃk,j ＋α＊ａj+K ＊εj （Ｃk,j は更新さ
れたタップ係数, ｋ＝０〜ｎ，αは定数） によって、タップ係数Ｃ0 〜Ｃn がより完全に近いタッ
プ係数の組になるように、タップ係数の更新を行う。
【００１０】このようにして、符号間干渉成分を含んだ
入力Ｘj から、ＤＦＥ２４において発生した擬似的な符
号間干渉成分を減算することによって、理想的には、符
号間干渉成分を含まない信号成分Ｆj を発生する。この
信号成分Ｆj から擬似信号成分Ｃ0,j ａj を減算するこ
とによって、残留エラーεj が発生するが、この残留エ
ラーεj は、タップ係数が不完全なことによって発生す
るものであり、理想的には０となるべきものである。そ
こで、この残留エラーが最小になるように、タップ係数
を更新することによって、エラーのない受信判定が可能
となる。なお、残留エラーには回線雑音も含まれるが、
受信シンボル列と相関がないので、タップ係数が雑音に
よって悪い方向に更新されることはない。
入力Ｘj から、ＤＦＥ２４において発生した擬似的な符
号間干渉成分を減算することによって、理想的には、符
号間干渉成分を含まない信号成分Ｆj を発生する。この
信号成分Ｆj から擬似信号成分Ｃ0,j ａj を減算するこ
とによって、残留エラーεj が発生するが、この残留エ
ラーεj は、タップ係数が不完全なことによって発生す
るものであり、理想的には０となるべきものである。そ
こで、この残留エラーが最小になるように、タップ係数
を更新することによって、エラーのない受信判定が可能
となる。なお、残留エラーには回線雑音も含まれるが、
受信シンボル列と相関がないので、タップ係数が雑音に
よって悪い方向に更新されることはない。
【００１１】図７は、受信アナログ信号の孤立応答波形
を示したものである。判定帰還型等化器は、図中のボー
レートサンプリングポイントでの孤立応答波形のＣ0 〜
Ｃn を近似するように適応する。ここでＣ1 〜Ｃn は符
号間干渉成分であり、メインカーソルＣ0 は判定回路の
判定基準となるものである。
を示したものである。判定帰還型等化器は、図中のボー
レートサンプリングポイントでの孤立応答波形のＣ0 〜
Ｃn を近似するように適応する。ここでＣ1 〜Ｃn は符
号間干渉成分であり、メインカーソルＣ0 は判定回路の
判定基準となるものである。
【００１２】
【発明が解決しようとする課題】自動利得制御回路は、
判定帰還型等化器のビット精度が落ちないようにするた
めに、メインカーソルの値が、大体、タップ係数のダイ
ナミックレンジになるように、その利得を制御する。図
５の構成では、初期トレーニングの段階で、メインカー
ソルの値がわからないので、自動利得制御回路の利得の
設定を行うために、従来、次のような二通りの方法がと
られていた。 受信信号のパワーを計算し、それによ
って利得の設定を行う。 ある初期利得から全タップ
係数について判定帰還型等化器の適応を行い、更新され
たメインカーソルの値をみて利得の更新を行う。
判定帰還型等化器のビット精度が落ちないようにするた
めに、メインカーソルの値が、大体、タップ係数のダイ
ナミックレンジになるように、その利得を制御する。図
５の構成では、初期トレーニングの段階で、メインカー
ソルの値がわからないので、自動利得制御回路の利得の
設定を行うために、従来、次のような二通りの方法がと
られていた。 受信信号のパワーを計算し、それによ
って利得の設定を行う。 ある初期利得から全タップ
係数について判定帰還型等化器の適応を行い、更新され
たメインカーソルの値をみて利得の更新を行う。
【００１３】しかしながら、の方法では、パワー演算
のために乗算器が必要であって、回路規模が大きくなる
という問題がある。またの方法では、初期トレーニン
グ時に頻繁に起こる判定誤りが、判定帰還型等化器のメ
インカーソル以外のタップにも伝播して、メインカーソ
ルの収束に悪影響を及ぼすため、利得が確定するまでに
時間がかかるという問題がある。
のために乗算器が必要であって、回路規模が大きくなる
という問題がある。またの方法では、初期トレーニン
グ時に頻繁に起こる判定誤りが、判定帰還型等化器のメ
インカーソル以外のタップにも伝播して、メインカーソ
ルの収束に悪影響を及ぼすため、利得が確定するまでに
時間がかかるという問題がある。
【００１４】本発明は、特別な回路を付加することな
く、トレーニング時間の短縮を図り、所望の利得制御を
可能とすることを目的とする。
く、トレーニング時間の短縮を図り、所望の利得制御を
可能とすることを目的とする。
【００１５】
【課題を解決するための手段】本発明は、図１を参照し
て説明すると、受信信号を利得制御信号に従って増幅す
る自動利得制御手段１と、この自動利得制御手段１の出
力信号を入力して符号間干渉成分を減算する減算手段２
と、この減算手段２の出力信号を入力して判定結果のデ
ータと残留エコー信号とを出力する判定手段３と、この
判定手段３からの前記データと前記残留エコー信号とを
入力して、前記減算手段２に入力する前記符号間干渉成
分を出力し、且つメインカーソルＣ 0 を前記自動利得制
御手段１の利得制御信号とすると共に、前記判定手段３
の判定レベル信号とする判定帰還型等化手段４とを備
え、前記判定帰還型等化手段４は、トレーニングの第一
段階において前記メインカーソルＣ 0 以外のタップ係数
Ｃ 1 〜Ｃ n を固定し且つ前記メインカーソルＣ 0 を適応
制御し、前記トレーニングの第二段階において前記自動
利得制御手段１の利得を前記第一段階で得られた値に固
定してすべてのタップ係数Ｃ 0 〜Ｃ n の適応制御を行う
構成を有するものである。 又受信信号を利得制御信号に
従って増幅する自動利得制御手段１と、この自動利得制
御手段１の出力信号を入力して符号間干渉成分を減算す
る減算手段２と、この減算手段２の出力信号を入力して
判定結果のデータと残留エコー信号とを出力する判定手
段３と、この判定手段３からの前記データと前記残留エ
コー信号とを入力して、前記減算手段２に入力する前記
符号間干渉成分を出力し、且つメインカーソルＣ 0 を前
記自動利得制御手段１の利得制御信号とすると共に、前
記判定手段３の判定レベル信号とする判定帰還型等化手
段４とを備えた自動利得制御回路のトレーニング方法で
あって、トレーニングを第一段階と第二段階とに分け
て、前記第一段階は、前記判定帰還型等化手段４のメイ
ンカーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を固定し、
且つ前記メインカーソルＣ 0 のみを適応制御し、前記第
二段階は、前記自動利得制御手段の利得を前記第一段階
で得られた値に固定し、且つ前記判定帰還型等化手段の
すべてのタップ係数Ｃ 0 〜Ｃ n について適応制御を行う
過程を含むものである。
て説明すると、受信信号を利得制御信号に従って増幅す
る自動利得制御手段１と、この自動利得制御手段１の出
力信号を入力して符号間干渉成分を減算する減算手段２
と、この減算手段２の出力信号を入力して判定結果のデ
ータと残留エコー信号とを出力する判定手段３と、この
判定手段３からの前記データと前記残留エコー信号とを
入力して、前記減算手段２に入力する前記符号間干渉成
分を出力し、且つメインカーソルＣ 0 を前記自動利得制
御手段１の利得制御信号とすると共に、前記判定手段３
の判定レベル信号とする判定帰還型等化手段４とを備
え、前記判定帰還型等化手段４は、トレーニングの第一
段階において前記メインカーソルＣ 0 以外のタップ係数
Ｃ 1 〜Ｃ n を固定し且つ前記メインカーソルＣ 0 を適応
制御し、前記トレーニングの第二段階において前記自動
利得制御手段１の利得を前記第一段階で得られた値に固
定してすべてのタップ係数Ｃ 0 〜Ｃ n の適応制御を行う
構成を有するものである。 又受信信号を利得制御信号に
従って増幅する自動利得制御手段１と、この自動利得制
御手段１の出力信号を入力して符号間干渉成分を減算す
る減算手段２と、この減算手段２の出力信号を入力して
判定結果のデータと残留エコー信号とを出力する判定手
段３と、この判定手段３からの前記データと前記残留エ
コー信号とを入力して、前記減算手段２に入力する前記
符号間干渉成分を出力し、且つメインカーソルＣ 0 を前
記自動利得制御手段１の利得制御信号とすると共に、前
記判定手段３の判定レベル信号とする判定帰還型等化手
段４とを備えた自動利得制御回路のトレーニング方法で
あって、トレーニングを第一段階と第二段階とに分け
て、前記第一段階は、前記判定帰還型等化手段４のメイ
ンカーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を固定し、
且つ前記メインカーソルＣ 0 のみを適応制御し、前記第
二段階は、前記自動利得制御手段の利得を前記第一段階
で得られた値に固定し、且つ前記判定帰還型等化手段の
すべてのタップ係数Ｃ 0 〜Ｃ n について適応制御を行う
過程を含むものである。
【００１６】
【作用】本発明においては、判定帰還型等化器と、判定
帰還型等化器のメインカーソルの値によって利得を制御
する自動利得制御回路を有する受信信号処理回路におい
て、初期トレーニング時、その第一段階として、判定帰
還型等化器のメインカーソルＣ0 のみを適応させ、他の
タップ係数Ｃ1 〜Ｃn は０のままとして更新しない。こ
の状態で、メインカーソルＣ0 の値によって自動利得制
御回路の利得制御を行って、利得を確定する。続く第二
段階では、確定した利得を用いて、判定帰還型等化器の
すべてのタップ係数Ｃ0 〜Ｃn を適応させる。
帰還型等化器のメインカーソルの値によって利得を制御
する自動利得制御回路を有する受信信号処理回路におい
て、初期トレーニング時、その第一段階として、判定帰
還型等化器のメインカーソルＣ0 のみを適応させ、他の
タップ係数Ｃ1 〜Ｃn は０のままとして更新しない。こ
の状態で、メインカーソルＣ0 の値によって自動利得制
御回路の利得制御を行って、利得を確定する。続く第二
段階では、確定した利得を用いて、判定帰還型等化器の
すべてのタップ係数Ｃ0 〜Ｃn を適応させる。
【００１７】従って本発明の自動利得制御回路の利得設
定方式によれば、利得の設定と、判定帰還型等化器の適
応等の初期トレーニング時間を短くすることができると
ともに、この際、演算のために特別な付加回路を設ける
必要がない。
定方式によれば、利得の設定と、判定帰還型等化器の適
応等の初期トレーニング時間を短くすることができると
ともに、この際、演算のために特別な付加回路を設ける
必要がない。
【００１８】
【実施例】図１は本発明の原理的構成を示し、１は自動
利得制御手段、２は減算手段、３は判定手段、４は判定
帰還型等化手段、３１ 1 〜３１ n は単位遅延回路
（Ｔ）、３５ 0 〜３５ n は乗算器（×）、３７ 0 〜３７
n はタップ係数Ｃ 0 〜Ｃ n の記憶部、３８，３９はスイ
ッチ手段を示し、他の×印は乗算器、Σは累算器、＋印
は加算器を示す。前述のように、判定帰還型等化手段４
は、判定手段３において判定したデータと残留エラー信
号とを基に符号間干渉信号を生成して減算器２に入力
し、データはスイッチ手段３９を介して単位遅延回路３
１ 1 〜３１ n に入力し、残留エラー信号は、乗算器３５
0 に、又スイッチ手段３８を介して乗算器３５ 1 〜３５
n にそれぞれ入力し、累算器（Σ）の出力信号を符号間
干渉信号として減算手段２に入力し、メインカーソルＣ
0 を自動利得制御手段１に利得制御信号として入力し、
又判定手段３に判定レベル信号として入力す。トレーニ
ングの第一段階では、乗算器３５ 0 と加算器と記憶部３
７ 0 とによるメインカーソルＣ 0 のみが、データと残留
エラー信号とにより適応制御され、メインカーソルＣ 0
を判定手段３の判定レベル信号とすると共に自動利得制
御手段１の利得制御信号とする。次の第二段階では、図
示を省略した経路により自動利得制御手段１の利得制御
信号を第一段階で得られた値に固定し、且つすべてのタ
ップ係数Ｃ 0 〜Ｃ n を、データと残留エコー信号とを基
に適応制御して、トレーニング終了後は通常の適応制御
に移行する。この場合、すべてのタップ係数Ｃ 0 〜Ｃ n
の適応制御が行われるから、累算器（Σ）からの符号間
干渉信号は、受信信号の符号間干渉に対応したものとな
る。なお、後述のように、第一段階では、スイッチ手段
３８，３９をオフ又はスイッチ手段３８のみオフとし
て、メインカーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を
０とし、第二段階では、スイッチ手段３８，３９をオン
とするように図示を省略した経路で制御することができ
る。
利得制御手段、２は減算手段、３は判定手段、４は判定
帰還型等化手段、３１ 1 〜３１ n は単位遅延回路
（Ｔ）、３５ 0 〜３５ n は乗算器（×）、３７ 0 〜３７
n はタップ係数Ｃ 0 〜Ｃ n の記憶部、３８，３９はスイ
ッチ手段を示し、他の×印は乗算器、Σは累算器、＋印
は加算器を示す。前述のように、判定帰還型等化手段４
は、判定手段３において判定したデータと残留エラー信
号とを基に符号間干渉信号を生成して減算器２に入力
し、データはスイッチ手段３９を介して単位遅延回路３
１ 1 〜３１ n に入力し、残留エラー信号は、乗算器３５
0 に、又スイッチ手段３８を介して乗算器３５ 1 〜３５
n にそれぞれ入力し、累算器（Σ）の出力信号を符号間
干渉信号として減算手段２に入力し、メインカーソルＣ
0 を自動利得制御手段１に利得制御信号として入力し、
又判定手段３に判定レベル信号として入力す。トレーニ
ングの第一段階では、乗算器３５ 0 と加算器と記憶部３
７ 0 とによるメインカーソルＣ 0 のみが、データと残留
エラー信号とにより適応制御され、メインカーソルＣ 0
を判定手段３の判定レベル信号とすると共に自動利得制
御手段１の利得制御信号とする。次の第二段階では、図
示を省略した経路により自動利得制御手段１の利得制御
信号を第一段階で得られた値に固定し、且つすべてのタ
ップ係数Ｃ 0 〜Ｃ n を、データと残留エコー信号とを基
に適応制御して、トレーニング終了後は通常の適応制御
に移行する。この場合、すべてのタップ係数Ｃ 0 〜Ｃ n
の適応制御が行われるから、累算器（Σ）からの符号間
干渉信号は、受信信号の符号間干渉に対応したものとな
る。なお、後述のように、第一段階では、スイッチ手段
３８，３９をオフ又はスイッチ手段３８のみオフとし
て、メインカーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を
０とし、第二段階では、スイッチ手段３８，３９をオン
とするように図示を省略した経路で制御することができ
る。
【００１９】図２は本発明の一実施例を示し、図１の自
動利得制御手段１は図示を省略し、減算手段２は減算器
２３、判定手段３は判定回路（ＤＥＣ）２５、判定帰還
型等化手段４は判定帰還型等化器（ＤＦＥ）２４として
示し、他の図６と同一符号は同一部分を示す。なお、３
８は切り替えスイッチ（Ｓ）（図１に於けるスイッチ手
段３８）を示す。トレーニングを第一段階と第２段階と
に分けて、第一段階では、切り替えスイッチ３８をオフ
として、残留エラーε j （残留エラー信号）が乗算器３
５ 0 のみに入力され、他の乗算器３５ 1 〜３５ n には入
力しない状態とし、各乗算器３５ 1 〜３５ n の出力信号
を０とする。それにより、メインカーソルＣ 0 のみが適
応制御される。そして、このメインカーソルＣ 0 を自動
利得制御回路（ＡＧＣ２１）の利得制御信号とし、又判
定回路２５に判定レベル信号として入力する。従って、
メインカーソルＣ 0 のみが適応制御され、このメインカ
ーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n の更新は行われ
ない。トレーニングの第二段階では、第一段階で得られ
た自動利得制御回路（ＡＧＣ２１）の利得制御信号を図
示を省略した手段により固定して、自動利得制御回路
（ＡＧＣ２１）の利得を一定とし、且つ切り替えスイッ
チ３８をオンとして、残留エラーε j （残留エラー信
号）をすべての乗算器３５ 0 〜３５ n に入力する。それ
により、すべてのタップ係数Ｃ 0 〜Ｃ n の適応制御が行
われる。このトレーニングの終了により、判定帰還型等
化器２４の引込みが完了したことになり、その後、各部
は実際のデータの受信処理が行われる状態となる。
動利得制御手段１は図示を省略し、減算手段２は減算器
２３、判定手段３は判定回路（ＤＥＣ）２５、判定帰還
型等化手段４は判定帰還型等化器（ＤＦＥ）２４として
示し、他の図６と同一符号は同一部分を示す。なお、３
８は切り替えスイッチ（Ｓ）（図１に於けるスイッチ手
段３８）を示す。トレーニングを第一段階と第２段階と
に分けて、第一段階では、切り替えスイッチ３８をオフ
として、残留エラーε j （残留エラー信号）が乗算器３
５ 0 のみに入力され、他の乗算器３５ 1 〜３５ n には入
力しない状態とし、各乗算器３５ 1 〜３５ n の出力信号
を０とする。それにより、メインカーソルＣ 0 のみが適
応制御される。そして、このメインカーソルＣ 0 を自動
利得制御回路（ＡＧＣ２１）の利得制御信号とし、又判
定回路２５に判定レベル信号として入力する。従って、
メインカーソルＣ 0 のみが適応制御され、このメインカ
ーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n の更新は行われ
ない。トレーニングの第二段階では、第一段階で得られ
た自動利得制御回路（ＡＧＣ２１）の利得制御信号を図
示を省略した手段により固定して、自動利得制御回路
（ＡＧＣ２１）の利得を一定とし、且つ切り替えスイッ
チ３８をオンとして、残留エラーε j （残留エラー信
号）をすべての乗算器３５ 0 〜３５ n に入力する。それ
により、すべてのタップ係数Ｃ 0 〜Ｃ n の適応制御が行
われる。このトレーニングの終了により、判定帰還型等
化器２４の引込みが完了したことになり、その後、各部
は実際のデータの受信処理が行われる状態となる。
【００２０】図３は、本発明方式における初期トレーニ
ングシーケンスを示したものである。すなわち、初期ト
レーニングの第一段階において、判定帰還型等化器のタ
ップ係数のうちメインカーソルＣ0 のみを更新し、他の
タップ係数Ｃ1 〜Ｃn はそのままとして更新することな
く、自動利得制御回路の利得設定を行う。従って受信信
号の判定誤りが伝播しないので、メインカーソルの適応
がスムーズに行われて、利得の確定が速い。次に初期ト
レーニングの第二段階においては、利得が確定した状態
で判定帰還型等化器のすべてのタップ係数Ｃ0 〜Ｃn の
適応が行われるので、判定帰還型等化器の全体の適応速
度も速くなる。
ングシーケンスを示したものである。すなわち、初期ト
レーニングの第一段階において、判定帰還型等化器のタ
ップ係数のうちメインカーソルＣ0 のみを更新し、他の
タップ係数Ｃ1 〜Ｃn はそのままとして更新することな
く、自動利得制御回路の利得設定を行う。従って受信信
号の判定誤りが伝播しないので、メインカーソルの適応
がスムーズに行われて、利得の確定が速い。次に初期ト
レーニングの第二段階においては、利得が確定した状態
で判定帰還型等化器のすべてのタップ係数Ｃ0 〜Ｃn の
適応が行われるので、判定帰還型等化器の全体の適応速
度も速くなる。
【００２１】図４は、本発明の他の実施例を示したもの
であって、図６におけると同じものを同じ番号で示し、
３９は切り替えスイッチ（Ｓ）である。切り替えスイッ
チ３９は、受信信号処理回路の初期トレーニング時にお
いて、その第一段階では遅延回路列３１1 〜３１n の入
力をＤＥＣ２５の受信データａj の出力から切り離し
て、０入力の状態とするように制御され、第二段階では
遅延回路列３１1 〜３１n の入力を受信データａj の出
力に接続するように制御される。
であって、図６におけると同じものを同じ番号で示し、
３９は切り替えスイッチ（Ｓ）である。切り替えスイッ
チ３９は、受信信号処理回路の初期トレーニング時にお
いて、その第一段階では遅延回路列３１1 〜３１n の入
力をＤＥＣ２５の受信データａj の出力から切り離し
て、０入力の状態とするように制御され、第二段階では
遅延回路列３１1 〜３１n の入力を受信データａj の出
力に接続するように制御される。
【００２２】従って図４の実施例では、初期トレーニン
グ時の第一段階において、ＤＦＥ２４のメインカーソル
Ｃ0 のみを適応させ、他のタップ係数Ｃ1 〜Ｃn は０の
ままとして更新しないように制御するとともに、メイン
カーソルＣ0 の値によってＡＧＣ２１の利得制御を行っ
て利得を確定し、次の第二段階では、第一段階で確定し
た利得を用いて、ＤＦＥ２４のすべてのタップ係数Ｃ0
〜Ｃn を適応させることによって、トレーニングを終了
する。
グ時の第一段階において、ＤＦＥ２４のメインカーソル
Ｃ0 のみを適応させ、他のタップ係数Ｃ1 〜Ｃn は０の
ままとして更新しないように制御するとともに、メイン
カーソルＣ0 の値によってＡＧＣ２１の利得制御を行っ
て利得を確定し、次の第二段階では、第一段階で確定し
た利得を用いて、ＤＦＥ２４のすべてのタップ係数Ｃ0
〜Ｃn を適応させることによって、トレーニングを終了
する。
【００２３】
【発明の効果】以上説明したように、本発明の自動利得
制御回路は、自動利得制御手段１と、減算手段２と、判
定手段３と、判定帰還型等化手段４とを備え、この判定
帰還型等化手段４は、トレーニングの第一段階において
前記メインカーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を
固定し且つメインカーソルＣ 0 を適応制御し、トレーニ
ングの第二段階において、自動利得制御手段１の利得を
第一段階で得られた値に固定してすべてのタップ係数Ｃ
0 〜Ｃ n の適応制御を行う構成を有するものであり、又
本発明のトレーニング方法は、第一段階と第二段階とに
分けて、第一段階では、判定帰還型等化手段４のメイン
カーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を固定し、且
つメインカーソルＣ 0 のみを適応制御し、第二段階で
は、自動利得制御手段１の利得を第一段階で得られた値
に固定し、且つ判定帰還型等化手段４のすべてのタップ
係数Ｃ 0 〜Ｃ n について適応制御を行う過程を含むもの
であり、特別な回路を付加することなく、トレーニング
時間を短縮することができる利点がある。
制御回路は、自動利得制御手段１と、減算手段２と、判
定手段３と、判定帰還型等化手段４とを備え、この判定
帰還型等化手段４は、トレーニングの第一段階において
前記メインカーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を
固定し且つメインカーソルＣ 0 を適応制御し、トレーニ
ングの第二段階において、自動利得制御手段１の利得を
第一段階で得られた値に固定してすべてのタップ係数Ｃ
0 〜Ｃ n の適応制御を行う構成を有するものであり、又
本発明のトレーニング方法は、第一段階と第二段階とに
分けて、第一段階では、判定帰還型等化手段４のメイン
カーソルＣ 0 以外のタップ係数Ｃ 1 〜Ｃ n を固定し、且
つメインカーソルＣ 0 のみを適応制御し、第二段階で
は、自動利得制御手段１の利得を第一段階で得られた値
に固定し、且つ判定帰還型等化手段４のすべてのタップ
係数Ｃ 0 〜Ｃ n について適応制御を行う過程を含むもの
であり、特別な回路を付加することなく、トレーニング
時間を短縮することができる利点がある。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】本発明方式における初期トレーニングシーケン
スを示す図である。
スを示す図である。
【図４】本発明の他の実施例を示す図である。
【図５】ディジタル加入者線伝送装置の受信部の構成例
を示す図である。
を示す図である。
【図６】判定帰還型等化器と判定器の構成例を示す図で
ある。
ある。
【図７】受信アナログ信号の孤立応答波形を示す図であ
る。
る。
１ 自動利得制御手段 ２ 減算手段 ３ 判定手段 ４ 判定帰還型等化手段 ３１1 〜３１n 遅延回路 ３５0 〜３５n 乗算器 ３７0 〜３７n 記憶部 ３８，３９ スイッチ手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三好 清司 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 常盤 耕司 横浜市港北区新横浜３−９−18 富士通 ディジタル・テクノロジ株式会社内 (56)参考文献 特開 昭62−77722（ＪＰ，Ａ) 特開 昭62−218627（ＪＰ，Ａ) 特開 昭63−84324（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/34 H04B 3/00 - 3/44
Claims (2)
- 【請求項１】 受信信号を利得制御信号に従って増幅す
る自動利得制御手段と、該自動利得制御手段の出力信号
を入力して符号間干渉成分を減算する減算手段と、該減
算手段の出力信号を入力して判定結果のデータと残留エ
コー信号とを出力する判定手段と、該判定手段からの前
記データと前記残留エコー信号とを入力して、前記減算
手段に入力する前記符号間干渉成分を出力し、且つメイ
ンカーソルを前記自動利得制御手段の利得制御信号とす
ると共に、前記判定手段の判定レベル信号とする判定帰
還型等化手段とを備え、 前記判定帰還型等化手段は、トレーニングの第一段階に
おいて前記メインカーソル以外のタップ係数を固定し且
つ前記メインカーソルを適応制御し、前記トレーニング
の第二段階において前記自動利得制御手段の利得を前記
第一段階で得られた値に固定してすべてのタップ係数の
適応制御を行う構成を有する ことを特徴とする自動利得
制御回路。 - 【請求項２】 受信信号を利得制御信号に従って増幅す
る自動利得制御手段と、該自動利得制御手段の出力信号
を入力して符号間干渉成分を減算する減算手段と、該減
算手段の出力信号を入力して判定結果のデータと残留エ
コー信号とを出力する判定手段と、該判定手段からの前
記データと前記残留エコー信号とを入力して、前記減算
手段に入力する前記符号間干渉成分を出力し、且つメイ
ンカーソルを前記自動利得制御手段の利得制御信号とす
ると共に、前記判定手段の判定レベル信号とする判定帰
還型等化手段とを備えた自動利得制御回路のトレーニン
グ方法において、 トレーニングを第一段階と第二段階とに分けて、 前記第一段階は、前記判定帰還型等化手段のメインカー
ソル以外のタップ係数を固定し、且つ前記メインカーソ
ルのみを適応制御し、 前記第二段階は、前記自動利得制御手段の利得を前記第
一段階で得られた値に固定し、且つ前記判定帰還型等化
手段のすべてのタップ係数について適応制御を行う過程
を含む ことを特徴とするトレーニング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03021418A JP3108812B2 (ja) | 1991-01-23 | 1991-01-23 | 自動利得制御回路及びトレーニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03021418A JP3108812B2 (ja) | 1991-01-23 | 1991-01-23 | 自動利得制御回路及びトレーニング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239807A JPH04239807A (ja) | 1992-08-27 |
| JP3108812B2 true JP3108812B2 (ja) | 2000-11-13 |
Family
ID=12054462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03021418A Expired - Fee Related JP3108812B2 (ja) | 1991-01-23 | 1991-01-23 | 自動利得制御回路及びトレーニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108812B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327626B2 (en) | 2007-04-17 | 2012-12-11 | Hino Motors, Ltd. | Exhaust emission control device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3480763B2 (ja) * | 1995-05-30 | 2003-12-22 | 富士通株式会社 | 線路終端回路 |
-
1991
- 1991-01-23 JP JP03021418A patent/JP3108812B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327626B2 (en) | 2007-04-17 | 2012-12-11 | Hino Motors, Ltd. | Exhaust emission control device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04239807A (ja) | 1992-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7120193B2 (en) | Decision feedback equalizer with dynamic feedback control | |
| US5590154A (en) | Equalizer circuit and a method for equalizing a continuous signal | |
| CA2061527C (en) | Method and apparatus for controlling coefficients of adaptive filter | |
| US7023912B2 (en) | Hybrid adaptive equalizer for optical communications systems | |
| JP4713593B2 (ja) | Ｄｏｃｓｉｓ２．０のためのｄｆｅからｆｆｅへの等化係数変換方法 | |
| US7468957B2 (en) | Canceller circuit and controlling method | |
| US6434233B1 (en) | Method and apparatus for canceling periodic interference signals in a digital data communication system | |
| US7843859B1 (en) | Analog echo canceller with filter banks | |
| WO1991002407A1 (en) | Wideband digital equalizers for subscriber loops | |
| JPH07114347B2 (ja) | 適応等化システム、入力信号等化方法及びｄｃｅ | |
| US4769808A (en) | Method of cancelling echoes in full-duplex data transmission system | |
| US6430287B1 (en) | Combined parallel adaptive equalizer/echo canceller | |
| US4982428A (en) | Arrangement for canceling interference in transmission systems | |
| US5440583A (en) | Decision feedback equalizer with second-order recursive filter controlled with two feedback coefficients | |
| JP3108812B2 (ja) | 自動利得制御回路及びトレーニング方法 | |
| AU634090B2 (en) | System for reproducing timing clock signal | |
| JP3066652B2 (ja) | 線路等化器 | |
| US6940924B1 (en) | Signal detection based on channel estimation | |
| JPH0340515A (ja) | 判定帰還形等化器 | |
| JP3185715B2 (ja) | 通信用適応等化フィルタ | |
| JP2609735B2 (ja) | 送受信装置に使用される初期引き込み装置 | |
| JPH0614626B2 (ja) | 自動波形等化器 | |
| JPH08331108A (ja) | 線路終端回路 | |
| JP2005094648A (ja) | エコーキャンセラ、双方向伝送方式及び受信回路 | |
| Zhang et al. | Gain-error calibration of a pipelined ADC in an adaptively equalized baseband receiver |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000718 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |