JP4713593B2

JP4713593B2 - Ｄｏｃｓｉｓ２．０のためのｄｆｅからｆｆｅへの等化係数変換方法

Info

Publication number: JP4713593B2
Application number: JP2007539001A
Authority: JP
Inventors: イェフダ・アゼンコット; セリム・シュロモ・ラキブ; ナタリー・アニー・タル
Original assignee: テラヨンコミュニケーションズシステムズ，インコーポレイテッド
Priority date: 2004-10-27
Filing date: 2005-10-21
Publication date: 2011-06-29
Anticipated expiration: 2025-10-21
Also published as: CA2585720A1; US20060088090A1; CA2585720C; CN101088220B; EP1805892B1; CN101088220A; JP2008518561A; EP1805892A2; EP1805892A4; US7443914B2; WO2006049894A2; WO2006049894A3

Description

本発明は、ＤＯＣＳＩＳ２．０（ドクシス２．０）のためのＤＦＥからＦＦＥへの等化係数変換方法に関するものである。

ディジタル・データのケーブル・モデム・システムにおいて、データはヘッドエンドと複数のケーブル・モデムとの間で送信され、複数のケーブル・モデムのすべては混成ファイバの共軸ケーブル・ネットワークに結合される。正当に終結されないタップのような、システムにおける不完全性の故に、正当に終結されないタップから反射された信号からのエコー及び進入ノイズは、特に上流側でシステムの性能に大いに影響を与える。このノイズを除去する努力のために、適合型等化が、上流のノイズを除去するために中央ユニットの受信器において用いられてきており、そしてケーブル・モデム受信器における適合型等化が下流のノイズを除去するために用いられてきている。

信号送信チャンネルは、送信されているシンボルを符号化するパルスの形状を変化させる分散と呼ばれる特性を有する。分散は、各パルスが複数のフーリエ成分から成るという事実から生じ、複数のフーリエ成分の各々は、異なった周波数及び異なった振幅の正弦波であり、一緒に加えられるときにパルスの形状を限定する。分散及びパルス形状の変化は、異なった周波数のフーリエ成分が異なった速度で伝播するという事実から生じる。この現象は、近隣のパルス間でシンボル間干渉（シンボル間妨害）もしくはＩＳＩを生じ、ＩＳＩは、成功裏に検出され得るシンボル・パルスのための個別振幅レベルの数を制限する。等化は、ＩＳＩを除去するかまたは減少する方法である。

チャンネルの正確な特徴が既知ならば、ＩＳＩは、パルス形状のひずみを制御するために１つは送信器にあり、１つは受信器にある一対のフィルタを用いることによって実質的に除去され得るかもしくは減少され得る。送信フィルタは、変調器のすぐ前に置かれて、前チャンネル等化（pre-channel equalization）を行う。受信フィルタは、復調器のすぐ後及びスライサの前に置かれて、後チャンネル等化（post-channel equalization）を行う。これらのフィルタのフィルタ特性が正しくセットされるならば、送信フィルタは、パルス形状を予めひずませ、それにより、チャンネルにおけるひずみがサンプル時点においてＩＳＩを引き起こさず、そして受信フィルタは、各受信されたシンボルが決定のためにスライサに供給される前に、任意の残りのＩＳＩノイズを処理する。

しかしながら、実際には、チャンネルの正確な特性は、前以ってはめったに知られておらず、時間変化している。さらに、フィルタの履行において生じる不正確さが常に存在する。総合結果は、ＩＳＩがシステムのデータ・レートを制限するであろうように、常に、幾つかの残留ひずみがあるということである。この残留ひずみを補償するために、等化と呼ばれるプロセスが用いられ、それを行うために用いられるフィルタは、等化器もしくはイコライザと呼ばれる。イコライザは、通常、ＩＳＩ減少のための時間変化する必要性を調節するよう適合される。

適合性イコライザは、タップ重みによって限定されるインパルス応答を有するディジタル・タップ付けされた遅延線フィルタである。これらのタップ重みはフィルタ係数と呼ばれる。図１は、代表的な従来のタップ付けされた遅延線の等化ディジタル・フィルタのブロック図である。同期イコライザにおいて、タップは、シンボルの期間における遅延線に沿って間隔を置いて配置される。幾つかのシステムにおいては、前チャンネル等化だけが用いられるが、このことは、前チャンネル・イコライザが適合性である場合にフィードバック・チャンネルを必要とする。ほとんどのシステムにおいて、後チャンネル適合性等化が用いられ、訓練データ・シーケンスが、プレイロード・データを送る前に送られ、それにより、後チャンネル・イコライザは、最大のＩＳＩ相殺に対してその係数を適合させ得る。

適合性等化プロセスは、タップ重みを設定すること、訓練データ及びデータ・シンボルを受信すること、及び、スライサのエラーがデータの受信において生じているかまたは生じるであろうかを決定するためにそれを処理し、次にタップ重みを変更し、そして、時には、エラーの数が減少されたか否かを決定するために再度訓練データを処理する、ということを含む。フィルタ特性を変更するために、タップ重みを適合させるプロセスは、収束と呼ばれる状態である受信におけるエラーの数が最小になるまで続く。代表的には、適合は、サンプリング時点において測定される、イコライザ・フィルタの出力における実際のパルス形状と、所望のパルス形状との間の誤差を観察することによって、次に、この誤差を用いて、タップ重みが最適な組の値に接近するよう変更すべきである方向を決定することによって、達成される。

等化システムは、少なくとも２つの変形例、ＤＦＥ及びＦＦＥにおいて存在する。ＤＦＥは、決定フィードバック等化の略語であり、ＦＦＥは、フィード・フォワード等化の略語である。シンボルが送信される各チャンネルは、伝達関数を表して、チャンネルを通って伝播するパルスに該チャンネルが如何に影響を与えるかを限定するインパルス応答を有する。サンプリングされた形態において各チャンネルのインパルス応答は、所望のデータ・シンボルと関連した主サンプルの前に生じるインパルス応答において前カーソル（precursor）の影響を表す期間を有する。インパルス応答は、また、主サンプルの後に生じるインパルス応答における後カーソル（postcursor）の影響を表す期間をも有する。図２は、サンプリングされた形態におけるインパルス応答の前カーソル及び後カーソルの部分を表す。決定フィードバック等化の概念は、後カーソルに注意するために、チャンネル・インパルス応答の前カーソルに基づいて行われるデータ決定を用いることである。しかしながら、該概念が作用するためには、決定が正しくなければならない。

ＤＦＥイコライザは、図３に示されるように接続された、フィードフォワード・セクション、フィードバック・セクション及び決定装置からなる。

ケーブル・システムのオペレータの組合（コンソーシアム）は、異なった製造者からのユニットが“プラグ・アンド・プレイ（ｐｌｕｇ−ｎ−ｐｌａｙ）”であり得るように、種々のヘッドエンド及びケーブル・モデム装備の製造者の製品の互換性のための基準を開発するための主体として、ＣａｂｌｅＬａｂｓを形成してきた。ＣａｂｌｅＬａｂｓ及びそのメンバーによって開発された最初の基準は、ＤＯＣＳＩＳ１．０であった。

ＤＯＣＳＩＳ１．Ｘケーブル・モデム（以後、任意のケーブル・モデムはＣＭと称され得る）及びＤＯＣＳＩＳ１．Ｘケーブル・モデム終結システム（以後、ＣＭＴＳ）は、ＦＦＥ等化フィルタを用いるだけである。しかしながら、ＤＯＣＳＩＳ２．０ケーブル・モデム終結システムにおいては、ＦＦＥ及びＦＢＥ等化フィルタの双方が用いられる。このことは、ＦＢＥフィルタの係数が加算器に信号をフィードバックして、決定装置に達するデータへの後カーソルの影響を減少して決定誤差を変更する、ということを意味する。このことは、次に、ＦＦＥフィルタの適合に影響を与える。

ＤＯＣＳＩＳ２．０において、すべてのＣＭがＦＦＥ等化フィルタだけを用いるということは必須のことである。

従って、モデム側におけるＤＯＣＳＩＳ要件を整合させるために、ＤＯＣＳＩＳ２．０ＤＦＥ等化係数をフィード・フォワード係数に変換するための方法に対する必要性が生じている。

本発明によれば、ケーブル・モデム終結システムによって発生されるフィード・フォワード及びフィードバック・フィルタ係数を、ケーブル・モデムによって用いるために、フィード・フォワード係数だけに変換するための方法であって：
ケーブル・モデムからの訓練バーストまたはデータ・シンボルを処理した後、イコライザの上流のケーブル・モデム終結システムによって発生された、フィード・フォワード（以後、ＦＦＥ）及びフィードバック（以後、ＦＢＥ）係数にアクセスし、フィード・フォワード・フィルタと、フィードバック・フィルタと、該フィード・フォワード及びフィードバック・フィルタの各々の結果を各シンボル時間ごとに加算するための手段とを有する変換フィルタ構造の係数メモリに前記ＦＦＥ係数を記憶し、そして前記変換フィルタ構造の前記フィードバック・フィルタの係数メモリに前記ＦＢＥ係数を記憶するステップと；
前記変換フィルタ構造によって出力されたＦＦＥだけの係数の複数個によって定義されるものとして、前記変換フィルタ構造のインパルス応答を計算するステップと；
前記インパルス応答を定義する前記変換フィルタ構造によって出力された前記係数からＦＦＥだけの係数のサブセットを選択するステップと、
を含む方法が提供される。

また、本発明によれば、入力と、ケーブル・モデムからの訓練バーストを処理した後にイコライザがＦＦＥ係数に収束した後、ケーブル・モデム終結システムのＤＦＥイコライザのＦＦＥフィルタからのＦＦＥ係数でプログラムされた複数の係数メモリと、を有し、かつ、前記入力に現れた信号を処理した結果が現れる出力を有するフィード・フォワード・ディジタル・フィルタと、
入力を有し、出力を有し、ケーブル・モデムからの訓練バーストを処理した後にイコライザがＦＦＥ係数に収束した後、ケーブル・モデム終結システムのＤＦＥイコライザのフィードバック・フィルタからのＦＢＥ係数を各々が記憶する複数の係数メモリを有し、そして、前記入力に現れた信号を処理した反転結果が現れる出力を有するフィードバック・ディジタル・フィルタと、
前記フィード・フォワード・ディジタル・フィルタ及び前記フィードバック・ディジタル・フィルタからの出力結果を受信するよう結合されて、それらの結果を各シンボル時間中に加算し該結果を出力する加算器と、
を備えた装置が提供される。

ＤＯＣＳＩＳシステムにおいて用いられる従来技術のＦＦＥのみの等化フィルタは、前カーソル及び後カーソルの双方の妨害を修正することができる。前カーソル妨害は、配分された寄生インダクタンス及び容量を生じるチャンネル障害、並びに分散すなわち異なった周波数に対する異なった伝播速度を引き起こす他の障害によって引き起こされるフィルタ効果から主に帰結する。このことは、パルス形状を変化させる。後カーソル妨害は、チャンネルにおけるエコーから帰結する。従来技術のＦＦＥのみのイコライザ（等化器）は、主タップの位置を変更することにより前カーソル及び後カーソル妨害の双方を等化させる。

従来技術のＦＦＥのみの等化フィルタは、図１に示される構造を有する。受信されたシンボルは、ライン２２に到達し、代表的にはシフト・レジスタ段である幾つかの遅延段２４、２６、２８及び３０を通過する。各シフト・レジスタの出力は、乗算器に入力され、その内の３２及び３４が代表的である。各乗算器は、異なったタップ重みもしくは係数で、入力信号の遅延されたバージョンを乗算する。ライン３６及び３８上の信号のようなこれらの乗算の積は、加算器４０において加算される。タップ重みを変更することにより、フィルタ特性は、チャンネルのフィルタ影響を調節するよう変更され得る。等化プロセスは、最小二乗平均回路（図示せず）を用いてこれらのタップ重みを調整し、ＦＦＥフィルタの出力を受信するハード決定装置（図示せず）におけるスライサ誤差を最小にするための繰返しプロセスである。タップ重み係数は、フィルタがフィルタ特性を有するようにし、それにより、全体を通して伝播する信号がチャンネルの影響を相殺するように変更され、もしくは送信器において前フィルタとして作用するＦＦＥフィルタの場合においては、信号が全体を通して伝播するにつれチャンネルにおいて遭遇するであろう既知のフィルタ効果を補償するために送信された信号を予め歪ませるよう変更される。

従来技術のＤＦＥ等化フィルタは、図３に示されている。フィード・フォワード・フィルタ１０は、代表的には図１の構造を有する。ＦＦＥフィルタ１０の出力は、加算器１８の一方の入力に結合される。加算器の他方の入力、ライン１６は、これも図１の構造を有し得るフィードバック・セクション・ディジタル・フィルタ（ＦＢＥ）の出力である。フィード・フォワード及びフィードバック・フィルタ間の差は、タップ重み係数にある。フィードバック・セクションのタップ重み係数は、後カーソル妨害の影響を最小にするよう調整され、他方、フィード・フォワード・フィルタ係数は、前カーソル妨害を最小にするよう調整される。ライン１６上のフィードバック・セクションから出力される結果は、フィードフォワード・セクションの出力から加算器１８によって減算される。次に、スライサ１２と呼ばれる決定装置は、差信号を調査して、送信されたシンボルが何であったかに関する決定をライン４２上に出力する。

従来技術のＦＦＥ等化フィルタは、タップ重みの値における受信されたシンボルの知識だけを有する。ＤＯＣＳＩＳにおいて、既知のプリアンブルのシンボルは、バースト（burst）の開始中に送信される。各ケーブル・モデムにおける既知のプロセスは、ＦＦＥプレコーダ・フィルタのためのタップ重み係数を調節するために、これらの既知のプレアンブルのシンボルを用いる。

図４は、ＤＯＣＳＩＳＤＦＥ等化器（イコアライザ）のブロック図であり、該等化器は、プレアンブル中に送信されるシンボルが既知であるという事実を用いており、かつこれら既知のシンボルをプレアンブルの受信中に決定装置の出力の代りに用いる。図４において、フィードフォワード・フィルタ１０、フィードバック・フィルタ１４、加算器１８及び決定装置１２は、すべて、図３において先に記載したように構成されて作用する。違いは、既知のプレアンブル・シンボル・メモリ４４及びマルチプレクサ４６を追加したことにある。メモリ４４は、訓練（トレーニング）バーストのプレアンブル部分中に送信される既知のシンボルを記憶する。マルチプレクサは、プレアンブル・シンボルが受信されている期間中にライン５０上のメモリの出力を選択するためにライン４８上の制御信号によって制御される。メモリ４４は、ライン５２上の信号によって制御されて、その到着と同期して既知のプレアンブル・シンボルを出力する。制御ユニット５４は、恐らくは、ＣＭＴＳにおけるマイクロプロセッサ、またはゲート・アレイ、または順次的状態機械、等である。

送信される実際のシンボルのフィードバック・セクションへのライン４２上の入力は、フィードバック・セクションが、適切な係数に収束して上流チャンネルを等化させるために、通常の最小二乗平均回路（図示せず）によって調整されるそのフィルタ係数をフィードバック・セクションに持たせる。この収束は、フィードバック・セクションへの入力信号が決定装置によって行われる考えではないので、一層迅速に起こる。フィードバック・セクション１４は、ライン１６上にエコーの評価を出力する。この評価は、フィードフォワード・セクションからの出力信号から差し引かれ、（前カーソル妨害を相殺する）、そして前カーソル妨害の影響を持たないがそれにおけるエコーの影響を未だ有しているライン１９上の信号を出力する。加算器は、ライン１６上の信号を減ずることにより、エコーのすべてまたはほとんどを除去する。ライン２１上のイコライザ（等化器）の出力は、清浄なシンボルである。プレアンブル期間の後、評価され受信されたシンボルであるライン２４上の決定装置１２の出力は、マルチプレクサ４６及び制御回路５４によってスイッチングされて、フィードバック・セクション１４の入力に結合される。

図１のフィードフォワード・フィルタと、図３及び図４におけるフィードフォワード・セクション１０との間の１つの差は、主タップの位置である。図１においては、主タップは、通常は、遅延線の中央に結合されたタップ３４である。図３及び図４のイコライザ（等化器）においては、主タップは加算器に最も近い最後のタップである。

Ｔ−間隔ＦＦＥイコライザ（等化器）は、受信されたサンプルが、送信サンプル・レートにおいてサンプリングされるように、インターバルＴによって間隔を置かれた時間においてサンプリングされると言うことを意味する。Ｔ−間隔イコライザ（等化器）において、遅延線セクションは、各々、１つのサンプル間隔に等しい遅延を課する。また、Ｔ／２及びＴ／４イコライザ（等化器）がある。Ｔ／２イコライザ（等化器）は、シンボルごとに２つのサンプルを用い（各遅延セクションはサンプル間隔の１／２の遅延を有する）、Ｔ／４イコライザ（等化器）は、シンボルごとに４つのサンプルを用いる。

ＤＦＥフィルタを含む等化フィルタは、特に低ＳＮＲシステムにおいては、ＦＦＥだけのフィルタよりも良好に動作することが良く知られている。これは、このような等化フィルタが非線形であるからであり、非線形フィルタは線形フィルタよりも良好に動作する。ＤＦＥフィルタは、また、一層効果的であり、その理由は、それらが、入力として、どのシンボルを期待すべきかに関する情報を有し得るからであり、すなわち、期待されるシンボル（プレアンブル）は、ＤＦＥフィルタへの入力であるか、または、スライサの後のシンボルが用いられるからである。

ＤＦＥタップ重みからＦＦＥタップ重みへの変換
本発明の被譲渡人によって創設された或るＣＭＴＳ構造において、イコライザ（等化器）は、処理されているレンジング・バーストがケーブル・モデムによって送信されたときはいつも、ＤＦＥ係数を出力するように設計されている。ＤＯＣＳＩＳにおいては、すべての種類のケーブル・モデムが、前送信フィルタのためのＦＦＥ構造だけを用いることが普通である。従って、行われることが必要なのは、レンジング・バーストを送信したがＦＦＥ前置イコライザ（前置等化器）だけを有するＣＭに係数が送られる前に、ＣＭＴＳにおける適切なアルゴリズムによって、ＤＦＥタップ重みをＦＦＥフィルタタップ重みに変換することである。

ＤＯＣＳＩＳ１．Ｘは、８つのＦＦＥタップだけを有し、他方、他のすべてのモデムは、２４のタップを有する。前記レンジング・バーストを送ったケーブル・モデムがＤＯＣＳＩＳ１．Ｘまたは２．０であるか否かをＭＡＣパラメータから識別した後、そして所望の主タップ場所がなんであるかを識別した後、ＣＭＴＳは、モデムに送られるべき８または２４のタップの適切な組を選択するであろう。

ＤＯＣＳＩＳの順応ＣＭＴＳの好適な形態において、訓練またはデータ・バーストが送られたか否かにかかわらす、上流の等化は、常に、ＦＦＥ及びＦＢＥフィルタを有するイコライザ（等化器）を用いて行われている。結果のＦＦＥ及びＦＢＥ等化係数は、次に、すべてのＦＦＥ上流等化フィルタ係数に変換される。変換が行われ、そして結果のＦＦＥだけの等化フィルタ係数が、訓練バーストを送ったＤＯＣＳＩＳケーブル・モデムに対して下流に送られ、該訓練バーストから、上流の等化係数が展開された。

図５は、ＣＭＴＳイコライザ（等化器）からのＦＦＥ及びＦＢＥ係数をＦＦＥだけの係数に変換し、そしてＦＦＥ及びＦＥＢからＦＦＥだけへの変換の後に如何に多くのＦＦＥ係数がモデムに送られるべきかを決定する、ＣＭＴＳにおいて実行されるプロセスの代替的実施形態を示すフローチャートである。ステップ５６は、ＣＭＴＳにおけるデータ・バーストまたは訓練バーストを受信することを表す。該訓練またはデータ・バーストは、既知のシンボルのプレアンブルを有する。これらの既知のシンボルは、ステップ５８によって表されるように、ＦＦＥ及びＦＢＥフィルタ・ベースのＣＭＴＳイコライザ（等化器）における上流等化係数を反復的に生じるために用いられる。ステップ６０は、ＭＡＣパラメータをチェックするプロセスを表しており、等化係数を開発するために用いられた訓練バーストを送ったケーブル・モデムが、ＤＯＣＳＩＳ１．Ｘ時分割多重アクセス（ＴＤＭＡ）だけのモデムか、またはＤＯＣＳＩＳ２．０同期コード分割多重アクセス（ＳＣＤＭＡ）またはアドバンスド時分割多重アクセス（ＡＴＤＭＡ）モデムか、を決定する。ＤＯＣＳＩＳシステムにおいては、ケーブル・モデムは、それらがＣＴＭＳを登録するときをそれら自体で識別し、そして該識別データは、それがどのＤＯＣＳＩＳ仕様に従うかに関するモデムの能力を含んでいる。訓練バーストは、また、ケーブル・モデムを識別する一時サービス識別番号またはＳＩＤを含んでいる。このＳＩＤは、ＣＭＴＳに記憶された情報からモデムの能力をルックアップするために用いられ得る。ステップ６２において、ケーブル・モデムによって送られた訓練またはデータ・バーストからＣＭＴＳによって開発されたＦＦＥ及びＦＢＥ等化係数は、図６のプロセス・フローで特定された態様で図７の変換フィルタ構造を用いることによってのみＦＦＥに変換される。最後に、ステップ６４において、訓練バーストまたはデータ・バーストを送ったケーブル・モデムが、ＤＯＣＳＩＳ１．Ｘであるならば、図７の変換フィルタ構造によって出力された最初の８ＦＦＥ係数だけがケーブル・モデムに送られる。しかしながら、前記訓練バーストまたはデータ・バーストを送ったケーブル・モデムが、ＤＯＣＳＩＳ２．０ケーブル・モデムであるならば、図７の変換フィルタ構造によって発生された２４の全ＦＦＥ係数がケーブル・モデムに送られる。２４のどれが送られたかは、等化フィルタの上流のケーブル・モデムにおける主タップ場所を特定するためにＣＴＭＳがどこを望むかによって決定される。

ソフトウェアでこれを行うためのアルゴリズムの記述は、以下の通りである。アルゴリズムの本質は、ＤＦＥ構造をＦＦＥ構造で置き換えることであり、その場合、係数は、ＤＦＥインパルス応答のシンボルで間隔付けられたサンプルである。

図６は、ＤＦＥフィルタをベースにしたＣＭＴＳＤＯＣＳＩＳ等化器もしくはイコライザにおいて発生されたＦＦＥ及びＦＢＥ係数を、ＦＦＥだけの係数に変換するためにＣＭＴＳにおいて行われるプロセスの非常に高いレベルにおけるフロ−チャートである。ステップ６２は、図７に示される変換フィルタ構造にＤＦＥＣＭＴＳイコライザによって生ぜられる１６ＦＢＥ（フィードバック・フィルタ）係数及び８ＦＦＥ係数を入力するプロセスを表す。これは、ケーブル・モデムからの訓練バーストを処理している間、ＤＦＥＣＭＴＳイコライザによって収束されていたのと同じフィルタ係数を有するよう変換プロセス・フィルタ構造をセットアップする。発生されたＦＦＥだけの係数の幾つかは、訓練／データ・バーストを送る同じケーブル・モデムに送り返されるであろう。第１の８つのＦＦＥ係数だけが、ＤＯＣＳＩＳ１．Ｘケーブル・モデムのために送られ、２４の選択されたＦＦＥ係数は、ＣＭＴＳが等化フィルタの上流のケーブル・モデムにおける主タップをどこに望むかに依存してＤＯＣＳＩＳ２．０ケーブル・モデムのために送られるであろう。

ステップ６４は、ＣＭＴＳにおける全ＤＦＥ等化構造（それの中にＦＦＥ及びＦＢＥフィルタの双方を有するイコライザ）のインパルス応答を生成するプロセスを表す。ＣＭＴＳイコライザにおいて発生されるＦＦＥ及びＦＢＥ係数でプログラムされるフィルタのインパルス応答を生成するこのプロセスは、８ＦＦＥ及び１６ＦＢＥ係数を３２のＦＦＥだけの係数に変換することに帰結する。最後に、ステップ６４は、ケーブル・モデムがＤＯＣＳＩＳ１．ＸであるかまたはＤＯＣＳＩＳ２．０ケーブル・モデムであるかに依存して、かつＦＦＥ構造の主タップがどこに位置付けられるべきであるかに依存して、変換プロセスによって生成される３２の係数のうち、８または２４を選択するプロセスを表す。

図７は、ＤＦＥ係数をＦＦＥだけの係数に変換するためのフィルタ構造のブロック図である。図７に示されるフィルタ構造は、ＣＭＴＳにおけるＤＦＥフィルタ構造に類似しているが、加算器７０の後にハード決定回路を有していない。点線枠７２の内側のディジタル・フィルタは、フィード・フォワードまたはＦＦＥフィルタである。ＦＦＥフィルタは、その出力を加算器７０へのライン７４上に供給する。点線枠７６の内側のディジタル・フィルタは、ＣＭＴＳイコライザにおけるＦＢＥまたはフィードバック・フィルタの役目を行う。図８は、変換を行うための図７の構造を用いたプロセスのフローチャートである。ステップ７７は、図７の変換構造における初期の係数のセットアップを表わす。これは、ＤＯＣＳＩＳ２．０上流イコライザによって発生される８ＦＦＥタップを読取ること、及びＦＦＥフィルタ構造７２の係数メモリ９２、９４、１００、１０６等にそれらを記憶することを含む。次に、ＤＯＣＳＩＳ２．０上流イコライザのフィードバック・フィルタ（ＦＢＥ）において発生される１６のフィードバック・フィルタ係数が読取られて、フィードバック・フィルタ構造７６の係数メモリ１１２、１１４、１１６及び１１８等に記憶される。これらの係数は、ケーブル・モデムによって送られた訓練バーストにおける既知のシンボル及びデータのプレアンブルを処理しつつＣＭＴＳにおけるイコライザがそれに基づいて収束される係数である。ＦＦＥだけの係数８または２４に変換されなければならないのはこれらの係数であり、選択されて、訓練バーストを送ったケーブル・モデムに送り返されるであろう。

ステップ７８は、それにちょうどプログラムされたフィルタ係数でプログラムされた図７のＦＢＥフィルタ構造のインパルス応答が決定され得るように、インパルスを模擬したＦＦＥフィルタ７２に入力ベクトルを入力するプロセスを表す。このインパルス応答は、ライン８６上に出力されるフィルタ係数によって実際に定義される。このインパルス応答ベクトルは、代表的には、１の後に３１のゼロが続くベクトルであり、すべて複雑な数でなく単純な数である。これらのベクトル素子は、ＦＦＥフィルタ７２の第１の遅延段９１に、各シンボル時間中の時刻において１素子を入力される。

ライン７４上のＦＦＥフィルタ７２の出力は、２４のゼロ及び８ＦＦＥ係数のシーケンスである。ライン７４上のこの出力は、ステップ８２によって象徴化されるように、ライン８０を介するフィードバック・フィルタ７６への入力を計算するために用いられる。各新しい信号が各シンボル時間中にライン８０上に現れるので、それは、フィードバック・フィルタ構造７６の第１の遅延段１１０に入力される。各新しいシンボル時間は、遅延段１１０に入る新しい係数に帰結し、そして次に遅延段１４４に入ってメモリ１１２に記憶された係数で乗算される先の入力に帰結する。遅延段１１０に入力された第１の入力は、各引き続くシンボル時間中に遅延段１１０、１４４、１４６及び１４８を通して伝播するので、それは、係数メモリ１１２、１１４、１１６及び１１８に記憶された係数で乗算され、その結果は、引き続くシンボル時間中にライン１３６、１３８、１４０及び１４２上に出力されて、加算器８８で加算される。一層多くの入力が遅延段１１０に入るので、加算器８８は、加算するためにライン１３６、１３８、１４０及び１４２上に一層多くの非ゼロ成分を有する。

ライン８４上のＦＢＥフィルタ・セクション７６の出力は、加算器７０においてＦＦＥフィルタ７２によって出力された信号と加算され、３２の推定されたフィード・フォワード係数におけるライン８６上の結果は、ステップ８３で象徴化されるように、図７において、ｅｑ＿ｆｆ＿ｅｓｔ＿ｃｏｅｆと言及されている。これらの係数は、イコライザの上流のＤＯＣＳＩＳ２．０ＣＭＴＳによって生じられるＦＦＥ及びＦＢＥ係数でプログラムされるＤＦＥフィルタのインパルス応答を定義する。このインパルス応答が一旦知られると、これらの係数（実際は、それらのうちの８または２４のサブセット）は、ケーブル・モデムにおけるＦＦＥだけのイコライザにプラグインされ得、そして該ＦＦＥフィルタは、イコライザの上流のＤＯＣＳＩＳ２．０ＣＭＴＳにおけるＤＦＥフィルタと同じインパルス応答及び伝達関数を有するであろう。

変換プロセスの一層詳細な説明を以下に行う。フィード・フォワード・フィルタは、入力ロジック１が種々の遅延段９１、９６・・・１０２を通して伝播するとき、ＦＦＥ係数を一度に１つ計算する。これらの遅延段の各々は、１つのシンボル時間だけロジック１のインパルスの伝播を遅延する。係数メモリ９２、９４、１００及び１０６と、１１２、１１４、１１６及び１１８との各々は、双方とも、係数を記憶するためのメモリであり、乗算器は、そこに記憶された係数と、遅延段からの入力バス上の数を乗算して結果を出力することができる。例えば、係数メモリ９４が代表的である。それは係数を記憶し、該係数とバス９３上の値とを乗算する。その結果は、バス１２０上に出力される。これらの係数メモリの各々は、同じ方法で動作する。

図７の回路は、ＣＭＴＳＤＯＣＳＩＳ２．０イコライザによって発生されるＦＦＥ及びＦＥＢ係数の変換を行うハードウェアである。従って、係数メモリに初期に記憶された係数は、係数メモリ９２、９４、１００及び１０７（等であり、示されていない係数メモリを含む）におけるＣＭＴＳイコライザからの８ＦＦＥ係数、及びＣＭＴＳＤＯＣＳＩＳ２．０イコライザ・フィードバック・フィルタによって発生される１６ＦＢＥ係数である。これらの１６ＦＢＥ係数は、係数メモリ１１２、１１４、１１６及び１１８に記憶される。

第１のシンボル時間の間、入力ベクトルの第１の素子であるロジック１は、遅延ライン段９１に入り、メモリ９２に記憶されたＦＦＥ係数で同時に乗算される。その結果は、ライン１０８上に出力され、該ライン１０８は、マルチプレクサ９０の一方の入力に結合される。マルチプレクサ９０は、実際に、１つのアダーもしくは加算器であって良く、その理由は、各シンボル時間において、実際に非ゼロ入力を有する入力１０８、１２０、１２４及び１２６の１つだけがあるからである。このことは、入力ベクトル１２２においてただ１つの非ゼロ項だけがあるからであり、これらのゼロは遅延ラインを通して伝播し、メモリ９２、９４、１００及び１０６に記憶された係数と乗算されるので、その結果はゼロであるからである。ライン１０８、１２０、１２４及び１２６の最大の１つだけが任意の特定のシンボル時間において非ゼロの結果を有する。

これが如何に動作するかを理解するために以下を考慮する。第１のシンボル時間の終りにおいて、ロジック１はライン９３に伝播しているであろうし、ロジック・ゼロはライン１３０上にあるであろう。ロジック１は、メモリ９４に記憶されたＦＦＥ係数で乗算され、その結果は、ライン１２０上に出力される。ロジック０は、ライン１３０上にあり、メモリ９２に記憶されたＦＦＥ係数で乗算され、ライン１０８上のゼロに帰結する。ロジック１はまだメモリ１００及び１０６に達していないので、ライン１２４及び１２６は、各々、それら上にロジック・ゼロを有する。

第２のシンボル時間の終りにおいて、ロジック１はライン９８に伝播しているであろうし、ロジック・ゼロはライン１３０及びライン９３上にあるであろう。ロジック１は、メモリ１００に記憶されたＦＦＥ係数で乗算され、その結果はライン１２４上に出力される。ロジック０はライン１３０上にあり、メモリ９２に記憶されたＦＦＥ係数で乗算され、ライン１０８上のゼロに帰結する。ロジック０はライン９３上にあり、メモリ９４に記憶されたＦＦＥ係数で乗算され、その結果のゼロは、ライン１２０上に出力される。ロジック１がまだメモリ１０６に達していないので、ライン１２６は、その上にロジック・ゼロを有する。以上のようであり、これは各シンボル時間に対して同様である。

プロセスの始めにおけるライン１０８上の結果の非ゼロの数は加算器７０へのライン７４上に出力され、ゼロと加算され、その理由は、この点までにフィードバック・フィルタ構造７６の遅延ライン・セグメント１１０への非ゼロ入力がなかったからである。ライン１０８上の非ゼロの結果は、アダー／マルチプレクサ９０及び加算器７０及びラウンディング・オフ・プロセス（丸め処理）１３２を通してライン１８０に結合され、そこで、それは、遅延ライン・セグメント１１０に入力される。第１シンボル時間の終りによって（または、アダー９０及び加算器７０及びラウンディング動作１３２における遅延に依存してその近くで）、ライン１０８上の非ゼロ結果は、ライン１３４に伝播しているであろうし、メモリ１１２に記憶されたＦＢＥ係数で乗算されるであろう。その結果は、反転状態でライン１３６上に出力され、そこで、それは、ライン１３８、１４０及び１４２上のすべてのゼロと加算される。これらの信号のすべてはゼロであり、その理由は、第１のシンボル時間の始めにおいてライン１０８からの非ゼロの結果が、まだ、遅延ライン・セクション１４４、１４６及び１４８を介して伝播していなかったであろうからである。引き続くシンボル時間において、第１のシンボル時間の始めにおけるライン１０８上の非ゼロの結果は、遅延ライン・セグメント１４４、１４６及び１４８の各々を通して伝播し、それぞれ、メモリ１１４、１１６及び１１８に記憶されたＦＢＥ係数で乗算される。ＦＦＥフィルタ７２の動作からの引き続く非ゼロの結果は、引き続くシンボル時間上で遅延ライン・セクション１１０に入り、遅延ラインを通して伝播し、そして、連続的に、メモリ１１２、１１４、１１６及び１１８におけるＦＢＥ係数で引き続き乗算される。ライン１３６、１３８、１４０及び１４２上の非ゼロの結果のストリングは反転されて、加算器８８において加算され、その結果はライン８４上に出力され、そこで、それは、加算器７０においてライン７４上の結果と加算される。

換言すれば、フィードバック・フィルタ７６は、順次的に、フィルタの各ブランチごとに各信号を計算し、加算器８８における加算の前に該信号と反転する。従って、ライン８４上の信号ｆｂ＿ｏｕｔは、すでに反転されており、フィードバック構造を履行するために、ライン７４上の出力信号ｅｑ＿ｃｃ＿ｉｎに加えられなければならない。

ライン７１上のインパルス関数入力から帰結するライン８６上の結果の出力係数は、ＤＦＥフィルタ構造のインパルス応答を定義する係数の集合である。この概念は、ＣＭＴＳにおけるＤＦＥフィルタと同じインパルス応答（伝達関数）を正確に与えるであろうＦＦＥフィルタの係数を決定することである。ディラック（Ｄｉｒａｃ）関数（インパルス）入力から帰結するＦＢＥフィルタからの係数出力が、ＦＢＥフィルタの伝達関数またはインパルス応答を表すので、これらの同じ係数は、ＦＦＥだけのイコライザに入力され得て、それが、ＣＭＴＳにおけるＦＢＥフィルタと同じ伝達関数を有するようにする。入力ディラック関数は、実数のストリング（１つの１及び３１のゼロ）であり、その各々は、虚数成分を持たない。結果の出力は、ライン８６上の複素数のストリングであり、その各々は、ＦＦＥ係数を表す。もし、これらのすべてのＦＦＥ係数がＦＦＥだけのイコライザにプログラムされたならば、ＦＦＥだけのイコライザは、ＣＭＴＳにおけるＤＦＥイコライザと同じ伝達関数を有するであろう。

ＤＯＣＳＩＳ２．０ＣＭＴＳイコライザからのＤＦＥ係数がＦＦＥ係数に変換された後、それらのサブセットは、最初のＤＦＥ係数が、ＤＯＣＳＩＳ２．０ＣＭＴＳイコライザにおいて発生されるようにする訓練バーストを送信したケーブル・モデムに下流に送信するために選択されなければならない。３２のＦＦＥ係数が上述した変換アルゴリズムによって発生され、かつ、８または２４だけのＦＦＥ係数がケーブル・モデムによって必要とされるので、ＦＦＥ係数のサブセットが選択されなければならない。

好適なＣＭＴＳ構造は、ＤＯＣＳＩＳ１．０、進歩したＴＤＭＡ、及びＳＣＤＭＡに対して主タップ場所を別々に特定するために、３つのレジスタを用いる。進歩したＴＤＭＡに対する主タップ場所を特定するために用いられるレジスタは、また、ＳＣＤＭＡに対する主タップ場所を特定するためにも用いられ得る。３２の係数インパルス応答の主タップは、ＤＯＣＳＩＳ２．０ＣＭＴＳＤＦＥイコライザに対する場合でもあるように、タップ＃８である。選択されるべき２４のＦＦＥ係数に対する主タップ場所は、タップ＃１からタップ＃８までのどこであっても良い。

各ケーブル・モデムにおいて、８または２４の合計ＦＦＥタップがある。主タップ場所は、ＤＯＣＳＩＳ２．０に対しては通常＃８であり、ＤＯＣＳＩＳ１．Ｘに対しては＃４であるが、該場所はプログラム可能である。訓練バーストを送ったＤＯＣＳＩＳ２．０ケーブル・モデムの主タップが＃８であることを望む場合には、次に、必要であるすべてのことは、変換プロセスによって出力された第１の２４の係数をピックアップして、それらを、通常のＤＯＣＳＩＳ訓練プロトコル・メッセージでケーブル・モデムに送ることである。しかしながら、ケーブル・モデムの主タップがタップ＃７であることを望む場合には、変換プロセスによって出力された第１の係数をスキップして、変換プロセスによって出力された係数＃２から＃２５までを送ることが必要である。ＤＯＣＳＩＳ１．Ｘモデムに対しては、もし、主タップが場所＃４にあることを望む場合には、係数＃５から＃１２までを選択するであろう。ＣＭＴＳは主タップをどこに置くべきかをケーブル・モデムに知らせる。

本発明をここに開示した好適かつ代替的な実施形態について説明してきたけれども、当業者なら、本発明の精神及び範囲から逸脱しない可能な代替的な実施形態及びここに開示した教示内容とは他の変更を理解するであろう。このような代替的な実施形態及び他の変更のすべては特許請求の範囲内に含まれるものと意図されている。

従来技術のタップ付けされた遅延線フィルタのブロック図である。サンプリングされた形態における前カーソル及び後カーソルのインパルス応答を表す図である。従来技術のＤＦＥイコライザのブロック図である。プレアンブル中に送信されたシンボルが既知であるという事実を使用し、かつ、これら既知のシンボルを、受信されたプレアンブル・シンボルの処理中に決定装置の出力の代わりにするＤＯＣＳＩＳ受信器ＤＦＥイコライザのブロック図である。係数を下流に送る前にＦＦＥ及びＦＢＥ係数をＦＦＥだけの係数に変換し、如何に多くの及びどのＦＦＥ係数を送るべきかを決定する、ＣＭＴＳにおいて行われるプロセスの実施形態を示すフローチャートである。ＤＦＥイコライザ係数をＦＦＥだけの係数に変換するために、ＣＭＴＳにおいて行われるプロセスの非常に高いレベルにおけるフローチャートである。ＤＦＥイコライザ係数をＦＦＥだけの係数に変換するための履行のブロック図である。ＤＦＥイコライザによって発生された等化係数の上流で発生されたＣＭＴＳをＦＦＥだけの係数に変換するためのプロセスの一層詳細なフローチャートである。

符号の説明

１０フィードフォワード・フィルタ
１２決定装置
１４フィードバック・フィルタ
１８加算器
４４プレアンブル・シンボル・メモリ
４６マルチプレクサ
５４制御ユニット

Claims

ケーブル・モデム終結システムによって発生されるフィード・フォワード及びフィードバック・フィルタ係数を、ケーブル・モデムによって用いるために、フィード・フォワード係数だけに変換するための方法であって：
ケーブル・モデムからの訓練バーストを処理した後、イコライザの上流のケーブル・モデム終結システムによって発生された、フィード・フォワード（以後、ＦＦＥ）及びフィードバック（以後、ＦＢＥ）係数にアクセスし、フィード・フォワード・フィルタと、フィードバック・フィルタと、該フィード・フォワード及びフィードバック・フィルタの各々の結果を各シンボル時間ごとに加算するための手段とを有する変換フィルタ構造の係数メモリに前記ＦＦＥ係数を記憶し、そして前記変換フィルタ構造の前記フィードバック・フィルタの係数メモリに前記ＦＢＥ係数を記憶するステップと；
前記変換フィルタ構造によって出力されたＦＦＥだけの係数の複数個によって定義されるものとして、インパルスを模擬する入力ベクトルを変換フィルタ構造に入力して、インパルス応答を生成することにより、前記変換フィルタ構造のインパルス応答を計算するステップと；
前記インパルス応答を定義する前記変換フィルタ構造によって出力された前記係数からＦＦＥだけの係数のサブセットを選択するステップと、
を含む方法。
ＤＯＣＳＩＳ適合性ケーブル・モデム終結システムによって発生されたフィード・フォワード及びフィードバック・フィルタ係数を、ケーブル・モデムによって使用するために、フィード・フォワード係数だけに変換する方法であって：
Ａ）イコライザの上流のＤＯＣＳＩＳ適合性ケーブル・モデム終結システムによって発生されたＦＦＥ係数を受信し、それらを、変換フィルタ構造のＦＦＥフィルタの係数メモリに記憶するステップと；
Ｂ）イコライザの上流のＤＯＣＳＩＳ適合性ケーブル・モデム終結システムによって発生されたＦＢＥフィルタ係数を受信し、それらを、変換フィルタ構造のＦＢＥフィルタの係数メモリに記憶するステップと；
Ｃ）インパルスを模擬する複数の素子からなる入力ベクトルを発生し、該ベクトルを、一度に１素子づつ、前記変換フィルタ構造の前記ＦＦＥフィルタの第１の遅延段に入力するステップと；
Ｄ）前記素子が前記ＦＦＥフィルタの複数の遅延段を通して伝播するとき、前記変換フィルタ構造の前記ＦＦＥフィルタの前記係数メモリにおける前記ＦＦＥ係数を前記素子と乗算し、その結果を加算するステップと；
Ｅ）各シンボル時間の間にステップＤにおいて計算された結果を加算し、該結果を、一度に１つの結果づつ、前記変換フィルタ構造の前記ＦＢＥフィルタの第１の遅延段に入力するステップと；
Ｆ）前記結果が前記ＦＢＥフィルタの複数の遅延段を通して伝播するとき、前記変換フィルタ構造の前記ＦＢＥフィルタの前記係数メモリに記憶された係数を前記結果と乗算し、その結果を反転して加算するステップと；
Ｇ）複数のＦＦＥだけの係数を発生するよう、ステップＦにおいて発生された結果をステップＥにおいて発生された結果と加算するステップと、
を含む方法。
ステップＣは、複数の素子からなる入力ベクトルを発生するステップを含み、複数の素子の１つは１であり、残りはゼロである請求項２に記載の方法。
ステップＡは、前記ＣＭＴＳイコライザから８ＦＦＥ係数を検索し、前記ＣＭＴＳイコライザから１６ＦＢＥ係数を検索するステップを含む請求項２に記載の方法。
ステップＣは、ディラック・インパルス関数を表すよう、単一の１の後に３１のゼロが続く入力ベクトルを発生するステップを含む請求項２に記載の方法。
ステップＧにおける前記加算するステップの結果をラウンディング・オフ（まるめ処理）するステップをさらに含む請求項２に記載の方法。
ステップＧは、さらに、前記ＦＢＥフィルタの前記第１の遅延段に前記結果を供給する前にステップＧにおける前記加算するステップの結果をラウンディングするステップを含む請求項２に記載の方法。
ケーブル・モデム終結システムによって発生されるフィード・フォワード及びフィードバック・フィルタ係数を、ケーブル・モデムによって用いるために、フィード・フォワード係数だけに変換するための装置であって：
ケーブル・モデムからの訓練バーストを処理した後、イコライザの上流のケーブル・モデム終結システムによって発生された、フィード・フォワード（以後、ＦＦＥ）及びフィードバック（以後、ＦＢＥ）係数にアクセスし、フィード・フォワード・フィルタと、フィードバック・フィルタと、該フィード・フォワード及びフィードバック・フィルタの各々の結果を各シンボル時間ごとに加算するための手段とを有する変換フィルタ構造の係数メモリに前記ＦＦＥ係数を記憶し、そして前記変換フィルタ構造の前記フィードバック・フィルタの係数メモリに前記ＦＢＥ係数を記憶する手段と；
前記変換フィルタ構造によって出力されたＦＦＥだけの係数の複数個によって定義されるものとして、インパルスを模擬する入力ベクトルを変換フィルタ構造に入力して、インパルス応答を生成することにより、前記変換フィルタ構造のインパルス応答を計算する手段と；
前記インパルス応答を定義する前記変換フィルタ構造によって出力された前記係数からＦＦＥだけの係数のサブセットを選択する手段と、
を具備する装置。
ＤＯＣＳＩＳ適合性ケーブル・モデム終結システムによって発生されたフィード・フォワード及びフィードバック・フィルタ係数を、ケーブル・モデムによって使用するために、フィード・フォワード係数だけに変換する装置であって：
Ａ）イコライザの上流のＤＯＣＳＩＳ適合性ケーブル・モデム終結システムによって発生されたＦＦＥ係数を受信し、それらを、変換フィルタ構造のＦＦＥフィルタの係数メモリに記憶する手段と；
Ｂ）イコライザの上流のＤＯＣＳＩＳ適合性ケーブル・モデム終結システムによって発生されたＦＢＥフィルタ係数を受信し、それらを、変換フィルタ構造のＦＢＥフィルタの係数メモリに記憶する手段と；
Ｃ）インパルスを模擬する複数の素子からなる入力ベクトルを発生し、該ベクトルを、一度に１素子づつ、前記変換フィルタ構造の前記ＦＦＥフィルタの第１の遅延段に入力する手段と；
Ｄ）前記素子が前記ＦＦＥフィルタの複数の遅延段を通して伝播するとき、前記変換フィルタ構造の前記ＦＦＥフィルタの前記係数メモリにおける前記ＦＦＥ係数を前記素子と乗算し、その結果を加算する手段と；
Ｅ）各シンボル時間の間に手段Ｄにおいて計算された結果を加算し、該結果を、一度に１つの結果づつ、前記変換フィルタ構造の前記ＦＢＥフィルタの第１の遅延段に入力する手段と；
Ｆ）前記結果が前記ＦＢＥフィルタの複数の遅延段を通して伝播するとき、前記変換フィルタ構造の前記ＦＢＥフィルタの前記係数メモリに記憶された係数を前記結果と乗算し、その結果を反転して加算する手段と；
Ｇ）複数のＦＦＥだけの係数を発生するよう、手段Ｆにおいて発生された結果を手段Ｅにおいて発生された結果と加算する手段と、
を含む装置。