JP2004503994A - チャネルイコライザ - Google Patents

Abstract

長い遅延マルチパス及び歪みを補償するための調節可能な係数を有する適応チャネルイコライザを提供する。トレイニング系列は、チャネルにわたり周期的に送出される。イコライザの適応係数は、伝送されたトレイニング系列のイコライゼーションから周期的に更新される。トレイニング系列のイコライゼーションは、イコライザによる残りの伝送データのイコライゼーションに対して個別に及び並列に実行される。

Description

【０００１】
［発明の分野］
本発明は、セットのうちのそれぞれ１つがデータ系列のそれぞれを含み、該セットのうちの少なくとも最初の１つがトレイニング系列を含む連続するデータのセットを処理する方法に関する。
また、本発明は、かかる方法を実行するための対応するデータ処理装置に関する。
本発明は、通信チャネルを通しての伝送の間に歪んだデジタル形式で符号化されたオーディオ及びビデオデータの処理に関する。
【０００２】
［発明の背景］
送信機から受信機へ、通信チャネルにわたり伝送されたデジタルビデオ又はオーディオデータは、歪み及びマルチパスエラーを受けやすい。受信機では、出力データを生成する前に受信された損壊データを適切にフィルタリングすることを通して、これらの影響の補償を達成することができる。
【０００３】
“トレインモード（ｔｒａｉｎｅｄ ｍｏｄｅ）”では、伝送されたデータは、データの一部として送信機側で送信されるトレイニング系列を含んでいる。受信機側では、受信データは歪みを受けており、受信されたトレイニング系列もまた歪みを受けている。受信されたトレイニング系列は処理され、出力トレイニング系列となる。
【０００４】
この処理は、歪みが出力トレイニング系列において部分的に除去されるように実行され、処理後のトレイニング系列がオリジナルに送信されたトレイニング系列に匹敵するように実行される。当業者であれば、受信されたトレイニング系列の処理を使用して、受信データを処理することにより受信データのチャネル歪みを低減することができる。
【０００５】
かかる処理は、イコライゼーションと呼ばれることがある。“トレイン・イコライゼーション（ｔｒａｉｎｅｄ ｅｑｕａｌｉｚａｔｉｏｎ）”では、トレイニング系列のイコライゼーションの結果は、受信データのイコライゼーションのために使用される。
【０００６】
Ｔｈｅ Ａｄｖａｎｃｅｄ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍｓ Ｃｏｍｍｉｔｔｅｅ（ＡＴＳＣ）は、デジタル高精細テレビジョン（ＨＤＴＶ）のための規格を提供している。１９９５年９月１６日のＡＴＳＣ文書Ａ５３には、デジタルテレビジョンについての承認された規格が記載されており、１９９５年１０月４日のＡＴＳＣ文書Ａ５４には、この規格の使用の指示が与えられている。
【０００７】
この規格は、地上波のブロードキャスト、ケーブル又は衛星チャネルにわたり伝送されたビデオ信号に組込まれる特定のトレイニング系列を規定している。ＡＴＳＣ文書Ａ５４は、イコライザのフィルタ応答を調節して、チャネル歪みを十分に補償するための方法を開示している。この公知の手法では、イコライザがはじめに起動した時、イコライザの係数は、チャネル補償について十分に補償するために通常設定されていない。
【０００８】
イコライザの係数を強制的に集束させるために、知られているオリジナルのトレイニング系列が伝送される。誤差信号は、局部的に発生されたトレイニング系列のコピーを適応イコライザの出力から減じることにより形成される。係数は、誤差信号を最小にするために設定され、トレイニング信号によるイコライザの調節の後、次いで、イコライザは、ビデオ信号のフィルタリングのために使用される。
【０００９】
［発明の概要］
本発明の目的は、データ信号から歪みを除去する有効な方法を提供することにある。本発明の別の目的は、かかる方法を実行する装置の安価な実現を提供することにある。
【００１０】
上記目的のために、本発明は、連続するデータのセットを処理する方法を提供するものである。ここで、このセットのうちのそれぞれ１つは、データ系列のそれぞれを含んでおり、このセットのうちの少なくとも最初の１つは、トレイニング系列を含んでいる。本方法は、以下のステップを備えている。
調節可能なフィルタ係数を有するフィルタを使用して、該最初のセットのデータ系列をフィルタリングするステップ。
該データ系列をフィルタリングする一方で、該トレイニング系列を処理して該フィルタ係数のうちの特定の１つについて最適値を導出するステップ。
別のデータ系列のフィルタリングの前に、該特定のフィルタ係数の前の値を該導出された最適値で置き換えるステップ。
本発明の方法では、最初のセットのトレイニング系列は、次のデータ系列のフィルタリングのために使用される特定の係数の最適値の導出に基づくものとして使用される。
【００１１】
「発明の背景」で説明された手法では、特定の係数の導出された最適値は、トレイニング系列が属する同じセットのデータ系列のフィルタリングのために使用される。トレイニング系列は、フィルタリングされ、続いてデータ系列が交互にフィルタリングされる。
【００１２】
公知の手法と対照的に、本発明の方法では、データ系列のフィルタリングの一方で、トレイニング系列の処理が実行される。本発明の利点は、公知の方法に比較べて、トレイニング系列の処理のために非常に長い時間を利用することができる。ここで、トレイニング系列が実際に受信されている間にトレイニング系列が処理される。したがって、本発明の方法では、フィルタ係数の最適値の導出について、より多くの時間が許容される。
【００１３】
また、本発明は、連続するデータのセットを処理するための装置に関する。ここで、このセットのうちのそれぞれ１つは、送信されたデータのそれぞれを含んでおり、このセットのうちの少なくとも最初の１つは、トレイニング系列を含んでいる。処理装置は、以下を備えている。
該最初のセットの伝送データをフィルタリングするための調節可能なフィルタ係数を有するフィルタ回路。
トレイニング系列を処理することによるフィルタ係数のうちの少なくとも１つの最適値を導出するために作用し、伝送データのフィルタリングの一方で、セットの別の１つの伝送データのフィルタリングの前に、フィルタ係数の前の値を導出された最適値で置き換えるように作用する更新回路。
【００１４】
本発明の装置は、フィルタがデータ系列をフィルタリングしている一方で、少なくとも特定のフィルタ係数を更新するための更新回路を備えている。公知の装置では、イコライザは、はじめに、係数を調節するためにトレイニング系列の処理のみに専用され、十分なイコライゼーションが実行される。
【００１５】
次いで、装置は、データ系列の処理に専用され、この間に、トレイニング系列の処理から得られた係数が保持される。特定のハードウェアがそれぞれの係数に関連付けられており、トレイニング系列のイコライゼーションの間に係数の更新が作り出される。かかるイコライザの実現は、比較的複雑である。
本発明の装置では、更新回路は、係数のいずれかの更新に専用される。したがって、本発明の装置の利点は、低減されたチップ領域の実現を可能にすることである。
【００１６】
ＡＴＳＣ規格では、伝送データ「フレーム」は、２つのフィールドを構成しており、それぞれのフィールドは、３１３の「セグメント」をからなる。それぞれのセグメントは、８３２のデータシンボルを順次構成し、このデータシンボルは、周期的な同期パターンとして使用される。これら３１３のセグメントのうち、３１２のセグメントは、実際のＭＰＥＧ−２符号化データを送信するために使用され、残りのセグメントは、７００ビットのトレイニング系列を伝送するために使用される。
【００１７】
結果的に、０．３％の伝送データがトレイニング系列のイコライゼーションに使用される。いわゆる“トレイニング”イコライゼーションモードでは、イコライザの適応は、トレイニング系列についてのみ実行される。これは、本発明において行われるように、トレイニング系列が記憶メモリに捕獲され、残りの伝送データに独立に処理される場合、より多くの時間がトレイニング系列を処理するために利用することができる。
【００１８】
したがって、トレイニング系列の実際の到来の間に、適応が実時間で実行される場合よりも、チャネル歪みについて最良に補償するイコライザの機器構成を決定するために、より多くの時間を利用することができる。
【００１９】
したがって、本発明は、静的な歪み及びマルチパスが殆どのチャネルの損傷を構成するデジタル伝送システムに関連している。これらの状況の下で、イコライザの適応機能は、これまでのイコライザに見られるアーキテクチャよりも、より簡単なアーキテクチャを使用して実現することができる。
【００２０】
これは、トレイニング系列が伝送データのうちで非常に小さなパーセンテージであるためであり、静的なチャネル特性が、トレイニング周期間でのインターバルにおける非常に僅かな量により変化するためである。これにより、より大きなインターバルにわたり実行される必要とされる計算量を許容することができ、これにより、より小さなハードウェアが必要とされる。
【００２１】
［発明の実施の形態］
本発明は、添付図面を参照して、例示により更に詳細に説明される。
図１では、本発明のデータ処理装置１０が与えられている。本装置１０は、連続するデータのセットＳ１，Ｓ２，…，Ｓｉを受信し、出力信号Ｓｏｕｔを生成する。セットＳｉは、たとえば地上波ブロードキャスト、ケーブル又は衛星チャネルのような通信チャネルを通して、送信機又は基地局から受信機に伝送される。本装置は、かかる受信機の一部である場合がある。
【００２２】
セットＳｉは、通信チャネルの特性が変化する場合に歪みを受けやすい。チャネルの歪みは、チャネルの特性が時不変であるときに静的な形式からなる。チャネル歪みは、チャネルの特性が緩やかに変化するときに準静的な形式であり、チャネル歪みは、チャネルの特性が急速に変化するときに動的な形式である。たとえば、地上波ブロードキャスト伝送では、静的及び動的な歪みの両者が典型的に存在する。
【００２３】
それぞれ受信されたセットＳｉは、それぞれのデータ系列をＤｉ、及び場合によってはそれぞれのトレイニング系列Ｔｉを含んでいる。好ましくは、トレイニング系列Ｔｉは、非常に小さなパーセンテージの伝送されたデータＳｉのセットを構成している。
【００２４】
本実施の形態では、セットＳ１は、トレイニング系列Ｔ１を含んでおり、データ系列Ｄ１がこれに続く。セットＳ２は、トレイニング系列Ｔ２を含んでおり、データ系列Ｄ２がこれに続く。セットＳ１及びＳ２は、連続するデータセットにおいて区分されるデータストリームの一部であってもよい。このセットは、同じ又は異なる長さであってもよい。
【００２５】
装置１０は、多数の調節可能な係数Ｃ１，…，Ｃｍを有しており、この係数の離散時間ｔでの値は、Ｃ１（ｔ），…，Ｃｍ（ｔ）である。
装置１０は、少なくとも１つの係数Ｃ１，…，Ｃｍを調節するための係数更新回路２００を更に備えている。この回路２００は、以下に説明されるように、受信されたトレイニング系列Ｔｉのイコライゼーションから所与の係数Ｃｋを更新する。
【００２６】
本装置１０は、トレイニング系列Ｔ１及び後続するデータ系列Ｄ１から構成されるセットＳ１を受信する。はじめに、トレイニング系列Ｔｉは、回路１００及び回路２００に供給される。フィルタ１００は、トレイニング系列Ｔｉをフィルタリングする。回路２００は、トレイニング系列Ｔｉを受信したときに、系列Ｔｉを内部メモリに記憶する。
【００２７】
次いで、データ系列Ｄｉは、フィルタ１００に供給される。フィルタ１００がデータ系列Ｄ１をフィルタリングする一方で、回路２００は、係数Ｃｋのうちの少なくとも特定の１つについて、最適値を導出するためにトレイニング系列Ｔ１を処理する。
【００２８】
回路２００は、トレイニング系列Ｔ１をイコライズする。最適値が導出され、データ系列Ｄ１のフィルタリングが終了したときに、導出された最適値は、回路２００によりフィルタ１００に供給され、この導出された最適値により係数Ｃｋは更新される。次いで、次のセットＳ２は、フィルタ１００に供給される。フィルタ１００は、更新された係数Ｃｋを使用して、トレイニング系列Ｔ２及びデータ系列Ｄ２をフィルタリングする。
【００２９】
図２は、本発明の処理方法のフローチャートである。ステップ１は、受信されたデータ系列をフィルタリングすることからなる。ステップ２は、現在フィルタリングされているデータ系列に関連して転送された受信されたトレイニング系列を使用して、係数のうちの少なくとも特定の１つについての最適値を導出することからなる。本発明の方法では、ステップ１及びステップ２は時間的にオーバラップしている。
【００３０】
好ましくは、ステップ２を完了するために要する時間は、２つの連続するトレイニング系列間の転送周期よりも短い。さらに、トレイニング系列は、転送データの小さな部分のみであるので、ステップ２の完了するためにはステップ１を完了するよりも短い時間を要する。
【００３１】
次のステップ３は、少なくとも特定の係数の値を、ステップ２で導出された最適値で更新することからなる。係数の更新が一旦実行されると、新たなデータ系列のフィルタリングが開始される場合がある。データ系列及びトレイニング系列は、連続するデジタルデータからそれぞれ構成されている。以下の説明では、「系列の値」は、「デジタルデータの系列の値」を言及する。
【００３２】
図３は、装置１０の第１の機能的な実施の形態を示している。本発明の装置１０は、フィルタ回路１００及び係数更新回路２００を備えている。装置１０は、連続するセットＳｉを受信し、出力信号Ｓｏｕｔを生成する。この第１の実施の形態では、フィルタ１００は、多数のｍ個のタップセルＴＡＰ１，ＴＡＰ２，…，ＴＡＰｍを備えている。
【００３３】
それぞれのセルＴＡＰｋは、それぞれの係数Ｃｋに関連付けられている。それぞれのセルＴＡＰｋは、係数Ｃｋと現在関連付けられているデータ系列Ｄｉのデータ値を記憶するための、それぞれのデータレジスタＲＥＧＤｋを備えている。それぞれのセルＴＡＰｋは、それぞれの乗算器Ｍｋを備えている。
【００３４】
トレイニング系列Ｔｉは、回路１００により予めフィルタリングされる。トレイニング系列は、回路２００の内部メモリに記憶されている。トレイニング系列Ｔｉは、値Ｔｉ（１），Ｔｉ（２），…，Ｔｉ（Ｎ）を有するＮ個の連続するデータから構成される。
データ系列Ｄｉを受信したとき、フィルタ１００は、時間ｔの瞬間で、データ系列Ｄｉの値Ｄｉ（ｔ）を受信する。デジタルデータ系列Ｄｉは、フィルタ１００に伝送され、データ系列Ｄｉの値は、フィルタ１００のセルに以下のように記憶される。
【００３５】
時間ｔでは、フィルタ１００により値Ｄｉ（ｔ）が受信され、最初のフィルタセルのレジスタＲＥＧＤ１に記憶される。次の時間ｔ＋１で、値Ｄｉ（ｔ）はレジスタＲＥＧＤ１から第２のフィルタセルのレジスタＲＥＧＤ２に伝送される。同時に、フィルタ１００により次の値Ｄｉ（ｔ＋１）が受信され、最初のセルのレジスタＲＥＧＤ１に記憶される。
【００３６】
次の時間ｔ＋２では、値Ｄｉ（ｔ）は、レジスタＲＥＧＤ２から第３のフィルタセルのレジスタＲＥＧＤ３に伝送される。値Ｄｉ（ｔ＋１）は、最初のセルにおけるレジスタＲＥＧＤ１から第２のセルのレジスタＲＥＧＤ２に伝送される。同時に、フィルタ１００により次の値Ｄｉ（ｔ＋２）が受信され、レジスタＲＥＧＤ１において記憶される等である。
【００３７】
所与の時間ｔでは、それぞれのセルＴＡＰｋのそれぞれにおいて、乗算器Ｍｋは、レジスタＲＥＧＣｋに記憶される係数Ｃｋの値、及びレジスタＲＥＧＤｋに記憶されているデータの値を受信する。それぞれの乗算器Ｍｋは、２つの受信された値の積を計算して、この積を加算器１５０に供給する。加算器１５０は、乗算器Ｍ１，…，Ｍｍから受信された全ての積の総和を計算する。結果的に得られる総和は、時間ｋでの出力信号Ｓｏｕｔの値Ｓｏｕｔ（ｔ）である。
【００３８】
図３の回路２００は、フィルタ係数Ｃ１，…，Ｃｍの値を記憶するための係数メモリ２０１を備えている。また、回路２００は、受信されたトレイニング系列Ｔｉの値Ｔｉ（１），…，Ｔｉ（Ｎ）を記憶するためのデータメモリ２０２を備えている。オリジナルのトレイニング系列は、トレイニング系列の送信機により送出されたオリジナルバージョンであり、ユニット２００により前もって知られている。
【００３９】
オリジナルのトレイニング系列は、トレイニング系列メモリ２０３に記憶されるユニット２００は、受信されたトレイニング系列を処理して、フィルタ係数のうちの特定の係数Ｃｋについての最適値を導出するためのデジタル信号処理ユニットＤＳＰを備えている。
【００４０】
本発明の第１実施の形態では、ユニットＤＳＰは、トレイニング系列Ｔｉのイコライゼーションを実行する。系列Ｔｉのイコライゼーションは、メモリ２０１に記憶されている係数Ｃ１，…，Ｃｍの値を使用して、ＤＳＰユニットにより系列Ｔｉをフィルタリングすることを備えている。
【００４１】
ＤＳＰユニットによる系列Ｔｉのフィルタリングの間に、メモリ２０１に記憶されている係数Ｃ１，…，Ｃｍの値は、ＤＳＰユニットにより繰返し調節される。これにより、イコライゼーション後の受信されたトレイニング系列Ｔｉがメモリ２０３に記憶されているオリジナルのトレイニング系列に匹敵するようになる。係数Ｃｋの最適値は、イコライゼーションプロセスの最後で、メモリから２０１から検索することができる係数Ｃｋの調節された値である。
【００４２】
図４は、係数更新回路２００の第２の機能的な実施の形態の図である。この第２の実施の形態では、回路２００は、メモリ２０１、メモリ２０２及びメモリ２０３を備えている。回路２００は、乗算器２０７、加算器２０８、乗算器２１１、マルチプレクサ２０９、マルチプレクサ２１０、レジスタ２０４、レジスタ２０５及びエラーカリキュレータ２０６をさらに備えている。
【００４３】
回路２００は、メモリ２０１に記憶されている係数Ｃ１，…，Ｃｍの値を使用して、メモリ２０２に記憶されている系列Ｔｉをフィルタリングし、フィルタリングされたトレイニング系列ＦＴｉを生成する。系列Ｔｉのフィルタリングの間に、メモリ２０１における係数Ｃ１，…，Ｃｍは、後述されるように繰返し更新される。これにより、フィルタリングされたトレイニング系列ＦＴｉは、メモリ２０３に記憶されたオリジナルのトレイニング系列に匹敵する。
【００４４】
系列ＦＴｉの値は、係数Ｃｋのそれぞれとトレイニング系列Ｔｉの値Ｔｉ（ｋ）のそれぞれとの積の値の総和として計算される。それぞれの積は、乗算器２０７により計算される。乗算器２０７は、マルチプレクサ２０９を通してメモリ２０１からの所与の係数Ｃｋの現在の値を受ける。
【００４５】
パラメータＫの値は、内部設定されており、これにより、マルチプレクサ２０９は、乗算器２０７にメモリ２０１に記憶されている係数の値を供給するか、又は、乗算器２０７にレジスタ２０５に記憶されている値を供給することができる。パラメータＫの値は、２つの異なる値を交互にとることができる。それぞれの値は、マルチプレクサ２０９の２つの可能な機器構成のうちの１つとなる。
【００４６】
同様に、パラメータＫの値に関して、マルチプレクサ２１０は、加算器２０８にレジスタ２０４に記憶されている値を供給するか、又は、加算器２０８にメモリ２０１に記憶されている係数の値を供給する。系列ＦＴｉの値の計算の間に、パラメータＫが設定され、これにより、マルチプレクサ２０９は、乗算器２０７にメモリ２０１に記憶されている係数の値を供給することができ、マルチプレクサ２１０は、加算器２０８にレジスタ２０４に記憶されている値を供給することができる。
【００４７】
また、マルチプレクサ２０７は、メモリ２０２からの値Ｔｉ（ｋ）を受ける。結果的に得られる積は、乗算器２１１を通して加算器２０８に転送される。系列ＦＴｉの値の計算の間に、乗算器２１１は、乗算器２０７により供給された積に関して影響を有さない。加算器２０８は、導出された積を、レジスタ２０４に記憶されマルチプレクサ２１０を通して受けた値に加算する。この加算の結果は、レジスタ２０４に記憶され、レジスタ２０４に前に記憶されていた値を置き換える。
【００４８】
信号ＦＴｉの値の計算の開始では、レジスタ２０４には零値が記憶される。これらの計算は、全ての係数Ｃ１，…，Ｃｍについて行われる。また、それぞれの係数Ｃ１，…，Ｃｍの全ての積、及びトレイニング系列Ｔｉのそれぞれの値が導出されて総和がなされたときに、レジスタ２０４に記憶されている一時的な値は、系列ＦＴｉの値である。
たとえば、系列ＦＴｉの最初の値の計算では、所与の係数Ｃｊは系列Ｔｉの値Ｔｉ（ｊ）により乗算される。次いで、系列ＦＴｉの値の次の計算では、係数Ｃｊは、系列Ｔｉの値Ｔｉ（ｊ＋１）により乗算される。
【００４９】
次いで、系列ＦＴｉの値は、エラーカリキュレータ２０６に供給される。カリキュレータ２０６は、フィルタリングされたトレイニング系列ＦＴｉと、オリジナルのトレイニング系列とから誤差信号Ｅを導出する。本発明のこの第２実施の形態では、誤差信号Ｅの値は、メモリ２０３に記憶されているオリジナルのトレイニング系列と、系列ＦＴｉの導出された値との間の差として導出される。次いで、誤差信号Ｅの値は、レジスタ２０５に記憶される。
【００５０】
係数を更新するための一般的なアルゴリズムは、最小二乗（ＬＭＳ）アルゴリズムである。このアルゴリズムは、誤差信号Ｅを最小化することを目的とする。ＬＭＳアルゴリズムによれば、係数Ｃｋは、トレイニング系列Ｔｉ、誤差信号Ｅの値及びステップゲインパラメータμの積の値として導出された更新量により更新される。
【００５１】
係数Ｃｋの更新の間に、パラメータＫが設定され、これにより、マルチプレクサ２０９は、乗算器２０７にレジスタ２０５に記憶されている誤差信号Ｅの値を供給することができ、マルチプレクサ２１０は、加算器２０８にメモリ２０１に記憶されている係数Ｃｋの現在の値を供給することができる。
【００５２】
また、乗算器２０７は、メモリ２０２に記憶されている系列Ｔｉの値を受ける。本実施の形態では、乗算器２０７は、系列ＦＴｉの値の計算においてＣｋにより乗算される系列Ｔｉの値を受ける。乗算器２０７は、２つの受けた値の積を実行し、更新量を導出するために、結果的に得られた積を乗算器２１１に供給する。
【００５３】
乗算器２１１は、受けた積をステップゲインパラメータμで乗算する。個のパラメータμは、一般に小さな値である。好適な実施の形態では、ステップゲインμは、ｎを正の整数として（１／２）^ｎの形式を有しており、したがって、乗算器２１１は、バレルシフタを備えることができる。次いで、メモリ２０１に現在記憶されている係数Ｃｋの値は、マルチプレクサ２１０を通して加算器２０８に供給される。
【００５４】
また、加算器２０８は、乗算器２１１から更新量を受ける。加算器２０８は、更新量を係数Ｃｋの現在の値に加算することにより、係数Ｃｋの調節された値を導出する。次いで、この調節された値は、係数Ｃｋの現在の値を置き換えるために、メモリ２０１にロードされる。
【００５５】
したがって、乗算器２０７、マルチプレクサ２０９及び２１０、並びに加算器２０８は、フィルタリングされたトレイニング系列ＦＴｉの導出、及び少なくとも１つの係数Ｃｋの更新のために交互に使用される。これにより、処理資源の有効な使用が可能となる。
【００５６】
好適な実施の形態では、フィルタリングされたトレイニング系列ＦＴｉの値が導出されたとき、及び結果的に、誤差信号Ｅの値が導出されたとき、系列ＦＴｉの別の値及び誤差信号Ｅの別の値を計算する前に、係数Ｃ１，…，Ｃｍは１つずつ全て更新される。
【００５７】
図５は、更新回路２００の第３の機能的な実施の形態を示している。この実施の形態では、回路２００は、乗算器２０７、加算器２０８、レジスタ２０４、エラーカリキュレータ２０６、レジスタ２０５及び乗算器２１１を備えている。回路２００は、遅延セル２１２、乗算器２１３及び加算器２１４を更に備えている。
【００５８】
乗算器２０７、加算器２０８及びレジスタ２０４は、先のパラグラフで説明したように、フィルタリングされたトレイニング系列ＦＴｉの値の導出を可能にするものである。エラーカリキュレータ２０６は、誤差信号Ｅの値を導出する。この値は、レジスタ２０５に記憶される。
【００５９】
遅延セル２１２、乗算器２１３、乗算器２１１及び加算器２１４は、係数Ｃｋの導出のために、更新量の導出を可能にするものである。この更新量の導出は、フィルタリングされたトレイニング系列ＦＴｉの値の導出に並行して行われる。乗算器２１３は、遅延セル２１２を通して、メモリ２０２に記憶されている系列Ｔｉの値を受け、乗算器２１３は、レジスタ２０５に記憶されている誤差信号Ｅの値を受ける。
【００６０】
遅延セル２１２は、系列ＦＴｉの値の計算についての乗算器２０７の出力と、Ｃｋに関連付けされている更新量の導出についての乗算器２１３への入力との間に遅延を導入する。導入された遅延は、フィルタリングされたトレイニング系列ＦＴｉの値の導出と、一方で誤差信号Ｅと、他方でトレイニング系列のＦＴｉの導出に使用される係数についての更新量の導出との間でのタイムラグを補償するためものである。乗算器２１３は、２つの受けた値の積を計算し、更新量の導出のために、この積を乗算器２１１に供給する。
【００６１】
メモリ２０１に現在記憶されている係数Ｃｋの現在の値は、加算器２１４に供給され、この加算器もまた、乗算器２１からの更新量を受ける。加算器２１４は、この更新量を係数Ｃｋの現在の値に加算することにより、係数Ｃｋの調節された値を導出する。次いで、調節された値は、係数Ｃｋの現在の値を置き換えるために、メモリにロードされる。
【００６２】
回路２００のこの第３実施の形態は、フィルタリングされたトレイニング系列の導出と同時に、係数Ｃｋを更新することを可能にするものである。回路２００のこの実施の形態では、前の図において示される実施の形態よりも、トレイニング系列Ｔｉのより高速な処理が可能となる。
【００６３】
回路２００の第４の機能的な実施の形態では、更新量は、誤差信号Ｅについての依存は、信号Ｅの符号のみに依存する。更新量は、この第４実施の形態では、誤差信号Ｅの振幅には依存しない。この実施の形態では、図５の第３実施の形態の乗算器２１３は、系列Ｔｉの値をレジスタ２０５に記憶されている誤差信号Ｅの値の極性を表すバイナリ信号により倍数にするユニットにより置き換えられてもよい。
【００６４】
たとえば、このユニットは、信号Ｅの値が正又は零であるときに、系列Ｔｉのデジタル値を＋１倍する。このユニットは、信号Ｅの値が負であるときに、系列Ｔｉのデジタル値を−１倍する。したがって、図５の実施の形態は、トレイニング系列Ｔｉの高速処理を可能にする。
【００６５】
図６は、装置１０の別の実施の形態を示している。本発明のこの実施の形態では、装置１０は、かなり動的なチャネル減損及び静的なチャネル減損の両者を補償するものである。この実施の形態では、動的な減損の最大のマルチパス遅延は、装置１０が補償されなければならない静的な減損よりも実質的に少ない。
【００６６】
デジタルフィルタでは、第１のセルが短い遅延の減損を補償する。したがって、装置１０のフィルタ１００は、後に動的タップセルとして言及される動的な歪みについて補償する数個の第１タップセルＴＡＰ１，…，ＴＡＰｊ−１を備えている。また、フィルタ１００は、後に静的タップセルとして言及される静的な歪みについて補償するタップセルＴＡＰｊ，…，ＴＡＰｍを備えている。
【００６７】
静的セルＴＡＰｊ，…，ＴＡＰｍは、長い遅延での減損を補償する。動的なチャネル歪みは、２つの連続するトレイニング系列の伝送の間で実質的に変動する恐れがある。したがって、トレイニングされたイコライゼーションを使用して動的タップセルＴＡＰ１，…，ＴＡＰｊ−１の係数を更新することは、これら動的な歪みについて補償するために十分ではない。動的な係数Ｃ１，…，Ｃｊ−１は、実時間で更新される必要がある。
【００６８】
セットＳｉは、トレイニング系列Ｔｉ及び後続するデータ系列Ｄｉから構成されており、装置１０に供給される。このセットＳｉは、装置１０に伝送される間に、動的及び静的な歪みを受けやすい。フィルタ１００は、セットＳｉをフィルタリングして、出力信号Ｓｏｕｔを生成する。
【００６９】
動的な係数Ｃ１，…，Ｃｊ−１の適応は、データ系列Ｄｉから実時間で実行されなければならない。この係数Ｃ１，…，Ｃｊ−１は、「ブラインドモード」に従い更新されてもよい。「ブラインドモード」では、フィルタ誤差信号Ｅｆは、信号Ｓｏｕｔの統計的特性から導出され、係数ＴＡＰ１，…，ＴＡＰｊ−１は、この誤差信号Ｅｆを最小にするために繰返し更新される。
【００７０】
図６では、信号Ｓｏｕｔからの信号Ｅｆの導出は図示されていない。動的セルＴＡＰ１，…，ＴＡＰｊ−１のそれぞれは、係数適応ユニットＵＤ１，…，ＵＤｊ−１のそれぞれを備えている。それぞれのユニットＵＤ１，…，ＵＤｊ−１のそれぞれは、フィルタ誤差信号Ｅｆの値と、レジスタＲＥＧＤ１，…，ＲＥＧＤｊ−１のそれぞれに現在記憶されている系列Ｄｉの値とから、対応する係数Ｃ１，…，Ｃｊ−１の調節された値の計算を可能にするものである。動的係数の更新は、系列Ｄｉのフィルタリングの間に連続的に実行される。
【００７１】
静的な係数Ｃｊ，…，Ｃｍの適応は、前のパラグラフにおいて記載されたように、係数更新回路２００において実行される。係数Ｃ１，…，Ｃｍの全体のセットは、メモリ２０１に記憶されている。系列Ｔｉを一旦受けると、フィルタ１００のレジスタＲＥＧＤ１，…，ＲＥＧＤｊ−１に現在記憶されている動的な係数の値は、メモリ２０１に記憶される。回路２００による系列Ｔｉの処理の間に、メモリ２０１に記憶される動的係数Ｃ１，…，Ｃｊ−１の値は変更されず、トレイニング系列Ｔｉの処理の開始で記憶されたように保持される。
【００７２】
しかし、メモリ２０１に記憶されている静的な係数Ｃｊ，…，Ｃｍの値は、上述されたように回路２００による系列Ｔｉの処理の間に調節される。トレイニング系列の処理の終わりで得られた更新された静的な係数の値は、系列Ｄｉのフィルタリングが終了したとき、及び次のデータ系列のフィルタリングの前に、フィルタ１００に伝送される。
【００７３】
本発明の別の実施の形態では、静的及び動的な係数Ｃ１，…，Ｃｍの全体のセットは、第１ステージでは、回路２００により全体的に更新される。これにより、静的な歪みについて、全ての係数が補償される。次いで、第２ステージでは、動的な係数Ｃ１，…，Ｃｊ−１が実時間で更新され、動的歪みについて補償される。
また、フォワードモードで動作する有限インパルスＦＥフィルタ、及びフィードバックモードで動作するＤＦＥフィルタから構成されているフィルタリング回路１００を備える装置１０を考慮することは、本発明の範囲内である。
【００７４】
図７は、かかる装置１０の機能的な実施の形態である。ＦＥフィルタは、セットＳｉを受信し、出力信号Ｓｏｕｔ１を生成する。ＤＦＥフィルタは、入力信号Ｓｉｎ２を受信して、出力信号Ｓｏｕｔ２を生成する。フィルタ回路１００の出力信号Ｓｏｕｔは、ＤＦＥフィルタの出力信号Ｓｏｕｔ２とＦＥフィルタの出力信号Ｓｏｕｔ１との総和である。この総和は、加算器１１０で計算される。
【００７５】
フィルタ回路１００は、信号Ｓｏｕｔから信号Ｓｉｎ１を生成するためのレベルスライサ１２０を備えている。スライサ１２０では、信号Ｓｏｕｔが量子化され、結果的に信号Ｓｉｎ１となる。この信号は、離散値からなる有限数をとることができる。
【００７６】
また、回路２００は、オリジナルのトレイニング系列を記憶するためのメモリ１４０を備えている。マルチプレクサ１３０は、ＤＦＥフィルタに信号Ｓｉｎ２を供給する。この信号Ｓｉｎ２は、メモリ１４０に記憶されているトレイニング系列であるか、又は信号Ｓｉｎ１であるかのいずれかである。
【００７７】
セットＳｉを受けたとき、ＦＥフィルタは、トレイニング系列Ｔｉをはじめに受け、続いてデータ系列Ｄｉを受ける。ＦＥがトレイニング系列Ｔｉをフィルタリングしているとき、メモリ１４０に記憶されているオリジナルのトレイニング系列は、マルチプレクサ１３０を通してＤＦＥフィルタに供給される。
【００７８】
確かに、フィルタ回路１００は、系列Ｓｉから全ての歪みを理想的には除去する。回路１００がトレイニング系列Ｔｉから全体的に歪みを除余する場合、フィルタリングの結果は、オリジナルのトレイニング系列である。ＦＥフィルタがデータ系列Ｄｉのフィルタリングを実際に開始するとき、マルチプレクサ１３０は、ＤＦＥフィルタに信号Ｓｉｎ１を供給する。
【００７９】
また、図７の装置は、係数更新回路２００を備えている。回路２００は、上述したように、係数メモリ２０１、データメモリ２０２、乗算器２０７、加算器２０８、レジスタ２０４、エラーカリキュレータ２０６、レジスタ２０５、遅延セル２１２、乗算器２１１及び加算器２１４を備えている。
【００８０】
係数メモリ２０１は、ＦＥフィルタの係数及びＤＦＥフィルタの係数の値を記憶する。回路２００は、信号Ｓｉｎ２の値を記憶するためのＤＦＥフィルタ入力データメモリ２１８を更に備える。回路２００は、レジスタ２０４に記憶されている出力信号Ｓｏｕｔの値から入力信号Ｓｉｎ１の値を生成するためのスライサ２１７を備えている。
【００８１】
信号Ｓｉｎ１のこれらの値は、マルチプレクサ２１６を通してメモリ２１８に供給される。また、メモリ２１８は、マルチプレクサ２１６を通してメモリ２０３から供給されたオリジナルのトレイニング系列の値を記憶する。マルチプレクサ２１９は、乗算器２０７及び遅延セル２１２の両者に、メモリ２０２に記憶されているトレイニング系列Ｔｉの値、及びメモリ２１８に記憶されている信号Ｓｉｎ２の値を供給する。
【００８２】
出力信号Ｓｏｕｔの値は、出力信号Ｓｏｕｔ１ｎと出力信号Ｓｏｕｔ２の値の総和である。信号Ｓｏｕｔ１の値は、メモリ２０１に記憶されているＦＥフィルタの係数の値、及びメモリ２０２に記憶されている系列Ｔｉの値から計算される。信号Ｓｏｕｔ１のこの値は、前のパラグラフで乗算器２０７、加算器２０８及びレジスタ２０４により計算される。
【００８３】
次いで、信号Ｓｏｕｔ２の値は、メモリ２０１に記憶されているＤＦＥフィルタの係数の値、メモリ２１８に記憶されている信号Ｓｉｎ２の値から計算される。信号Ｓｏｕｔ２の値は、上述したようなやり方で乗算器２０７、加算器２０８及びレジスタ２０４により導出される。レジスタ２０４には、信号Ｓｏｕｔ１の導出された値が初期的にロードされている。次いで、計算の最後で、出力信号Ｓｏｕｔの値はレジスタ２０４から検索される場合がある。
【００８４】
誤差信号Ｅは、エラーカリキュレータ２０６により導出され、レジスタ２０５に記憶される。メモリ２０１に記憶されているフィルタ回路１００の係数は、前のパラグラフで説明されたようなやり方で、遅延セル２１２、乗算器２１３、乗算器２１及び加算器２１４により更新される。
【００８５】
ＤＦＥフィルタの特定の係数が更新されたとき、マルチプレクサ２１９は、遅延セル２１２にメモリ２１８に記憶されている信号Ｓｉｎ２の値を供給する。ＦＥフィル他の特定の係数が更新されたとき、マルチプレクサ２１９は、遅延セル２１２にメモリ２０２に記憶されている系列Ｔｉの値を供給する。
【００８６】
図８は、本発明の装置１０の好適な実施の形態を示している。この好適な実施の形態では、装置１０は、それ自身が数個の有限長インパルス応答（ＦＩＲ）フィルタのグループを有しているフィルタ１００を備えている。図８では、３つのフィルタ１６０，１６２及び１６４が示されている。これらのフィルタ１６０，１６２及び１６４は、直列に配置されている。
【００８７】
また、フィルタ１００は、２つの連続するＦＩＲフィルタ１６０，１６２及び１６４の間に配置されている機器構成可能なデータ遅延セル１６６及び１６８を備えている。したがって、セル１６６は、ＦＩＲフィルタ１６０及び１６２の間に配置されている。
【００８８】
セル１６８は、ＦＩＲフィルタ１６２と次の連続するＦＩＲフィルタの間に配置されている。フィルタ１００のかかる実施の形態は、米国特許第４，７８２，４５８号に記載されている。かかるフィルタ１００は、通信チャネルの静的又は準静的なマルチパスエコーについて補償するために使用される。
【００８９】
フィルタ１６０，１６２及び１６４は、異なるマルチパスエコーについて補償するものであり、エコーのそれぞれは、それぞれの遅延を有している。遅延セル１６６及び１６８は、ＦＩＲフィルタ１６０，１６２及び１６４の間のフィルタリング経路においてそれぞれの遅延（遅延１及び遅延２）を導入する。
【００９０】
前に示されたようなフルレングスの適応フィルタを使用するよりむしろ、予期しうるエコー遅延の全体のレンジについて、フィルタ１０は、２つの連続するＦＩＲフィルタの間に、機器構成可能なデータ遅延セル１６６及び１６８を有するＦＩＲフィルタ１６０，１６２及び１６４を備えている。
【００９１】
図８の装置１０は、係数更新回路２００を更に備えている。この実施の形態では、回路２００は、上述したようなフィルタ係数の最適値を導出するためのＤＳＰユニットを備えている。また、回路２００は、係数メモリ２０１、入力データメモリ２０２を備えており、この両者は、前の実施の形態で記載されている。
【００９２】
図８の実施の形態の回路２００は、図３の実施の形態の回路２００に加えて、データ遅延カリキュレータ２２０を備えている。係数メモリ２０１は、あたかもフィルタ１００がフルレングスフィルタであり、一連のＦＩＲフィルタでないかのようにフィルタ１００の係数の値を記憶する。したがって、メモリ２０１に記憶される係数は、フィルタ１００のトータルレングスをカバーする。
【００９３】
通信チャネルのエコーの性質のために、メモリ２０１に記憶されている係数の中には、非常に小さな値であるか、又は零であるものがある。遅延カリキュレータ２２０は、それぞれの遅延セル１６６及び１６８により導入されたそれぞれの遅延（遅延１及び遅延２）を計算することを可能にする。カリキュレータ２２０は、メモリ２０１に記憶されている係数の値から、これらの遅延を導出する。
【００９４】
メモリ２０１に記憶されている係数、これは、関心のある長い遅延のエコーに対応し、ＦＩＲフィルタ１６０，１６２及び１６４の係数であり、最小閾値を超える非零の値を有する係数である。これらの係数は、カリキュレータ２２０により容易に識別することができ、それらの位置を即座に知ることができる。
【００９５】
次いで、それらの位置を使用して、セル１６６及び１６８のフィルタの遅延を決定することができる。遅延は、２つの連続するＦＩＲフィルタ１６０，１６２又は１６４の決定された係数のセット間での閾値よりも下の値を有する係数の数をカウントすることにより決定される場合がある。
【００９６】
なお、記載された方法に関して、本発明の範囲から逸脱することなく、変更又は改造が提案されても良い。たとえば、配線された電子回路により、又は代替的にコンピュータ読み取り可能なメディアに記憶されている命令のセットにより、本処理方法が様々なやり方で実現されてもよい。かかる命令は、上記回路の少なくとも１部を置き換えるものであり、コンピュータ又はデジタルプロセッサの制御下で実行可能であり、置き換えられた回路で達成される機能と同じ機能が実行される。
【図面の簡単な説明】
【図１】本発明の装置のブロック図である。
【図２】本発明の処理方法のフローチャートである。
【図３】本発明の装置の機能的な実施の形態を示す図である。
【図４】本発明の係数更新回路の機能的な実施の形態を示す図である。
【図５】本発明の係数更新回路の機能的な実施の形態を示す図である。
【図６】本発明の装置の機能的な実施の形態を示す図である。
【図７】本発明の装置の機能的な実施の形態を示す図である。
【図８】

Claims (12)

1. セットのうちのそれぞれ１つがデータ系列のそれぞれを含み、前記セットのうちの少なくとも最初の１つがトレイニング系列を含む連続するデータのセットを処理する方法であって、
   調節可能なフィルタ係数を有するフィルタを使用して、前記最初のセットのデータ系列をフィルタリングするステップと、
   前記データ系列をフィルタリングする一方で、前記トレイニング系列を処理して前記フィルタ係数のうちの特定の１つについて最適値を導出するステップと、
   別のデータ系列のフィルタリングの前に、前記特定のフィルタ係数の前の値を前記導出された最適値で置き換えるステップと、
   を備える方法。
2. 調節可能なイコライジング係数を有するイコライザを使用して前記トレイニング系列をイコライズするステップをさらに備え、
   前記最適値は、前記イコライゼーションの最後での、前記特定のフィルタ係数と同じ位置を有するイコライジング係数からなる値である、
   請求項１記載の方法。
3. 前記イコライジング係数は、前記トレイニング系列の第１の値と、前記イコライザによる前記トレイニング系列のフィルタリングから生じた信号と前記イコライザにより認識される参照トレイニング系列との間の不一致を表す誤差信号の第２の値との積である更新量を使用して調整される、
   請求項２記載の方法。
4. 少なくとも１つのフィルタ係数は、前記データ系列のブラインド・イコライゼーションから変更される、請求項１記載の方法。
5. セットのうちのそれぞれ１つがデータ系列のそれぞれを含み、前記セットのうちの少なくとも最初の１つがトレイニング系列を含む連続するデータのセットを処理するための装置であって、
   調節可能なフィルタ係数を有するフィルタと、
   前記フィルタが前記最初のセットのデータ系列をフィルタリングして、前記フィルタ係数のうちの少なくとも特定の１つの最適値を導出する一方で、前記最初のセットの前記トレイニング系列を処理し、別のデータ系列のフィルタリングの前に前記最適値を前記フィルタに供給するための更新回路と、
   を備える装置。
6. 前記フィルタは、フォワードイコライザ、デシジョンフィードバックイコライザを備える、請求項５記載の装置。
7. 前記更新回路は、前記トレイニング系列をイコライズするために調節可能なイコライジング係数を有するイコライザをさらに備え、
   前記最適値は、前記係数の最後での、前記特定のフィルタ係数と同じ位置を有するイコライジング係数からなる値である、請求項５記載の装置。
8. 前記更新回路は、
   前記トレイニング系列をイコライズするために調節可能なイコラインジング係数を有し、イコライズされたトレイニング系列を生成するためのイコライザと、
   前記トレイニング系列の値を記憶するための第１メモリユニットと、
   前記イコライジング係数を記憶するための第２メモリユニットと、
   前記イコライズされたトレイニング系列と、前記更新回路に認識される参照トレイニング系列からの誤差系列を導出するためのエラーカリキュレータと、
   前記トレイニング系列の第１の値、適応パラメータの第２の値及び前記誤差系列の第３の値の積としての更新量を使用して、前記最適値を導出するためのカリキュレータと、
   を備える請求項５記載の装置。
9. 前記イコライザは、
   指定期間の間、前記イコライジング係数のそれぞれの値を前記トレイニング系列のそれぞれの値で乗算するための乗算器と、
   前記乗算器により導出された積の総和を累積するためのアキュムレータと、
   を備える請求項７記載の装置。
10. 前記フィルタは、前記データ系列のブラインド・イコライゼーションを実行することにより、前記係数のうちの少なくとも特定の１つを変更する、請求項５記載の装置。
11. 前記フィルタは、
    直列に接続される複数の有限インパルス応答フィルタと、
    ２つの連続する有限インパルス応答フィルタの間にそれぞれ配置され、有限インパルス応答フィルタのそれぞれの間に遅延のそれぞれを導入する少なくとも１つの機器構成可能な遅延セルと、を備える請求項５記載の装置。
12. 前記更新回路は、
    前記フィルタ係数の最適値のそれぞれを導出するためのデジタル信号処理ユニットと、
    前記導出された最適値から遅延を決定するための遅延カリキュレータと、を備える、請求項１１記載の装置。

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