JP2004180291A

JP2004180291A - フィルタセル数を減少させる方法、チャンネル等化方法、チャンネル等化器の係数更新回路、およびチャンネル等化器

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Publication number: JP2004180291A
Application number: JP2003381248A
Authority: JP
Inventors: Binko Kim; 敏鎬金; Jae-Hong Park; 宰弘朴; Jong-Wha Chung; 正和鄭
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-11-23
Filing date: 2003-11-11
Publication date: 2004-06-24
Also published as: KR20040045520A; US7535954B2; KR100498465B1; US20040101075A1

Abstract

【課題】通信システムの消費電力を減少させることができるチャンネル等化方法及びチャンネル等化器を提供する。
【解決手段】フィルタリング回路は、受信されたＤＳｉを多数のフィルタセルに保存するためにデータ値でフィルタリングし、各フィルタセルは、少なくとも一つのデータ値を保存し、前記保存されたデータ値に関連した係数を保存し、係数更新回路は、少なくとも一つのパラメータに基づいて係数を更新し、更新された係数をしきい値と比較し、そして、比較結果に基づいて選択された係数のフィルタセルは更新される係数を有するフィルタセル数を減少させる。
【選択図】図１

Description

本発明はチャンネル等化方法及びチャンネル等化器に係り、より詳細には、デジタル通信システムでのチャンネル等化方法及びチャンネル等化器に関する。

チャンネル等化は、デジタル通信システムに一般的に使われる信号処理技術である。チャンネル等化の基本的な目的は、チャンネルノイズ、チャンネル歪曲、多重経路及びマルチユーザ干渉から通信システムの性能を向上させるためのものである。
チャンネル等化器は、家電機器、例えばデジタルＴＶ（ＤＴＶ）及び個人通信システムで使われ、前記家電機器に使われる多様な等化器は、入力信号対雑音比を高め、入力信号のシンボルエラー率を下げる。

改善されたＴＶシステム委員会（ＡｄｖａｎｃｅｄＴｅｌｅｖｉｓｉｏｎＳｙｓｔｅｍｓＣｏｍｍｉｔｔｅｅ：ＡＴＳＣ）は、デジタル高鮮明ＴＶ（ＨｉｇｈＤｅｆｉｎｉｔｉｏｎＴｅｌｅｖｉｓｉｏｎ：ＨＤＴＶ）についての標準を提供する。
２００１年８月７日のＡＴＳＣ文書Ａ５３Ｂは、デジタルＴＶに関する承認された標準を記述し、１９９５年１０月４日のＡＴＳＣ文書Ａ５４はこの標準の利用に関する指示を提供する。

このような標準は、地上放送、ケーブル、または衛星チャンネルを通じて送信されたビデオ信号に統合された特定のトレーニング順次を列挙する。ＡＴＳＣ文書Ａ５４は、チャンネル歪曲を適当に補償するように、等化器のフィルタ応答を適応させる方法を開示する。

このような公知の方法で、等化器が第一に始められる時、等化器の係数は大体チャンネル歪曲を適当に補償するように設定されない。
等化器係数の収束を強制するために、公知の元来のトレーニング順次が送信される。エラー信号は、適応等化器の出力からトレーニング順次の局部的に発生した写本を減算して形成される。

係数はエラー信号を最小化するように設定され、等化器のトレーニング順次との適応後に、等化器はビデオ信号のフィルタリングのために利用される。
通常的なチャンネル等化方法として線形フィルタを使用する。しかし、通信チャンネルによるインパルスノイズと非線形歪曲とを効果的に除去し、等化器の性能を向上させるためにフィードバック形態を有する非線形フィルタを使用している。

等化器のタップ係数更新アルゴリズムとして、構造が簡単で計算量が少ない最小平均自乗アルゴリズムが使われている。
最小平均自乗アルゴリズムは遅い収束速度を有する。順次に通信伝送速度が速くなり、長い遅延を有する多重経路環境に適した等化器を具現するために、短い訓練信号間に早い収束特性を有するチャンネル等化器が必要になった。

早い収束特性を有するアルゴリズムのうち代表的なアルゴリズムがカルマンアルゴリズムである。カルマンアルゴリズムは強力な性能にも拘わらず、多い計算量を必要とするので、実際通信システムの適用には多くの限界がある。しかし、ハードウェアの急速な発展によってカルマンアルゴリズムの使用が盛んになっている。

しかし、カルマンアルゴリズムの計算量の多さは相変らず問題となっており、最適のチャンネル等化を実行するために、効果的にカルマンアルゴリズムの計算量を少なくする方法が必要である。

本発明が解決しようとする技術的な課題は、ＤＴＶチャンネルのような長い遅延を有する多重経路チャンネル下で、早い収束特性を有するカルマンアルゴリズムを利用したチャンネル等化時に発生する多い計算量を少なくするための効果的なタップ割当方法を利用し、多い計算量と電力消耗とを示すカルマンアルゴリズムを利用した等化器の計算量と電力消耗とを減らす方法を提供する。

前記課題を解決するために、本発明の通信システムのチャンネル等化器で係数を更新するのに必要なフィルタセル数を減少させる方法において、データシーケンスを調整可能な多数の係数を有する多数のフィルタセルに保存するために多数のデータ値にフィルタリングする段階と、前記データシーケンスをフィルタリングする間、前記多数の係数のうち少なくとも一つの係数に対する最適値を誘導する段階と、更新された係数値を提供するために前記少なくとも一つの係数を前記誘導された最適値に更新する段階と、前記更新された係数値と与えられたしきい値とを比較し、更新される係数値を有するフィルタセルのうち少なくとも一つのフィルタセル数を減らす段階と、を備える。

前記更新された係数値が前記しきい値より小さな場合、前記更新された係数値を有するフィルタセルを０に設定する段階をさらに備える。

また、チャンネル等化方法において、データシーケンスを調整可能な多数の係数を有する多数のフィルタセルに保存するために多数のデータ値にフィルタリングする段階と、現在フィルタリングされているデータシーケンスと関連して伝送されたトレーニング順次及び既知のトレーニング順次に基づいて多数の係数のうち少なくとも一つの係数に対する最適値を誘導する段階と、前記誘導された最適値、カルマン利得及び前記伝送されたトレーニング順次と前記既知のトレーニング順次間の差を利用して更新された係数値を提供するために前記少なくとも一つの係数を更新する段階と、所定のしきい値及び前記更新された係数を比較する段階と、前記比較結果に基づいて更新される係数を有するフィルタセル数を減らす段階と、を備えることを特徴とする。

前記フィルタセル数を減らす段階は、前記更新された係数値が前記所定のしきい値より小さな場合、前記更新された係数を有するフィルタセルを０に設定する段階であることを特徴とする。

また、通信システムのチャンネル等化器の係数更新回路において、受信されたデータシーケンスのデータ値と関連した係数を保存する保存手段と、少なくとも一つのパラメータに基づいて前記係数を更新する更新手段と、前記更新された係数としきい値とを比較する比較手段と、前記比較結果に基づいて選択された係数のフィルタセルを選択する選択手段と、を備える。

前記更新手段は、少なくとも一つの前記誘導された最適値、カルマン利得及び前記伝送されたトレーニング順次と前記既知のトレーニング順次間の差を利用して前記係数を更新することを特徴とする。

前記比較手段は、前記更新された係数値が前記しきい値より小さな場合、更新された係数値を０に設定し、その他の場合、更新されるフィルタセルを選択することを特徴とする。

さらにまた、チャンネル等化器において、データシーケンスをフィルタリングし、前記フィルタリングされたデータシーケンスのデータ値を受信するための多数のフィルタセルを備え、各フィルタセルは調整可能な係数を備えるフィルタリング回路と、前記データシーケンスをフィルタリングする間、多数の係数のうち少なくとも一つの係数の最適値を誘導し、前記最適値に基づいて更新された係数を決定し、前記更新された係数値と与えられたしきい値とを比較し、前記更新された係数値が前記しきい値より小さな場合、前記更新された係数値を有するフィルタセルを０に設定する係数更新回路と、を備える。

さらにまた、チャンネル等化器において、データシーケンスをフィルタリングし、前記フィルタリングされたデータシーケンスのデータ値を受信するための多数のフィルタセルを備え、各フィルタセルは調整可能な係数を備えるフィルタリング回路と、現在フィルタリングされているデータシーケンスと関連して伝送されたトレーニング順次及び既知のトレーニング順次に基づいて多数の係数のうち少なくとも一つの係数に対する最適値を誘導し、前記誘導された最適値、カルマン利得及び前記関連トレーニング順次と前記既知のトレーニング順次間の差に基づいて更新される係数を決定し、更新された係数値と与えられたしきい値とを比較し、その比較結果に基づいて更新される係数を有するフィルタセル数を減少させる係数更新回路と、を備える。

本発明によるチャンネル等化方法及びチャンネル等化器等は、チャンネル等化器の係数を更新する時に所要される計算量を少なくするので、全体的な消費電力は減少する効果がある。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に示された同じ参照符号は同じ部材を示す。

本発明によるチャンネル等化方法及びチャンネル等化器の理解を助けるために、カルマンアルゴリズムを使用してフィルタのフィルタセル（またはタップ）を具現する方法を簡単に説明すれば、次の通りである。

ｔという瞬間的な時間に受信された受信データをベクトルＤ(ｔ)と表示すれば、数学式１の通りである。

ここで、Ｔは逆行列を示す。

受信されたデータＤ(ｔ)は多重経路を通過しつつ歪曲されて信号間干渉を起こし、それに雑音が混じった形態の信号である。チャンネル等化器は、チャンネルを通じてデータを受信し、受信されたデータ及びトレーニング信号を比較し、その比較結果によってチャンネルの特性を把握することによって元来のデータを復元する。

ｔという瞬間的な時間のフィルタセル係数ベクトル（タップ係数、等化器の係数：Ｃ(ｔ)）は数式２で表現される。

ここで、ｅ(ｔ)はｔという瞬間的な時間に受信端（またはチャンネル等化器）の既知のトレーニング信号及びチャンネル等化器の出力信号間の差を意味し、Ｋ（ｔ）は数式３で表現されるカルマン利得を示す。

ここで、０.９＜λ＜１であり、Ｐ(ｔ−１)はエラーコバリアンスマトリックスである。
したがって、エラーコバリアンスマトリックスＰ(ｔ)は数式４で表現される。

前述したカルマンアルゴリズムを利用してフィルタセル（タップ）の係数を更新する場合の計算量は、数式５で表現される。

ここで、Ｃは定数を示し、Ｎはフィードフォワードフィルタセル及びフィードバックフィルタセル数を加えたフィルタセルの総和の長さを示し、(Ｎ×Ｎ）はＮ個の行とＮ個の列とよりなる行列を示す。
数式５を参照すれば、カルマンアルゴリズムを利用するフィルタの多い計算量は（Ｎ×Ｎ）及び（Ｎ×１)・(１×Ｎ）の計算から発生するので、カルマンアルゴリズムを利用するフィルタの計算量はＯ（Ｎ^２）と表示されうる。

図１は、本発明の実施例によるチャンネル等化器のブロック図を示す。図１のチャンネル等化器１００は、地上波ＤＴＶ受信システムの受信器に使われる。チャンネル等化器１００は、フィルタリング回路２００及び係数更新回路３００を備える。

フィルタリング回路２００は、入力されるデータ(Ｄｉ)（ｉは自然数）を受信し、フィルタリングし、その結果を係数更新回路３００に出力する。フィルタリング回路２００は、多数のフィルタセルを備え、各フィルタセルは調整可能な係数を有する。係数更新回路３００は、前記多数の調整可能な係数のうち少なくとも一つの係数を調整する。

各Ｄｉは各トレーニング順次（ＴｒａｉｎｉｎｇＳｅｑｕｅｎｃｅ：ＴＳｉ）及び各データシーケンス（ＤａｔａｓｅＳｅｑｕｅｎｃｅ：ＤＳｉ）を備える。係数更新回路３００は、受信されたＴＳｉの等化を通じて前記多数の調整可能な係数中で与えられた係数を更新する。

すなわち、チャンネル等化器１００は、調整可能な係数を有するフィルタセルを多数備えるフィルタリング回路２００、及び現在フィルタリングされているＤＳｉと関連して伝送されたＴＳｉ及び既知のＴＳｉを利用して係数のうち少なくとも特定の一つの係数に対する最適値を誘導し、前記誘導された最適値、カルマン利得、及び前記伝送されたＴＳｉと前記既知のＴＳｉ間の差を利用して対応する係数を更新し、所定のしきい値及び更新された係数を比較し、その比較結果によって更新する係数を有するフィルタセル数を減らす係数更新回路３００を備える。

図２は、本発明の実施例によるチャンネル等化方法を示すフローチャートである。図２を参照すれば、段階４１０は受信されたＤＳｉをフィルタリングする。
段階４２０は、現在フィルタリングされているＤＳｉと関連して送信された受信されたＴＳｉと受信端で既知のＴＳｉとを利用して係数に対する最適値を誘導する。

段階４１０及び段階４２０は、時間的にオーバラップされうる。
段階４３０は、段階４２０から誘導された係数の最適値、カルマン利得、そして、送信されたトレーニング信号と受信端で既知のトレーニング信号間のエラーを利用して係数を更新する。

段階４４０は、所定のしきい値と段階４３０で更新された係数値とを比較し、その比較結果によって更新するフィルタセル（またはタップ）を選別する。すなわち、段階４４０は、前記しきい値より小さな係数値を有するフィルタセルを０と指定し、残りのフィルタセルを選別して更新するフィルタセル数を減らす。そして、係数が更新されば、新しいＤＳｉのフィルタリングが始められる。

図３は、本発明の実施例によるチャンネル等化器の詳細なブロック図を示す。図３を参照すれば、チャンネル等化器１００は、フィルタリング回路２００及び係数更新回路３００を備える。チャンネル等化器１００は連続的に入力されるＤｉを受信し、出力信号Ｘ_ｏｕｔを出力する。

フィルタリング回路２００は、多数のフィルタセル２１０_ｍ，２２０_ｎ（ｍ及びｎは自然数）及び加算器２９０を備える。多数のフィルタセル２１０_ｍ（ｍは自然数）各々はフィードフォワードフィルタであり、多数のフィルタセル２２０_ｎ（ｎは自然数）各々はフィードバックフィルタである。

多数のフィルタセル２１０_ｍ各々はデータレジスタ２３０_ｍ、係数レジスタ２４０_ｍ及び乗算器２５０_ｍを備え、多数のフィルタセル２２０_ｎ各々はデータレジスタ２６０_ｎ、係数レジスタ２７０_ｎ及び乗算器２８０_ｎを備える。

各データレジスタ２３０_ｍは、各々の係数ＣＫと現在関連するＤＳｉのデータ値を保存し、各係数レジスタ２４０_ｍ，２７０_ｎは係数ＣＫの現在値を保存する。各データレジスタ２６０_ｎは各々の係数ＣＫと現在関連するフィードバックＤＳｉのデータ値を保存する。

ＴＳｉは、係数更新回路３００内のＴＳｉメモリ３５０に保存されている。ＴＳｉは、値Ｔｉ（１），Ｔｉ（２），．．．，Ｔｉ（ｍ）を有するｍ個の連続的なデータで構成される。

ＤＳｉを受信する時、フィルタリング回路２００は、時間ｔでの瞬間に、ＤＳｉの値ＤＳｉ（ｔ）を受信する。ＤＳｉは、フィルタリング回路２００に伝送され、ＤＳｉの値は次のようなフィルタリング回路２００のフィルタセル２１０_ｍ，２２０_ｎに保存される。

時間ｔで、ＤＳｉの値ＤＳｉ（ｔ）はフィルタリング回路２００によって受信され、第１フィルタセル２１０_１のデータレジスタ２３０_１に保存される。
次の時間ｔ＋１で、ＤＳｉの値ＤＳｉ（ｔ）はデータレジスタ２３０_１から第２フィルタセル２１０_２のデータレジスタ（図示せず）に伝えられる。同時に、次のＤＳｉの値ＤＳｉ（ｔ＋１）はフィルタリング回路２００によって受信されて第１フィルタセル２１０_１のデータレジスタ２３０_１に保存される。

次の時間ｔ＋２で、ＤＳｉの値ＤＳｉ（ｔ）は第２フィルタセル２１０_２のデータレジスタ（図示せず）から第３フィルタセル２１０_３のデータレジスタ（図示せず）に伝えられ、ＤＳｉの値Ｄｉ（ｔ＋１）は第１フィルタセル２１０_２のデータレジスタ２３０_１から第２フィルタセル２１０_２のデータレジスタ（図示せず）に伝えられる。同時に、次のＤＳｉの値Ｄｉ（ｔ＋２）はフィルタリング回路２００によって受信され、第１フィルタセル２１０_１のデータレジスタ２３０_１に保存される。

与えられた時間ｔで、各々のフィルタセル２１０_ｍ，２２０_ｎ内で、各々の乗算器２５０_ｍ，２８０_ｎは対応する係数レジスタ２４０_ｍ，２７０_ｎに保存された係数ＣＫの値と対応するデータレジスタ２３０_ｍ，２６０_ｎに保存されたデータの値を受信する。
各々の乗算器２５０_ｍ，２８０_ｎは、２つの受信された値の乗を計算し、その結果を加算器２９０に提供する。

加算器２９０は、乗算器２４０_１ないし２４０_ｍから受信された全ての乗の和と乗算器２５０_２ないし２５０_ｍ，及び２８０_１ないし２８０_ｎから受信された全ての乗の和の差Ｚ_ｏｕｔを係数更新回路３００のＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）３７０に出力する。

係数更新回路３００は、係数メモリ３１０、カルマン利得メモリ３２０、エラーコバリアンスメモリ３３０、データメモリ３４０、ＴＳｉメモリ３５０、ＤＳＰ３７０及びＤＦＥ（ＤｅｃｉｓｉｏｎＦｅｅｄｂａｃｋＥｑｕａｌｉｚｅｒ）入力データメモリ３８０を備える。

係数メモリ３１０は、各フィルタセル２１０_ｍ，２２０_ｎの係数ＣＫを保存し、カルマン利得メモリ３２０はカルマン利得Ｋ（ｔ）（ベクトル）を保存し、エラーコバリアンスメモリ３３０はエラーコバリアンスマトリックスＰ（ｔ）を保存する。データメモリ３４０は、受信されたＴＳｉの値を保存する。

ＴＳｉメモリ３５０は、ＴＳｉの送信器によって初期に送信されたバージョンの原ＴＳｉを保存する。
比較器３６０は、係数メモリ３１０の出力信号を受信し、所定の制御命令によって所定のしきい値と前記係数メモリ３１０の出力信号とを比較し、前記係数メモリ３１０の出力信号が前記しきい値より小さな場合、前記係数メモリ３１０の出力信号を０と指定する。

ＤＳＰ３７０は、比較器３６０、カルマン利得メモリ３２０、エラーコバリアンスメモリ３３０、データメモリ３４０、ＴＳｉメモリ３５０、及び加算器２９０の出力信号を受信し、受信されたＴＳｉをプロセシングし、フィルタセルの特定の一つの係数Ｃｋに対する最適値を誘導し、その結果をＤＦＥ入力データメモリ３８０に出力する。

ＤＦＥ入力データメモリ３８０は、ＤＳＰ３７０から出力される信号Ｘ_ｏｕｔを多数のフィルタセル２２０_ｎのデータレジスタ２６０_ｎに出力する。
ＤＳＰ３７０は、受信されたＴＳｉの等化を実行する。受信されたＴＳｉの等化を実行する間、ＤＳＰ３７０は比較器３６０で０と指定した係数を除外した残りの値だけを等化するために係数の順序を新しく割当て、その順序によってカルマン利得値、エラーコバリアンス値、データ値、及びＴＳｉ値を割当てる。

受信されたＴＳｉの等化は、係数メモリ３１０に保存された係数Ｃｋの値を利用して、ＤＳＰ３７０が受信されたＴＳｉをフィルタリングすることを含む。ＤＳＰ３７０によって受信されたＴＳｉをフィルタリングする間、比較器３６０を通過した係数メモリ３１０に保存された係数の値は、等化後に受信されたＴＳｉがＴＳｉメモリ３５０に保存された元来のＴＳｉをエミュレートするために、ＤＳＰ３７０によって反復的に調整される。
前記係数の最適コストは、等化過程の終わり部分で係数メモリ３１０から検索されうる係数Ｃｋの調整された値である。

図４は、図１に示された係数更新回路の機能的ブロックを示す。図４を参照すれば、係数更新回路３００は、係数メモリ３１０、カルマン利得メモリ３２０、エラーコバリアンスメモリ３３０、データメモリ３４０、ＴＳｉメモリ３５０、ＤＦＥ入力データメモリ３８０、タップ割当てメモリ３８１、係数割当てメモリ３８７、タップ番地メモリ３８３、比較器３６０、制御器３８５、カルマン利得計算器３２５、エラーコバリアンス計算器３３５、エラー計算器３９３、マルチプレクサ３９７、スライサ３９５、加算器３８９、及び乗算器３９３を備える。

係数更新回路３００は、係数メモリ３１０に保存された係数Ｃｋの値を利用して、データメモリ３４０に保存されたＤＳｉの各々の値とＴＳｉメモリ３５０に保存されたＴＳｉの各々の値との乗及び加算器２９０の出力信号Ｚ_ｏｕｔから、出力信号Ｘ_ｏｕｔを出力する。

制御器３８５は、初期値でフィルタセル数を保存しているが、比較期３６０が動作する時点で比較器３６０の動作を制御する。最初に比較器３６０が動作した後で、制御器３８５は、トレーニング期間にタップ番地メモリ３８３に保存されたフィルタセルの番号を計算し、推定されたチャンネルの遅延多重経路の時間を計算し、計算された時間だけ後に再び比較器３６０を動作させる。

比較器３６０は、係数メモリ３１０から出力されるフィルタセルの係数値を受信し、前記受信された各フィルタセルの係数値と所定のしきい値とを比較し、前記受信された各フィルタセルの係数値が前記しきい値より小さな場合、前記各フィルタセルの係数値を０にし、０値を有する係数以外のフィルタセルの番号をタップ割当てメモリ３８１に保存し、フィルタセルの番号に当たる係数の値は係数割当てメモリ３８７に保存する。

各々のエネルギーを有するフィルタセルの番号は、初期に割当てられたフィルタセルの番号に合うようにタップ番地メモリ３８３に保存される。タップ割当てメモリ３８１に保存された各フィルタセルの番号は、カルマン利得メモリ３２０、エラーコバリアンスメモリ３３０及びデータメモリ３４０に提供される。

カルマン利得メモリ３２０は、タップ割当てメモリ３８１から提供された各フィルタセルの番号を、カルマン利得メモリ３２０に保存されているカルマン利得ベクトルに代入し、タップ割当てメモリ３８１から提供されたフィルタセルの番号以外のカルマン利得要素を除外した新しいカルマン利得ベクトルを作る。

エラーコバリアンスメモリ３３０は、タップ割当てメモリ３８１から提供されたフィルタセルの番号以外の行要素及び列要素を除去した残りの行及び列をもって、新しいマトリックスを作る。比較器３６０を通過した係数だけで構成される新しい係数ベクトルが生成される。

カルマン利得計算器３２５は、カルマン利得メモリ３２０から提供されたカルマン利得ベクトル、エラーコバリアンスメモリ３３０から提供されたエラーコバリアンスマトリックス、データメモリ３４０から提供された現在時間ｔ時点での受信データベクトル、及びλ（０.９＜λ＜１）値を利用してカルマン利得を計算し、更新されたカルマン利得をカルマン利得メモリ３２０に保存する。

エラーコバリアンス計算器３３５は、エラーコバリアンスメモリ３３０から提供されたエラーコバリアンスマトリックス、カルマン利得計算器３２５から提供された更新されたカルマン利得ベクトル、データメモリ３４０から提供された現在時間ｔ時点での受信データベクトル、及びλ（０.９＜λ＜１）値を利用してエラーコバリアンスマトリックスを更新し、更新された値をエラーコバリアンスメモリ３３０に保存する。

ＭＵＸ３９７は、トレーニング期間にはＴＳｉメモリ３５０から提供された現在時点ｔでのＴＳｉを提供されてエラー計算器３９３及びＤＦＥ入力データメモリ３８０に提供し、トレーニングが終わった時点では、スライサ３９５を通過した値を、エラー計算器３９３及びＤＦＥ入力データメモリ３８０に提供する。

エラー計算器３９３では、ＭＵＸ３９７から提供される値と図３の加算器２９０から提供される値との差ｅ（ｔ）を求めて、乗算器３９１に提供する。スライサ３９５は、図３の加算器２９０から提供される値を、元の送信信号と最も近い値に変える。ＤＦＥ入力データメモリ３８０は、ＭＵＸ３９７から提供された値を、各フィードバックフィルタセル２２０_ｎのデータレジスタ２６０_ｎに提供する。

乗算器３９１は、エラー計算器３９３から提供されたエラー値ｅ（ｔ）及びカルマン利得計算器３２５から提供される値をかけ、その結果を加算器３８９に提供する。
加算器３８９は、乗算器３９１から提供されたベクトルと係数割当てメモリ３８７から提供された新しい係数ベクトルとを加え、その結果を係数メモリ３１０に出力する。この場合、係数メモリ３１０は、加算器３５９の出力信号を受信して、係数ベクトルを更新して更新された係数ベクトルを保存する。
係数を更新する共通のアルゴリズムは、エラー信号を最小化することを目的とする。

係数更新回路３００の重要なプロセスは、比較器３６０を通過してタップ割当てメモリ３８１に入力されたフィルタセルの番号を、カルマン利得メモリ３２０及びエラーコバリアンスメモリ３３０に提供して、カルマン利得とエラーコバリアンスマトリックスとを更新する。したがって、本発明によるチャンネル等化器は、小さなフィルタセルだけをもって、カルマン利得とエラーコバリアンスマトリックスとを計算できる。したがって、カルマン利得とエラーコバリアンスマトリックスとを計算するための消費電力が減少する。

また、係数割当てメモリ３８１は、必要なフィルタセルだけを使用して新しい係数ベクトルを作れるので、元来の信号に影響を与えるチャンネルの歪曲された部分だけを効果的に更新する。したがって、本発明によるチャンネル等化方法は、従来の全体のフィルタセルを利用して係数を更新することより、さらに良好な性能を得られる。

もし、本発明によるチャンネル等化器が１０個のフィルタセルを使用すると仮定すれば、時点ｔでのフィルタセル係数ベクトルＣ（ｔ）＝［１０×１］は、数式６の通りである。

そして、カルマン利得Ｋ（ｔ）＝［１０×１］は数式７の通りである。

そして、エラーコバリアンスマトリックスＰ（ｔ）＝［１０×１０］は、数式８の通りである。

また、データＤ（ｔ）＝［１０×１］は、数式９の通りである。

この時、比較器３６０が動作する初期条件を満足し、比較器３６０を通過した係数ベクトルＣ（ｔ）＝［１０×１］が数式１０の通りであれば、タップ割当てメモリ３８１に０でない値を有するフィルタセルの番号（またはメモリ住所）である（１,２,７,１０）が入力され、係数割当てメモリ３１０には、数式１１のような新しいフィルタセル係数ベクトルＣｎ（ｔ）＝［４×１］が保存される。

タップ割当てメモリ３８１から出力される住所に応答し、新しく生成されたカルマン利得Ｋｎ（ｔ）＝［４×１］は、数式１２の通りである。

そして、タップ割当てメモリ３８１から出力される住所に応答し、新しく生成されたエラーコバリアンスマトリックスＰｎ（ｔ）＝［４×４］は数式１３の通りである。

この場合、データＤ（ｔ）＝［４×１］は、数式１４の通りである。

トレーニング期間にはタップ番地メモリ３８３に保存された値で多重経路の遅延時間が分かり、多重経路の遅延時間だけ後に再び比較器３６０を動作させることによって更新されなければならないフィルタセル数を減らし続けられる。したがって、係数を更新する時に所要される計算量が少なくなるので、全体的な消費電力が減少する。

本発明はデジタル通信システムのチャンネル等化器で使用されうる。

本発明の実施例によるチャンネル等化器のブロック図を示す。本発明の実施例によるチャンネル等化方法を示すフローチャートである。本発明の実施例によるチャンネル等化器の詳細なブロック図を示す。図１に示された係数更新回路の機能的ブロックを示す。

符号の説明

１００チャンネル等化器
２００フィルタリング回路
３００係数更新回路
Ｄｉデータ
ＤＳｉデータシーケンス
ＴＳｉトレーニング順次
Ｘ_ｏｕｔ出力信号

Claims

通信システムのチャンネル等化器で係数を更新するのに必要なフィルタセル数を減少させる方法において、
データシーケンスを調整可能な多数の係数を有する多数のフィルタセルに保存するために多数のデータ値にフィルタリングする段階と、
前記データシーケンスをフィルタリングする間、前記多数の係数のうち少なくとも一つの係数に対する最適値を誘導する段階と、
更新された係数値を提供するために前記少なくとも一つの係数を前記誘導された最適値に更新する段階と、
前記更新された係数値と与えられたしきい値とを比較し、更新される係数値を有するフィルタセルのうち少なくとも一つのフィルタセル数を減らす段階と、を備えることを特徴とするフィルタセル数を減少させる方法。
前記更新された係数値が前記しきい値より小さな場合、前記更新された係数値を有するフィルタセルを０に設定する段階をさらに備えることを特徴とする請求項１に記載のフィルタセル数を減少させる方法。
チャンネル等化方法において、
データシーケンスを調整可能な多数の係数を有する多数のフィルタセルに保存するために多数のデータ値にフィルタリングする段階と、
現在フィルタリングされているデータシーケンスと関連して伝送されたトレーニング順次及び既知のトレーニング順次に基づいて多数の係数のうち少なくとも一つの係数に対する最適値を誘導する段階と、
前記誘導された最適値、カルマン利得及び前記伝送されたトレーニング順次と前記既知のトレーニング順次間の差を利用して更新された係数値を提供するために前記少なくとも一つの係数を更新する段階と、
所定のしきい値及び前記更新された係数を比較する段階と、
前記比較結果に基づいて更新される係数を有するフィルタセル数を減らす段階と、を備えることを特徴とするチャンネル等化方法。
前記フィルタセル数を減らす段階は、前記更新された係数値が前記所定のしきい値より小さな場合、前記更新された係数を有するフィルタセルを０に設定する段階であることを特徴とする請求項３に記載のチャンネル等化方法。
通信システムのチャンネル等化器の係数更新回路において、
受信されたデータシーケンスのデータ値と関連した係数を保存する保存手段と、
少なくとも一つのパラメータに基づいて前記係数を更新する更新手段と、
前記更新された係数としきい値とを比較する比較手段と、
前記比較結果に基づいて選択された係数のフィルタセルを選択する選択手段と、を備えることを特徴とするチャンネル等化器の係数更新回路。
前記更新手段は、
少なくとも一つの前記誘導された最適値、カルマン利得及び前記伝送されたトレーニング順次と前記既知のトレーニング順次間の差を利用して前記係数を更新することを特徴とする請求項５に記載のチャンネル等化器の係数更新回路。
前記比較手段は、
前記更新された係数値が前記しきい値より小さな場合、更新された係数値を０に設定し、
その他の場合、更新されるフィルタセルを選択する、ことを特徴とする請求項５に記載のチャンネル等化器の係数更新回路。
チャンネル等化器において、
データシーケンスをフィルタリングし、前記フィルタリングされたデータシーケンスのデータ値を受信するための多数のフィルタセルを備え、各フィルタセルは調整可能な係数を備えるフィルタリング回路と、
前記データシーケンスをフィルタリングする間、多数の係数のうち少なくとも一つの係数の最適値を誘導し、前記最適値に基づいて更新された係数を決定し、前記更新された係数値と与えられたしきい値とを比較し、前記更新された係数値が前記しきい値より小さな場合、前記更新された係数値を有するフィルタセルを０に設定する係数更新回路と、を備えることを特徴とするチャンネル等化器。
チャンネル等化器において、
データシーケンスをフィルタリングし、前記フィルタリングされたデータシーケンスのデータ値を受信するための多数のフィルタセルを備え、各フィルタセルは調整可能な係数を備えるフィルタリング回路と、
現在フィルタリングされているデータシーケンスと関連して伝送されたトレーニング順次及び既知のトレーニング順次に基づいて多数の係数のうち少なくとも一つの係数に対する最適値を誘導し、前記誘導された最適値、カルマン利得及び前記関連トレーニング順次と前記既知のトレーニング順次間の差に基づいて更新される係数を決定し、更新された係数値と与えられたしきい値とを比較し、その比較結果に基づいて更新される係数を有するフィルタセル数を減少させる係数更新回路と、を備えることを特徴とするチャンネル等化器。