JP2007028155A - 等化器、等化方法及び受信装置 - Google Patents

Abstract

【課題】 フィルタブロックのタップを効率良くマルチパス除去に使用することにより、マルチパス除去性能を上げる。
【解決手段】 フィルタブロック（５）は、複数のタップを有し、複数のタップのうちの任意の２以上のタップが、入力ディジタル信号の供給を受けるタップとして選択され、タップの選択により複数のフィルタ部分に分割される。サーチブロック（６）は、入力ディジタル信号中のポスト・マルチパス信号の位置を検出する。サーチブロック（７）による検出結果に基づいて、フィルタブロック（５）の入力信号を供給するタップの選択が制御される。
【選択図】 図１

Description

この発明は、等化器に関し、特にＶＳＢ（残留側波帯）方式で変調されたディジタル信号を含む受信信号に対しマルチパス等化を行う等化器に関する。この発明はまた、等化方法及び等化器を備える受信装置に関する。

従来の波形信号等化装置として下記の特許文献１に記載されたものがある。この等化器は、ディジタル・データ信号を含む受信信号に応答して動作し、各々がタップ係数および時間的変位に応答する複数のタップを備え、マルチパス補正されたディジタル出力信号を出力するスパース・ディジタル・フィルタを備える。フィルタ制御部は受信信号に応答し、受信信号の自己相関（ａｕｔｏｃｏｒｒｅｌａｔｉｏｎ）を計算し、その自己相関に基づいてマルチパス信号を検出し、タップ係数と時間的変位を複数のタップの１つに与えることにより、その検出されたマルチパス信号をキャンセルする。

特開平８−２３７１７９号公報（３頁 段落０００７ 図２）

このような受信装置においては、スパース・ディジタル・フィルタの係数の初期値が固定であるため、収束時間が長いという問題があった。また、等化できるマルチパス信号（「ゴースト信号」とも呼ばれるものであり、以下の説明では単に「マルチパス」と言うこともある）の数が固定されており、あるマルチパスに対して不必要に多いタップ数が割り当てられている場合もそれ以上のマルチパスの等化が不可能であると言う問題点があった。
また、選択的にマルチパスが存在する位置のみに対して、スパース・ディジタル・フィルタによる等化を行う場合、その等化に使用するタップ数が固定され、その結果、等化に十分なタップ数が得られない、もしくは逆に、不必要に多いタップ数が割り当てられると言う問題点があった。
さらに、現時刻についてのみの処理を行っているためマルチパスの大きさ、位置が変化した際の収束に時間がかかると言う問題があった。
さらにまた、信号に対する外乱の状態（Ｃ／Ｎの値など）に拘らず、ステップサイズが固定であることにより、外乱が多い状態やその状態の変化が生じた際の収束に時間がかかると言う問題があった。

この発明は、上記のような問題点を解決するためになされたものであり、フィルタのタップを効率良くポスト・マルチパス除去に使用することにより、全体としてポスト・マルチパス除去性能を劣化させることなく、特定の状況下において従来方法よりもポスト・マルチパス除去性能を上げることを目的としている。

この発明は、
ＶＳＢ方式で変調されたディジタル信号を含む受信信号に応答して等化ディジタル出力信号を生成するＦＩＲフィルタブロックと、
前記ＦＩＲフィルタの出力を受ける加算部と、
前記加算部から出力されるディジタル信号を記憶する入力信号メモリと、
前記入力信号メモリから読み出されたディジタル信号に対して等化を行って、等化ディジタル出力信号を生成するフィルタブロックと、
前記入力信号メモリから読み出されたディジタル信号に含まれるポスト・マルチパス信号を検出するサーチブロックと、
前記サーチブロックによる検出結果に基づいて、前記フィルタブロックを制御する制御ブロックとを有し、
前記加算部は、前記フィルタブロックの出力を受けて、前記ＦＩＲフィルタの出力と加算し、
前記フィルタブロックは、
複数のタップを有し、該複数のタップのうちの任意の２以上のタップが、前記入力信号メモリから読み出されたディジタル信号の供給を受けるタップとして選択され、該タップの選択により複数のフィルタ部分に分割されるものであり、
前記サーチブロックは、
前記入力信号メモリから読み出されたディジタル信号のうちの、既知のＰＮ系列から相互相関を計算し、該相互相関に基づいてポスト・マルチパス信号を検出する第１の検出部と、
前記入力信号メモリから読み出されたディジタル信号のうちの、ポスト・マルチパス信号をフィルタを用いて等化し、そのタップ係数及び時間的変位から、ポスト・マルチパス信号の位置を検出する第２の検出部とを有し、
前記制御ブロックは、
前記サーチブロックによる検出結果に基づいて、前記フィルタブロックの前記ディジタル信号を供給するタップの選択を制御する
ことを特徴とする等化器を提供する。

この発明によれば、時間とともに変化する、ポスト・マルチパス信号の位置をサーチブロックで検出して、フィルタブロックでは、それに基づいて係数の最適化を図るので、等化における、ポスト・マルチパス状況の変化に対する応答速度が改善される。

実施の形態１．
図１は本発明の実施の形態１による等化器を示す図である。図示の等化器は、ＦＩＲフィルタ１と、加算部２と、入力信号メモリ３と、スイッチ４と、フィルタブロック５と、サーチブロック６と、制御ブロック７とを有する。等化器の入力ＳｉはＦＩＲフィルタ１に入力され、加算部２の出力Ｓａが等化器の出力Ｓｏを構成する。

ＦＩＲフィルタ（ｆｉｎｉｔｅ−ｉｍｐｕｌｓｅ ｒｅｓｐｏｎｓｅ ｆｉｌｔｅｒ）１は、ＶＳＢ方式で変調されたディジタル信号を含む受信信号Ｓｉを受けて、その係数を適応制御することにより、伝送路歪や一部のマルチパス信号、特にプレ・マルチパス信号を除去する。適応制御のアルゴリズムとしては、例えばグラディエントアルゴリズム、ＬＭＳアルゴリズム、サインＬＭＳアルゴリズム、最小二乗アルゴリズム、ＲＬＳアルゴリズム、ＣＭＡアルゴリズム、ＤＤアルゴリズムなどを用い得る。

加算部２は、ＦＩＲフィルタ１の出力Ｓｅと、フィルタブロック５の出力Ｓｆとを受けて、両者を加算する。
入力信号メモリ３は、加算部２から出力されるディジタル信号Ｓａを記憶する。

スイッチ４は、制御ブロック７によって制御され、端子Ｔｆ側に切り換えられたとき、入力信号メモリ３から読み出されたディジタル信号Ｓｄをフィルタブロック５に供給し、端子Ｔｓ側に切り換えられたとき、入力信号メモリ３から読み出されたディジタル信号Ｓｄをサーチブロック６に供給する。

フィルタブロック５は、タップ係数および時間的変位に応答し、入力信号メモリ３から読み出されたディジタル信号Ｓｄに対して等化を行って、等化ディジタル出力信号Ｓｆを生成する。より詳しくは、複数のタップを有し、複数のタップのうちの、任意の２以上のタップが、入力信号メモリ３から読み出されたディジタル信号Ｓｄの供給を受けるタップとして選択され、タップの選択により複数のフィルタ部分に分割される。

フィルタブロック５の一例の詳細が図２に示されている。図２に示すフィルタブロック５は、入力切り替えスイッチ１１と、分離スイッチ部１２と、遅延部１３と、係数乗算部１４と、加算部１５とを有する。このうち、分離スイッチ部１２と、遅延部１３と、係数乗算部１４と、加算部１５とでタップ数可変フィルタ１７が形成される。また、フィルタブロック５と加算部２とでスパースＩＩＲ（ｉｎｆｉｎｉｔｅ ｉｍｐｕｌｓｅ−ｒｅｓｐｏｎｓｅ ｆｉｌｔｅｒ）フィルタが構成される。

遅延部１３は、各々ＤＦＦで構成される複数の遅延器Ｄを接続したものであるが、各タップの遅延部Ｄの出力側と次の段の遅延部Ｄの入力側の間にスイッチＳｗが挿入され、これらの複数のスイッチＳｗが分離スイッチ部１２を構成している。

各タップの遅延器Ｄの入力側及び加算部１５の出力側が、それぞれ入力切り替えスイッチ１１の端子Ｔｄに接続され、これらの端子Ｔｄが、図１のスイッチ４の端子Ｔｆに接続された端子Ｔｇに、後述のようにして選択的に接続される。

係数乗算部１４の乗算器Ｍで乗算される係数は、後述の制御ブロック７により制御される。加算部１５は、すべての乗算器Ｍの出力の総和を求める。加算部１５の出力がフィルタブロック５の出力Ｓｆを構成し、加算部２に帰還される。

タップ数可変フィルタ１７に入力されたデータは、遅延部１３に入力されるクロックに従って遅延され、係数乗算部１４の乗算器Ｍで係数と乗算され、加算部１５で乗算結果の総和が求められる。
乗算器Ｍで乗算に用いられる係数の更新のアルゴリズムとしては、グラディエントアルゴリズム、ＬＭＳアルゴリズム、サインＬＭＳアルゴリズム、最小二乗アルゴリズム、ＲＬＳアルゴリズム、ＣＭＡアルゴリズム、ＤＤアルゴリズムなどを用い得る。

後の説明から一層明確となるように、タップ数可変フィルタ１７の複数のタップは、複数のフィルタ部分ＳＣ１〜ＳＣＮに分割され、複数のフィルタ部分ＳＣ１〜ＳＣＮが順に選択される。即ちスイッチ１１の動作により、複数のフィルタ部分ＳＣ１〜ＳＣＮの先頭のタップに接続された端子Ｔｄが順に（時分割的に）選択されて端子Ｔｇに接続され、入力信号メモリ３から読み出されたデータが供給される。タップ数可変フィルタ１７の総タップ数は例えば６４程度である。また、分割に形成されるフィルタ部分ＳＣの数Ｎ、及び各フィルタ部分のタップ数は、検出されるマルチパス信号の数、位置及び大きさに応じて時とともに変化し得る。

複数のフィルタ部分ＳＣの数Ｎはサーチブロック６で検出されたマルチパス信号の数に等しい。言い換えると、サーチブロック６でＮ個のマルチパス信号が見つかると、タップ数可変フィルタ１７のタップは、Ｎ個のフィルタ部分ＳＣ１〜ＳＣＮに分割される。但し、複数のフィルタ部分ＳＣの数の最大数Ｎｍａｘ（例えば８）以下とされる。この最大数Ｎｍａｘは、等化器を含む回路システムがシンボル周波数に対して何倍のクロックで動作可能かに依存する。

複数のフィルタ部分ＳＣ１〜ＳＣＮの各々に割り当てられるタップ数は、後述のように各マルチパス信号の位置及び大きさに依存する。

サーチブロック６は、入力信号メモリ３から読み出されたディジタル信号Ｓｄのポスト・マルチパス信号の位置（受信信号中の主信号に対する時間的変位）及び大きさを検出する。サーチブロック６の一例が図３に示されている。図示のサーチブロック６は、第１の検出部２２と第２の検出部２３とを有する。

第１の検出部２２は、相関検出器で構成され、入力信号メモリ３から読み出されたディジタル信号Ｓｄのうちの、既知のＰＮ系列から相互相関を計算し、該相互相関に基づいて、言換えればＰＮ系列をトレーニング信号として用いて、ポスト・マルチパス信号の位置及び大きさ検出する。

図１のＦＩＲフィルタ１に入力される受信信号Ｓｉは、例えばＶＳＢ伝送システムによるものであり、例えば図４（ａ）に示すようにデータフレームの形で（各データフレームに分割されて）伝送される。図示のように各フレームは、２つのフィールドに分割されており、各フィールドは７３個のセグメントを有する。各フィールドの最初のセグメントはフィールド同期用のセグメントであり、先頭以外のセグメントは、データ用のセグメントである。
各セグメントは８３２シンボルからなり、各セグメントの先頭の４個のシンボルは、セグメント同期用のシンボルである。

フィールド同期セグメントは、図４（ｂ）に示すように、既知のＰＮ（擬似雑音）系列として、ＰＮ５１１及びＰＮ６３を含む。これらは既知のＰＮ系列であるので、適応等化に際し、トレーニング信号として用いうる。

入力信号メモリ３からフィールド同期セグメント（各フィールドの先頭のセグメント）のデータが読み出されるときは、スイッチ２１が端子Ｔ２を選択し、読み出されたデータが第１の検出部２２に供給される。

第１の検出部（相関検出部）２２は、内部で例えば１００個の既知データ系列を生成し、そのデータと入力信号メモリ３から読み出したディジタル信号（データ）を順次ずらしたものとの差分計算を行い、相関値を算出する。ただし、主信号よりも後のポスト・マルチパス信号のみを等化し、プレ方向の検出は行なわず、これにより、処理量を減らすこととしている。

入力信号メモリ３からフィールド同期セグメント以外のセグメント（各フィールドの先頭のセグメント以外のセグメント）のデータが読み出されるときは、スイッチ２１が端子Ｔ４ａ〜Ｔ４ｃを選択し、読み出されたデータが第２の検出部２３に供給される。

第２の検出部２３は、入力信号メモリ３から読み出されたディジタル信号のうちの、ポスト・マルチパス信号を、例えばフィルタを用いて、例えばブラインド等化により等化し、そのタップ係数及び時間的変位から、ポスト・マルチパス信号の位置及び大きさを検出する。

第２の検出部２３は複数の小領域フィルタ２４ａ、２４ｂ、２４ｃを有する。複数の小領域フィルタ２４ａ、２４ｂ、２４ｃは比較的タップ数の少ないものであり（そのために本明細書では便宜上「小領域フィルタ」と呼ぶ）、互いに同一の構成を有する。
小領域フィルタ２４ａ、２４ｂ、２４ｃの各々は例えば図５に示すように、遅延部３２と、係数乗算部３３と加算部１５とを有し、適応等化により、係数更新を行い、その係数の値から、どの位置にマルチパス信号が存在するかを判断し、さらにマルチパス信号の大きさを判断する。マルチパス信号の大きさは、例えば小領域フィルタ２４ａ、２４ｂ、２４ｃの各々における乗算器Ｍの係数の絶対値の総和で判断する。

図５に示す小領域フィルタは８タップのものである。遅延部３２は、各々ＤＦＦで構成される遅延器Ｄを接続したものである。係数乗算部３３は、係数を乗算する複数の乗算器Ｍから成る。加算部３４は、すべての乗算器Ｍの出力の総和を求める。
乗算器Ｍで乗算に用いられる係数の更新のアルゴリズムとしては、グラディエントアルゴリズム、ＬＭＳアルゴリズム、サインＬＭＳアルゴリズム、最小二乗アルゴリズム、ＲＬＳアルゴリズム、ＣＭＡアルゴリズム、ＤＤアルゴリズムなどを用い得る。

制御ブロック７は、サーチブロック６による検出結果（検出されたマルチパス信号の位置及び大きさ）に基づいて、フィルタブロック５を制御する。より具体的には、サーチブロック６による検出結果に基づいて、フィルタブロック５の入力信号（入力信号メモリ３から読み出された信号）Ｓｄを供給するタップの選択を制御し、これにより、検出されたマルチパス信号の数と大きさに応じて、フィルタブロック５の分割により形成するフィルタ部分ＳＣ１〜ＳＣＮの数Ｎ、及び各フィルタ部分ＳＣ１〜ＳＣＮのタップ数の決定を制御する。

制御ブロック７は、マルチパス情報メモリ４１と、演算部４２と、メモリ制御部４３と、フィルタ制御部４４と、スイッチ制御部４５とを有する。マルチパス情報メモリ４１は、サーチブロック６におけるサーチの結果得られるポスト・マルチパス信号の情報、即ちタップ係数情報及び時間的変位を蓄積する。

メモリ制御部４３は、マルチパス情報メモリ４１及び入力信号メモリ３への書き込み及び読み出しをも制御する。そのために、書き込みや読み出しのアドレス及びタイミング信号を与える。
フィルタ制御部４４は、メモリ４１から読み出されたタップ係数情報を、所定のタイミングで、フィルタブロック５のそれぞれのタップ、即ちタップ数可変フィルタ１７の係数乗算部１４のそれぞれの乗算器Ｍに与える。
スイッチ制御部４５は、スイッチ４、１１、２１及び分離スイッチ部１２を制御する。

ＦＩＲフィルタ１及び加算部２の動作は、入力信号Ｓｉのシンボル周波数と同じ周波数で行われ、一方、入力信号メモリ３への書き込み及び入力信号メモリ３から読み出しは、入力信号Ｓｉのシンボル周波数よりも高い（整数倍の）周波数のクロックで行われる。以下では例えば８倍であるとして説明する。加算部２の動作と、入力信号メモリ３への書き込みが異なる周波数のクロックで行われるので、加算部２と入力信号メモリ３の間にバッファが設けられているが、図示を省略する。

入力信号メモリ３は例えば１セグメント分の記憶容量を有する。
各シンボルの受信に要する期間と同じ長さの期間（図６のＰｓ）のうち、第１の部分Ｐａで、加算部２から出力されるシンボルデータを入力信号メモリ３に書き込み、第２の部分Ｐｂで、サーチブロック６によるポスト・マルチパス信号の検出が行われ、第３の部分Ｐｃで、フィルタブロック５による等化が行われる。

より具体的には、入力信号の１シンボル周期に対応する期間のうちの最初の１クロック（第１の部分Ｐａ）で、入力信号メモリ３への書き込みを行い、後の３クロック（第２の部分３ｂ）で入力信号メモリ３からのデータの読み出し及びサーチブロック６への供給を行い、後の３クロック（第３の部分Ｐｃ）で、入力信号メモリ３からのデータの読み出し及びフィルタブロック５への供給を行う。最後の１クロックは例えば他の目的で利用される。

フィールドの先頭のセグメントのデータが入力信号メモリ３に書き込まれると、それが読み出されて第１の検出部２２に供給され、フィールドの先頭以外のセグメントのデータが入力信号メモリ３に書き込まれると、それが第２の検出部２３の小領域フィルタ２４ａ、２４ｂ、２４ｃに順に供給される。
フィールドの先頭のセグメントのデータＳｄがサーチブロック６に供給されるときは、上記３クロックの期間（Ｐｂ）、スイッチ２１は端子Ｔ２を選択した状態に維持される。フィールドの先頭以外のセグメントのデータＳｄがサーチブロック６に供給されるときは、上記３クロックの期間（Ｐｂ）のうち、最初の１クロックで第１の小領域フィルタ２４ａに、次の１クロックで第２の小領域フィルタ２４ａに、３番目の１クロックで第３の小領域フィルタ２４ｃにデータの供給が行われる。第１〜第３の小領域フィルタ２４ａ、２４ｂ、２４ｃに順次データの供給を行うために、スイッチ２１は、端子Ｔ４ａ、Ｔ４ｂ、Ｔ４ｃの順に切り換えられる。

フィルタブロック５では、フィールドの先頭のセグメントであるか否かに拘りなく、同じ動作が繰り返される。即ち、各シンボル期間に対応する期間のうちの上記の第３の期間Ｐｃにおいて、シンボル周波数の８倍のクロックで入力信号メモリ３からデータＳｄが読み出され、スイッチ１１の動作により、複数のフィルタ部分ＳＣ１〜ＳＣＮの先頭のタップに順に供給される。スイッチ１１の動作は、入力信号メモリ３からのデータの読み出しのためのクロックに合せて行われる。

入力信号メモリ３から読み出されたデータがサーチブロック６に供給されるときはスイッチ４は端子Ｔｓを選択し、入力信号メモリ３から読み出されたデータがフィルタブロック５に供給されるときはスイッチ４は端子Ｔｆを選択する。

このようなスイッチ４、１１、２１、及び分離スイッチ部１２の動作は、スイッチ制御部４５により制御されて、メモリ制御部４３による入力信号メモリ３からのデータの読み出しに同期して行われる。

上記のように、ＶＳＢ方式における各フィールドの１セグメント目の期間にはフィールド同期信号として既知のＰＮ系列が挿入されており、フィールド同期信号のセグメントに対応するデータがメモリ３から読み出されて、相関検出器２２に供給されると、相関検出器２２では、相関値が算出され、マルチパス信号の検出を行い、マルチパス信号の情報を得る。相関値の計算において、相関が高いと判断した位置（主信号に対する時間的変位）にポスト・マルチパス信号が存在するものと判定する。この際、一定の閾値を定めておき（例えば、図示しないレジスタなどに外部から与えられる）、その値以下の場合は無視する（即ち、ポスト・マルチパス信号が存在しないと判定する）ことにより、処理されるデータの量を減らすことができる。また、この場合、ポスト・マルチパス信号のみの検出を行い、プレ・マルチパス信号の検出を行わない。これにより、処理量を抑制することができる。得られたポスト・マルチパス信号の位置及び大きさの情報はマルチパス情報メモリ４１に格納される。

ＶＳＢ方式における１セグメント目以外の期間は未知のデータ系列であるため、この期間のデータはサーチブロック６内の第２の検出部２３を構成する小領域フィルタ２４ａ、２４ｂ、２４ｃで等化を行うことによってマルチパス信号の位置及び大きさの検出を行う。
例えば、係数更新回数を１００回と決め、その期間（１００シンボル期間）は入力信号メモリ３内のデータを順番に読み出し、読み出したデータをそれぞれ小領域フィルタ２４ａ、２４ｂ、２４ｃに入力する。小領域フィルタ２４ａ、２４ｂ、２４ｃは入力されたデータに対して、所定数のシンボル期間の間、例えば１００シンボル期間等化処理を行い、係数情報を得る。１０１シンボル目の時刻以降は、例えば前回読み出したデータに対してアドレスが２進んだ位置（メモリ３内のアドレス位置）から順番にデータを読み出し、前回同様１００シンボル期間等化処理を行い、係数を得る。この処理で得られた係数は、前回の処理で得られた係数に対して１タップずれた８タップ分の係数となる。この位置での等化処理を１００シンボル期間継続し、またアドレスが２進んだ場所からデータを読み出す。このようにすることにより、マルチパス検出を行いたい遅延時間の範囲のすべてについて、サーチ作業を行なう。これら一連の作業で得られた小領域フィルタの係数の、例えば絶対値の総和を所定の閾値と比較することにより、マルチパスの存在／非存在を判断する。（絶対値の総和が閾値よりも小さければマルチパスが存在しないものと判定する。）係数更新回数は、上記のように予め回数を定めても良いし、例えば係数情報の変化率を観測し、変化率がある程度の値以下になった際に、次の等化位置に移動しても良い。このようにして得られた、第２の検出部２３におけるマルチパス信号の位置及び大きさの検出の結果得られた情報（係数更新情報）も、マルチパス情報メモリ４１に格納される。

各フィールドの先頭のセグメントで、既知のＰＮ系列を利用して、相互相関により係数を更新することで伝送路の状態が急速に変化しても、その変化に対して高速に係数の更新を行うことができる。一方、フィールドの先頭以外のセグメントでは、受信信号は既知ではないので、高速の係数変更はできないが、伝送路の変化がゆっくりである限り、十分高速に係数更新（追従補正）を行うことができる。

制御ブロック７の演算部４２は、サーチブロック６で得られた係数値からポスト・マルチパス信号の電力値もしくは振幅値を計算し、その大小を比較し、さらに値の大きいほうから序列をつける。例えばマルチパス信号が３つ（ＭＰａ、ＭＰｂ、ＭＰｃ）検出され、大きさがマルチパス信号ＭＰａ、ＭＰｂ、ＭＰｃの順であるとする。その場合、その情報（マルチパス信号の数、及び大きさの序列の情報）に基づいて、タップ数可変フィルタの分割によるフィルタ部分の数Ｎを３にするとともに、フィルタ部分ＳＣ１、ＳＣ２、ＳＣ３にそれぞれ、マルチパス信号の大きさの違い（序列）に応じて、割り当てるタップ数を変える。一例として、序列１、２、３の順に割り当てタップ数を３０、２２、１２とする。

演算部４２で算出された電力値もしくは振幅値の序列情報は、新しいマルチパス情報が得られたとき（新しいマルチパス信号が検出されたとき、或いはこれまでの検出されていたマルチパス信号が消滅したとき、或いはその両者の組み合わせ）に限り、フィルタ制御部４４に渡される。
フィルタ制御部４４はこの情報に従って、新しいマルチパス信号が検出された後（増加又は減少した後）の、ポスト・マルチパス信号を等化するための、フィルタ係数の初期値として使用するタップ係数値を、フィルタブロック５内のタップ数可変フィルタ１７に設定する。

その後、サーチブロック６でマルチパス信号の検出のために読み出されたのと同じデータ（入力信号）Ｓｄが、入力信号メモリ３から読み出され、フィルタブロック５のタップ数可変フィルタ１７に入力される。
タップ数可変フィルタ１７は入力されたデータに対して適応等化を行ってマルチパス信号の除去を行う。このとき、乗算器Ｍの係数の初期値は、上記のように、フィルタ制御部４４によりメモリ４１から読み出されて乗算器Ｍに設定される。

タップ数可変フィルタ１７は、上記のように、検出されたマルチパス信号の数Ｎに対応した数のフィルタ部分ＳＣ１〜ＳＣＮに分割され、それぞれのフィルタ部分ＳＣ１〜ＳＣＮは、それぞれマルチパス信号に対して割り当てられ、それぞれのフィルタ部分ＳＣ１〜ＳＣＮには、対応するマルチパス信号の位置と大きさに応じた数のタップが割り当てられる。

このフィルタ部分ＳＣ１〜ＳＣＮへの分割及びタップ数の割り当ては、端子Ｔｄの順次選択により行われるものであり、スイッチ制御部４５により制御されて行われる。
例えば、タップ数可変フィルタ１７の分割によるフィルタ部分ＳＣ１〜ＳＣＮの数の初期値は８であり、各フィルタ部分のタップ数の初期値も８である。

サーチブロック６においてマルチパス信号の検出のために用いられるフィルタの精度は、フィルタブロック５において等化のために用いられるフィルタの精度よりも低くても良い。これは、サーチブロックの最小限の役割は、マルチパス信号の位置及び大きさを大まかに検出することであるためである。

制御ブロック７の演算部４２は、上記のように第１及び第２の検出部２２及び２３によって検出されたポスト・マルチパス情報から、入力信号メモリ３内に蓄積されたデータ中のポスト・マルチパス信号の位置を把握しているため、その情報を用いて、要等化と判断したデータを、タップ数可変フィルタ１７を通すようにデータを振り分ける。

サーチブロック６でポスト・マルチパス信号が１つしか検出されなかった場合、制御ブロック７（特にそのスイッチ制御部４２）は、タップ数可変フィルタ１７を分割せず（フィルタ部分の数を１とし）、タップ数可変フィルタ１７の全タップを使用して、検出されたポスト・マルチパス信号の適応等化（除去）を行わせる。

また、ポスト・マルチパス信号が一つも検出されなかったときは、スイッチ１１は、加算部１５の出力に接続された端子Ｔｄを選択し、等化を行うことなく、入力をそのまま出力する。

また、サーチブロック６により、ポスト・マルチパス信号が複数個検出された場合、制御ブロック７は、それぞれのマルチパス信号の電力値もしくは振幅値を元に、タップ数可変フィルタ１７の分割及び分割により形成されたフィルタ部分へのタップ数の割り当てを行う。例えば、マルチパス信号の数に応じて、フィルタ部分ＳＣ１〜ＳＣＮの数Ｎを３とし、各マルチパス信号の電力値もしくは振幅値を元に、それぞれのフィルタフィルタ部分ＳＣ１〜ＳＣＮのタップ数を３２、１６、１６と割り当てる。

図７にタップ数振り分けのためのフローチャートを示す。図示の処理は１シンボル毎に開始される。
ステップ１０２では、加算部２から出力されるディジタル信号（「入力データ」と呼ぶこともある）Ｓａを入力信号メモリ３に書込む。
ステップ１０４では、入力データＳｄを入力信号メモリ３から読み出す。
ステップ１０６では、入力信号メモリ３から現在読み出されているデータＳｄが各フィールドの先頭のセグメントのものかどうかの判定をする。
ステップ１０６で、先頭のセグメントであるとの判断がされたときは（ステップ１０６でＹＥＳ）、ステップ１０８に進み、入力信号メモリ３から現在読み出されているデータＳｄが、相関検出部２２に渡され、セグメント内のＰＮ系列を使って相関値を算出する。ステップ１０８に次に、ステップ１１２に進む。
ステップ１０６で、先頭のセグメントではないとの判断がされたときは（ステップ１０６でＮＯ）、ステップ１１０に進み、サーチブロック６内の第２の検出部２３を用いて等化することによりマルチパス信号の検出（位置及び大きさの検出）を行う。
ステップ１１０の次にステップ１１１に進み、ステップ１１０の処理が所定回数、例えば１００回繰り返されたどうかの判定を行なう。１００回に達していなければ（ステップ１１１でＮＯ）、ステップ１２８に進む。１００回に達していれば、ステップ１１２に進む。
ステップ１１２では、マルチパス信号が検出されたかどうかの判定を行う。ステップ１０８を経てステップ１１２に進んだ場合には、相関が所定値よりも大であれば、マルチパス信号があるとの判断をする。
ステップ１１２で、マルチパス信号がないと判断されたときは（ステップ１１２でＮＯ）、ステップ１１４に進み、入力信号メモリ３から読み出したデータを、タップ数可変フィルタ１７を通すことなく（タップ数可変フィルタ１７の出力に接続された端子Ｔｄをスイッチ１１で選択し）出力し、これにより処理を終了する。

ステップ１１２で、マルチパス信号があると判断されたときは（ステップ１１２でＹＥＳ）、ステップ１１６に進み、マルチパス信号が１個のみかどうかの判定を行う。
ステップ１１６で、「１個」と判定されたときは（ステップ１１６でＹＥＳ）、ステップ１１８に進み、すべてのタップを当該単一のマルチパス信号の等化に割り当てる。
ステップ１１６で、「１個」でないと判定されたときは（ステップ１１６でＮＯ）、ステップ１２０に進み、マルチパス信号の大きさを評価し、大きさに応じて序列乃至優先度を決める。即ち大きいものほどより序列を先にする（優先度を高くする）。
次に、ステップ１２２で、序列の先のもの（優先度の高いもの）から順にフィルタタップを割り当てる。
ステップ１１８又はステップ１２０の次にステップ１２４に進み、新しいマルチパス信号が検出されたかどうかの判定を行う。
ステップ１２４で新しいマルチパス信号と判定されたときは（ステップ１１８でＹＥＳ）、ステップ１２６に進み、サーチブロック６で、マルチパス検索した際のタップ係数をフィルタブロック５のタップ係数初期値として設定し、ステップ１２８に進み、設定された係数を初期値として適応等化を行う。
ステップ１２４で新しいマルチパス信号ではないと判定されたときは（ステップ１２４でＮＯ）、直ちにステップ１２８に進み、フィルタブロック５内のそれまでの係数を用いて、適応等化を行う。
ステップ１１１でＮＯであるために、ステップ１２８に進んだ場合には、フィルタブロック５では、それ以前に検出されたマルチパス情報のままで（それまでの係数を用いて）等化を続ける。

実施の形態２．
実施の形態２の等化器の構成をブロック図で表したものは図１と同じとなる。実施の形態２の等化器は概して実施の形態１の等化器と同じであるが、以下の点で異なる。
実施の形態２の制御ブロック７、特に演算部４２は、サーチブロック６で検出されたポスト・マルチパス信号の情報から、各ポスト・マルチパス信号の電力値もしくは振幅値を算出し、該電力値もしくは振幅値を複数の閾値と比較した結果（閾値よりも大きいかどうかの判定の結果）および該ポスト・マルチパス信号の位置情報から主信号への影響の大きさを算出し、制御ブロック７のスイッチ制御部４５は、上記の算出結果に基づいて各ポスト・マルチパス信号に割り当てるタップ数を指定する。

実施の形態３．
実施の形態３の等化器の構成をブロック図で表したものは図１と同じとなる。実施の形態３の等化器は概して実施の形態１の等化器と同じであるが、以下の点で異なる。
実施の形態３では、制御ブロック７は、主信号の位置におけるポスト・マルチパス信号の電力値もしくは振幅値、即ち主信号への影響を評価する。ポストマルチ信号の主信号への影響は、例えば、ポスト・マルチパス信号の位置（主信号の位置に対する時間的変位）と、ポスト・マルチパス信号の電力値又は振幅値を掛け合わせることにより得られる積に対応する。そこで、上記の積を求め、この積の大きいほうが主信号への影響が大きいといった判断を行い、主信号への影響の大きい順に選択的にタップを割り当てる。

このように構成することにより、複数のポスト・マルチパス信号を検出した場合、主信号への影響の大きいポスト・マルチパス信号を優先して等化することができる。

実施の形態４．
実施の形態４の等化器の構成をブロック図で表したものは図１と同じとなる。実施の形態４の等化器は概して実施の形態１の等化器と同じであるが、以下の点で異なる。
実施の形態４では、制御ブロック７、特にそのフィルタ制御部４４は、検出されたポスト・マルチパス信号の情報において、タップ係数が更新される毎のタップ係数の差分をメモリ４１に蓄積する。そして、蓄積の結果（差分の変化率）を観測し、観測された差分その変換率に基づいて各々のポスト・マルチパス信号に対応する前記フィルタ部分のタップ係数更新のステップサイズを制御する。例えば、差分の変化率がある閾値よりも小さい場合はステップサイズを大きくし、差分の変化率がある閾値よりも小さい場合はステップサイズを小さくすると言った制御を行う。閾値は例えばレジスタなどで外部から与えられるようにしておく。

タップ係数の差分の変化率が大きい場合、伝送路の状態が時間に伴って急速に変化していると言える。逆にタップ係数の差分の変化率が小さい場合には、チャネルの状態が時間の経過とはあまり関係がなく、一定、或いは伝送路の状態の変化がゆっくりであると言える。

このように伝送路の状態の変化の仕方に応じて、係数更新のステップサイズを変えることで、伝送路に状態の変化に高速に追従することができる。

実施の形態５．
実施の形態５の等化器の構成をブロック図で表したものは図１と同じとなる。実施の形態５の等化器は概して実施の形態１の等化器と同じであるが、以下の点で異なる。
実施の形態５では、制御ブロック７、特にそのフィルタ制御部４４は、等化器で受信され処理されているデータのＣ／Ｎ値、ビットエラーレート、若しくは検出されたポスト・マルチパス信号の全体の電力値などの情報を常に観測し、その値に応じて、タップ数可変フィルタの係数更新に使用するステップサイズを変更する。例えば、Ｃ／Ｎ値が所定の閾値よりも低い（悪い）場合、或いはビットエラーレートが所定の閾値よりも高い（悪い）場合には、ステップサイズを小さく設定するなどの制御を行う。閾値はＣ／Ｎ値の大小は例えば予め閾値をレジスタなどで与え、その値と比較することによって判断する。
Ｃ／Ｎ値としては、ＦＩＲフィルタ１の出力信号のＣ／Ｎ値を観測しても良く、フィルタブロック５から出力される信号のＣ／Ｎ値を観測しても良く、ＦＩＲフィルタ１の出力信号のＣ／Ｎ値とフィルタブロックの出力データのＣ／Ｎ値の双方を検出してそれを総合した結果に基づいてステップサイズの制御を行っても良い。

等化器で処理されている信号のＣ／Ｎなどを観測することにより、伝送路の状態に応じてステップサイズを切り替えることができ、伝送路が良いときに収束速度を上げることができ、逆に伝送路の状態が悪いときに、発散を防ぐことができる。

本発明の実施の形態１の等化器の全体的構成を示すブロック図である。 実施の形態１の等化器のフィルタブロックの構成例を示す図である。 実施の形態１の等化器のサーチブロックの構成例を示す図である。 ＶＳＢ伝送システムによるデータフレームの構造を示す図である。 図３のサーチブロックの小領域フィルタの構成例を示す図である。 実施の形態１の等化器の動作のタイミングを示す図である。 タップ数変更の手順を示すフローチャートである。

符号の説明

１ ＦＩＲフィルタ、 ２ 加算器、 ３ 入力信号メモリ、 ４ スイッチ、 ５ フィルタブロック、 ６ サーチブロック、 ７ 制御ブロック、 １１ スイッチ、 １２ スイッチ部、 １３ 遅延部、 １４ 係数乗算部、 １５ 加算部、 ２１ スイッチ、 ２２ 第１の検出部（相関検出部）、 ２３ 第２の検出部、 ３２ 遅延部、 ３３ 係数乗算部、 ３４ 加算部、 ４１ マルチパス情報メモリ、 ４２ 演算部、 ４３ メモリ制御部、 ４４ フィルタ制御部、 ４５ スイッチ制御部。

Claims (20)

1. ＶＳＢ方式で変調されたディジタル信号を含む受信信号に応答して等化ディジタル出力信号を生成するＦＩＲフィルタブロックと、
   前記ＦＩＲフィルタの出力を受ける加算部と、
   前記加算部から出力されるディジタル信号を記憶する入力信号メモリと、
   前記入力信号メモリから読み出されたディジタル信号に対して等化を行って、等化ディジタル出力信号を生成するフィルタブロックと、
   前記入力信号メモリから読み出されたディジタル信号に含まれるポスト・マルチパス信号を検出するサーチブロックと、
   前記サーチブロックによる検出結果に基づいて、前記フィルタブロックを制御する制御ブロックとを有し、
   前記加算部は、前記フィルタブロックの出力を受けて、前記ＦＩＲフィルタの出力と加算し、
   前記フィルタブロックは、
   複数のタップを有し、該複数のタップのうちの任意の２以上のタップが、前記入力信号メモリから読み出されたディジタル信号の供給を受けるタップとして選択され、該タップの選択により複数のフィルタ部分に分割されるものであり、
   前記サーチブロックは、
   前記入力信号メモリから読み出されたディジタル信号のうちの、既知のＰＮ系列から相互相関を計算し、該相互相関に基づいてポスト・マルチパス信号を検出する第１の検出部と、
   前記入力信号メモリから読み出されたディジタル信号のうちの、ポスト・マルチパス信号をフィルタを用いて等化し、そのタップ係数及び時間的変位から、ポスト・マルチパス信号の位置を検出する第２の検出部とを有し、
   前記制御ブロックは、
   前記サーチブロックによる検出結果に基づいて、前記フィルタブロックの前記ディジタル信号を供給するタップの選択を制御する
   ことを特徴とする等化器。
2. 前記制御ブロックは、前記サーチブロックによる検出結果として得られるタップ係数及び時間的変位を示す情報を記憶するマルチパス情報メモリを有することを特徴とする請求項１に記載の等化器。
3. 前記制御ブロックは、前記第１の検出部及び第２の検出部から得られた複数のポスト・マルチパス信号の情報を蓄積するマルチパス情報メモリを有することを特徴とする請求項１に記載の等化器。
4. 前記第１の検出部が、前記ＰＮ系列をトレーニング信号として用いて、前記ポスト・マルチパス信号を検出することを特徴とする請求項１に記載の等化器。
5. 前記第２の検出部が、ブラインド等化により、前記ポスト・マルチパス信号の位置を検出することを特徴とする請求項１に記載の等化器。
6. 前記受信信号がフィールドごとに分割されたものであり、各フィールドを構成する複数のセグメントのうち、最初のセグメントが前記ＰＮ系列を含むことを特徴とする請求項１に記載の等化器。
7. 前記制御ブロックは、各シンボルの受信に要する期間と同じ長さの期間のうち、第１の部分で、前記シンボルデータを前記入力信号メモリへの書き込みを行わせ、第２の部分で、前記サーチブロックによるポスト・マルチパス信号の検出を行わせ、第３の部分で、前記フィルタブロックによる等化を行わせることを特徴とする請求項１に記載の等化器。
8. 前記制御ブロックは、前記マルチパス情報メモリに蓄積されたポスト・マルチパス信号の情報を用いて各ポスト・マルチパス信号の電力もしくは振幅を算出し、算出した電力値の大きいほうから序列をつけ、その序列順にタップ数を可変的に決定し、前記フィルタブロックの複数のフィルタ部分への分割に際し、各フィルタ部分が前記のようにして決定されたタップ数を有することとなるように、前記分割を行うことを特徴とする請求項１に記載の等化器。
9. 前記制御ブロックは、前記入力信号メモリからデータを読み出し、前記フィルタブロック又は前記サーチブロックにデータを供給する際、前記入力信号メモリの読み出しアドレスを指定することを特徴とする請求項１に記載の等化器。
10. 前記制御ブロックは、前記サーチブロックによりポスト・マルチパス信号が検出されなかった場合には、前記入力信号メモリから読み出されたデータを、前記フィルタブロックによる等化を受けさせることなく、外部に出力させることを特徴とする請求項１に記載の等化器。
11. 前記制御ブロックは、前記サーチブロックで検出されたポスト・マルチパス信号の情報から、各ポスト・マルチパス信号の電力値もしくは振幅値を算出し、該電力値もしくは振幅値を複数の閾値と比較した結果および該ポスト・マルチパス信号の位置情報から、前記受信信号中の主信号への影響の大きさを算出し、その算出結果に基づいて各ポスト・マルチパス信号に割り当てるタップ数を指定することを特徴とする請求項１に記載の等化器。
12. 前記制御ブロックは、
    ポスト・マルチパス信号に、前記受信信号中の主信号への影響が大きい順に、前記フィルタブロックの前記タップをより多く割り当てることを特徴とする請求項１１に記載の等化器。
13. 前記制御ブロックは、検出されたポスト・マルチパス信号の情報のタップが更新される毎のタップ係数の差分を蓄積し、該差分の変化率を観測し、観測された前記差分の変化率に基づいて各々のポスト・マルチパス信号に対応する前記フィルタ部分のタップ係数更新のステップサイズを制御することを特徴とする請求項１に記載の等化器。
14. 前記制御ブロックは、前記ＦＩＲフィルタから出力されるデータのＣ／Ｎを観測することにより得られる観測結果に基づいて、前記フィルタブロックの前記フィルタ部分に与えるタップ係数更新のステップサイズを制御することを特徴とする請求項１に記載の等化器。
15. 前記制御ブロックは、前記フィルタブロックから出力されるデータのＣ／Ｎを観測することにより得られる観測結果に基づいて、前記フィルタブロックの前記フィルタ部分に与えるタップ係数更新のステップサイズを制御することを特徴とする請求項１に記載の等化器。
16. 前記第１の検出部は、前記相関の値が所定の閾値よりも小さいときは、前記ポスト・マルチパス信号が存在しないものと判定することを特徴とする請求項１に記載の等化器。
17. 前記第２の検出部は、前記タップ係数の絶対値の総和が所定の閾値よりも小さいときは、前記ポスト・マルチパス信号が存在しないものと判定することを特徴とする請求項１に記載の等化器。
18. 入力されたディジタル信号に対して等化処理を行なって出力するフィルタと、
    前記ディジタル信号に含まれるポスト・マルチパス信号を検出するサーチ手段と、
    該サーチ手段の出力に基づいて、前記フィルタにおいて前記ディジタル信号が入力されるタップを選択する制御手段と、
    前記ディジタル信号と、前記フィルタの出力とを加算して出力する加算手段と
    を備える等化器。
19. 入力されたディジタル信号に対し、所定のフィルタにおいて等化処理を行ない、
    前記ディジタル信号に含まれるポスト・マルチパス信号を検出し、
    該検出の結果に基づいて、前記フィルタにおいて前記ディジタル信号が入力されるタップを選択し、
    前記ディジタル信号と、前記フィルタの出力とを加算して出力する
    ことを含む等化方法。
20. 請求項１乃至１８のいずれかに記載の等化器を備える受信装置。

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