CN1389056A

CN1389056A - 信道均衡器

Info

Publication number: CN1389056A
Application number: CN01802369A
Authority: CN
Inventors: K·维蒂
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Pendragon wireless limited liability company
Priority date: 2000-06-12
Filing date: 2001-05-21
Publication date: 2003-01-01
Anticipated expiration: 2021-05-21
Also published as: KR20020020960A; ATE361613T1; EP1295448A1; CN1276631C; DE60128224D1; JP2004503994A; DE60128224T2; EP1295448B1; WO2001097475A1

Abstract

具有自适应系数的自适应信道均衡器,用于补偿长延时的多径和失真。训练序列通过信道周期地发送,均衡器的自适应系数通过对发送的训练序列均衡而被周期地更新。训练序列的均衡与剩余发送数据的均衡由均衡器分开地和并行地执行。

Description

信道均衡器

本发明涉及处理接连的数据组的方法，各个数据组包括各自的数据序列，以及至少第一数据组包括训练序列。

本发明也涉及用于实行这样的方法的相应数据处理设备。

本发明关系到在通过通信信道传输期间失真的、数字编码音频和视频的处理。

通过通信信道从发送器传输到接收机的数字视频或音频数据经受失真和多径错误。在接收机处，这些影响的补偿可以在由此产生输出数据之前通过适当地滤波接收的受污染数据而达到。

在“已训练模式”处理过程中，发送的数据包括训练序列，它在发送器一侧作为数据的一部分被发送。在接收机一侧，接收的数据失真，以及接收的训练序列也失真。接收的训练序列被处理，并得出输出的训练序列。处理被进行，以使得在输出的训练序列中失真被部分地去除，以及处理后的训练序列接近原先发送的训练序列。本领域技术人员然后可以通过使用接收的训练序列的处理过程来处理接收的数据而减小接收数据的信道失真。

这样的处理过程常常被称为均衡。在“训练的均衡”中，训练序列的均衡的结果被使用来均衡接收的数据。

先进电视系统委员会(ATSC)提供数字高清晰度电视(HDTV)标准。1995年9月16日的ATSC文件A53描述批准的数字电视的标准，以及1995年10月4日的ATSC文件A54给出关于这个标准的使用的指示。该标准规定了在通过地面广播、有线或卫星信道发送的视频信号中引入的特定的训练序列。ATSC文件A54揭示了用于调整均衡器的滤波器响应来适当地补偿信道失真的方法。在这个已知的方法中，当均衡器一开始被启动时，均衡器的系数通常没有被设置为适当地补偿信道失真，为了迫使均衡器系数收敛，要发送已知的原先的训练序列。通过从自适应均衡器的输出中减去训练序列的本地生成的副本，形成误差信号。系数被设置为使得误差信号最小化，以及在用训练信号调整均衡器后，均衡器然后被使用来滤波视频信号。

本发明的一个目的是提供减小数据信号的失真的有效方法。本发明的另一个目的是提供实行这种方法的设备的低成本实施方案。

为此，本发明提供处理接连的数据组的方法，各个数据组包括各自的数据序列，以及至少第一数据组还包括训练序列，该方法包括：

·使用具有可调节的滤波系数的滤波器滤波第一组数据序列；

·当滤波数据序列时，处理训练序列，以便得出对于其中一个特定滤波系数的最佳值；

·在滤波另一个数据序列之前，用得出的最佳值代替先前的特定滤波系数值。

在本发明的方法中，第一组的训练序列被用作为得出被使用于滤波下一个数据序列的特定系数最佳值的基础。在背景技术一节所揭示的方法中，得出的特定系数的最佳值被使用来滤波与训练序列属于同一个组的数据序列。训练序列被滤波，随后，数据序列又被滤波。与已知的方法不同，在本发明的方法中，在滤波数据序列的同时进行训练序列的处理。本发明的优点在于，与已知的方法相比较，有更大的时间长度可提供用于处理训练序列，其中实际上训练序列在被接收的同时被处理。所以，在本发明的方法中，允许有更多的时间用来得出最佳的滤波系数值。

本发明也涉及到用于处理接连的数据组的设备，各个数据组包括各自的发送的数据，以及至少第一数据组还包括训练序列，该处理设备包括：

·具有可调节的滤波系数的滤波电路，用来滤波第一组发送的数据；

·更新电路，可操作以在滤波发送的数据时，通过处理训练序列而得出其中至少一个滤波系数的最佳值，以及可操作以在滤波另一个组的发送的数据之前，用得出的最佳值代替先前的滤波系数值。

本发明的设备包括更新电路，用来在滤波器滤波数据序列的同时，更新至少该特定的滤波系数。在已知的设备中，均衡器一开始只专用来处理训练序列，用于调节系数以使得进行适当的均衡。然后，该设备专用来处理数据序列，在此期间，从处理训练序列的过程中得出的系数保持不变。特定的硬件与每个系数相联系，以便在训练序列均衡期间创建系数的更新。这样的均衡器的实施方案是相当复杂的。在本发明的设备中，更新电路专用来更新任何的系数。所以，本发明的设备的优点是允许减小芯片面积的实施方案。

在ATSC标准中，发送的数据“帧”由两个区组成，每个区包含313“段”。每个段又包含832个数据符号，其中a被用作为周期同步图案。在这些313段中，312段被使用来发送实际的MPEG-2编码数据，以及其余段被使用来发送700比特训练序列。因此，小于0.3％的发送的数据被使用于均衡器训练序列。在所谓的“训练的”均衡模式中，只对训练序列执行均衡器调整。这意味着，如果训练序列被“捕获”放置在贮存存储器中，并且与其余发送数据无关地被处理，正如本发明中所做的那样，则将有很多时间可提供来处理训练序列。因此，比起在训练序列实际到达期间实时进行调整来说，这样做会有更长的时间可用来确定最好地补偿信道失真的均衡器配置。

所以，本发明关系到其中由静态失真和多径构成主要信道损害的数字传输系统。在这样的环境条件下，均衡器的调整功能可以通过使用比起传统的均衡器中看到的结构简单得多的结构来实施。这是因为训练序列是很小百分数的发送数据，以及因为静态信道特性在训练周期之间的时间间隔内至多改变非常小的量。这允许在这个更大的时间间隔内执行所需要的计算，由此比起在其它情况下所需要的硬件来说，使用少得多的硬件。

下面参照附图，通过举例更详细地说明本发明。

图1是本发明的设备的方框图；

图2是本发明的处理方法的流程图；

图3是本发明的设备功能性实施例的图；

图4是本发明的系数更新电路的功能性实施例的图；

图5是本发明的系数更新电路的功能性实施例的图；

图6是本发明的设备的功能性实施例的图；以及

图7是本发明的设备的功能性实施例。

图1上给出本发明的数据处理设备10。设备10接收接连的数据组S1，S2，...，Si，...，以及产生输出信号Sout。数据组Si多半是从发送器或基站通过通信信道(诸如地面广播、有线或卫星信道)发送到接收机。设备10可以是这样的接收机的一部分。当通信信道的特性变化时数据组Si经受失真。当信道的特性是时不变的时信道失真具有静态形式。当信道的特性是慢变化时信道失真具有准静态形式，以及当信道的特性是快速变化时信道失真具有动态形式。例如，在地面广播传输时，典型地存在静态和动态失真。

各个接收的组Si包括各自的数据序列Di以及可能有各自的训练序列Ti。优选地，训练序列Ti构成非常小百分比的发送的数据组Si。在本发明的本实施例中，组S1包括训练序列T1，后面跟随数据序列D1。组S2包括训练序列T2，后面跟随数据序列D2。组S1和S2可以是数据流的一部分，该数据流被划分成接连的数据组。这些组可以具有相同的或不同的长度。

设备10包括滤波器100，具有m个可调节的系数C1，...，Cm，在离散时间t处，它们的值是C1(t)，...，Cm(t)。

设备10还包括一个系数更新电路200，用于调整至少一个系数C1，...，Cm。电路200通过接收的训练序列Ti的均衡来更新系数Ck，正如此后说明的。

设备10接收由训练序列T1和随后的数据序列D1组成的组S1。首先训练序列Ti被提供给电路100和电路200。滤波器100滤波训练序列Ti。电路200在接收训练序列Ti时把序列Ti存储在内部存储器中。然后把数据序列Di提供到滤波器100。在滤波器100滤波数据序列D1时，电路200处理训练序列T1，以便得出对于至少一个特定系数Ck的最佳值。电路200均衡训练序列T1。当得出最佳值时和当数据序列D1的滤波终止时，得出的最佳值由电路200提供到滤波器100，以及用得出的最佳值更新系数Ck。然后把下一个组S2提供到滤波器100，它通过使用更新的系数Ck来滤波训练序列T2和数据序列D2。

图2是本发明的处理方法的流程图。步骤1包含滤波接收的数据序列。步骤2包含通过使用接收的训练序列(该训练序列是关联当前正在被滤波的数据序列一起被发送的)得出至少一个特定系数的最佳值。在本发明的方法中，步骤1和步骤2在时间上重叠。优选地，完成步骤2所化费的时间短于在两个接连的训练序列之间的传输时间间隔。而且，由于训练序列只是发送的数据的一小部分，所以完成步骤2比完成步骤1花费的时间短。下一个步骤3包含用在步骤2得出的最佳值更新至少该特定系数的值。一旦完成系数的更新，就可以开始滤波新的数据序列。

数据序列和训练序列，每个都由接连的数字数据组成。在以下的段落中，词句“序列的值”是指“序列的数字数据的值”。

图3是设备10的第一功能性实施例的图。本发明的设备10包括滤波电路100和系数更新电路200。设备10接收接连的组Si，以及产生输出信号Sout。

在这个第一实施例中，滤波器100包括m个抽头单元，TAP1，TAP2，...，TAPm。各个抽头单元TAPk是与各个系数Ck相联系的。各个抽头单元TAPk包括各自的系数寄存器REGDk，用于存储当前与系数Ck关联的数据序列Di的数据值。各个抽头单元TAPk还包括各自的系数寄存器REGCk，用于存储系数Ck的当前值。各个抽头单元TAPk包括各个乘法器Mk。

训练序列Ti先前已被电路100滤波，以及训练序列被存储在电路200的内部存储器中。训练序列Ti由具有数值Ti(1)，Ti(2)，...，Ti(N)的N个接连的数据组成。

当接收数据序列Di时，滤波器100在时刻t接收数据序列Di的数值Di(t)。数字数据序列Di被发送到滤波器100，以及数据序列Di的数值如下地被存储在滤波器100的单元中。在时间t，数值Di(t)被滤波器100接收，以及被存储在第一滤波器单元的寄存器REGD1。在下一个时间t+1，数值Di(t)从寄存器REGD1传送到第二滤波器单元的寄存器REGD2。同时，下一个数值Di(t+1)被滤波器100接收，以及被存储在第一单元的寄存器REGD1。在下一个时间t+2，数值Di(t)从寄存器REGD2传送到第三滤波器单元的寄存器REGD3，数值Di(t+1)从第一单元的寄存器REGD1传送到第二单元的寄存器REGD2。同时，下一个数值Di(t+2)被滤波器100接收，以及被存储在寄存器REGD1，等等。

在给定的时间t，在每个单元TAPk，乘法器Mk接收被存储在寄存器REGCk中的系数值Ck和被存储在寄存器REGDk中的数据值。每个乘法器Mk计算两个接收的数值的乘积，以及把这个乘积提供到加法器150。加法器150计算从乘法器M1，M2，...，Mm接收的所有的乘积的和。最后得出的和值是输出信号Sout在时间t的数值Sout(t)。

图3的电路200包括系数存储器201，用于存储滤波系数值C1，...，Cm。电路200还包括数据存储器202，用于存储接收的训练序列Ti的数值Ti(1)，Ti(2)，...，Ti(N)。原先的训练序列(它是由训练序列的发射机原先发送的版本)提前被单元200获知。原先的训练序列被存储在训练序列存储器203。单元200还包括数字信号处理单元DSP，用于处理接收的训练序列Ti和得出特定的滤波系数Ck的最佳值。

在本发明的第一实施例中，单元DSP执行训练序列Ti的均衡。序列Ti的均衡包括由DSP单元使用被存储在存储器201中的系数值C1，...，Cm来滤波序列Ti。在由DSP单元滤波序列Ti期间，被存储在存储器201中的系数值C1，...，Cm被DSP单元重复调节，这样，接收的训练序列Ti在均衡后仿效被存储在存储器203中的原先的训练序列。系数Ck的最佳值是调节的系数值Ck，它可以在均衡过程结束时从存储器201被检索。

图4显示系数更新电路200的第二功能性实施例的图。在这个第二实施例中，电路200包括存储器201，存储器202，存储器203。电路200还包括乘法器207，加法器208，乘法器211，复接器209，复接器210，寄存器204，寄存器205和误差计算器206。

电路200通过使用被存储在存储器201中的系数值C1，...，Cm来滤波被存储在存储器202中的序列Ti，以及由此产生滤波的训练序列FTi。在序列Ti滤波期间，在存储器201中的系数C1，...，Cm被反复更新，正如后面将描述的，这样，滤波的训练序列FTi接近被存储在存储器203中的原先的训练序列。

序列FTi的值被计算为各个系数值Ck与训练序列Ti的各自值Ti(k)的乘积的和值，如下所述。每个乘积由乘法器207计算。乘法器从存储器201通过复接器209从存储器201接收当前的给定的系数值Ck。参量K的数值被内部设置，使得复接器209把被存储在存储器201中的系数值提供给乘法器207，或把被存储在寄存器205中的数值提供给乘法器207。参量K的数值可交替地取两个不同的数值，每个数值分别导致复接器209的两种可能的配置之一。同样地，根据参量K的数值，复接器210把被存储在寄存器204中的数值提供给加法器208，或把被存储在存储器201中的系数值提供给加法器208。在计算序列FTi的数值期间，参量K被设置成使得复接器209把被存储在存储器201中的系数值提供给乘法器207以及使得复接器210把被存储在寄存器204中的数值提供给加法器208。乘法器207也从存储器202接收数值Ti(k)。得到的乘积通过乘法器211发送到加法器208。在计算序列FTi的数值期间，乘法器211对由乘法器207提供的乘积没有影响。加法器208把得出的乘积与被存储在寄存器204中且通过复接器210进行接收的数值相加。这个加法的结果被存储在寄存器204，以及代替先前被存储在寄存器204中的数值。在开始计算信号FTi的数值时，一个空值被存储在寄存器204。这些计算对于所有的系数C1，...，Cm进行，以及当各个系数C1，...，Cm和训练序列Ti的各个值的所有乘积被得出和被求和时，被存储在寄存器204中的临时数值是序列FTi的数值。

例如，在计算序列FTi的第一个数值时，给定的系数Cj与序列Ti的数值Ti(j)相乘。然后，在序列FTi的数值的下一个计算时，系数Cj与序列Ti的数值Ti(j+1)相乘。

序列FTi的数值然后被提供到误差计算器206。计算器206从滤波的训练序列FTi和被存储在存储器203中的原先的训练序列得出误差信号E。在这个本发明的第二实施例中，误差信号E的数值作为被存储在存储器203中的原先的训练序列的数值与得出的序列FTi的数值之间的差值被得出。误差信号E的数值然后被存储在寄存器205中。

用于更新系数的通常的算法是最小均方(LMS)算法，它的目的是使得误差信号E最小化。按照LMS算法，系数Ck用作为训练序列Ti的数值、误差信号E的数值、和步长增益参量μ的乘积得出的更新量来更新。

在更新系数Ck期间，参量K的数值被设置成使得复接器209把被存储在寄存器205中的误差信号E的数值提供给乘法器207以及使得复接器210把被存储在存储器201中的当前的系数值Ck提供给加法器208。乘法器207也接收被存储在存储器202中的序列Ti的数值。在这个实施例中，乘法器207接收序列Ti的数值，在计算序列FTi的数值时，把序列Ti的数值与Ck相乘。乘法器207执行两个接收数值的相乘，以及把得到的乘积提供给乘法器211，用来得出更新量。乘法器211把接收的乘积与通常具有很小的数值的步长增益参量μ相乘。在优选实施例中，步长增益μ具有(1/2)ⁿ的形式，n是正的整数，所以乘法器211可以包括桶形移位器。当前被存储在存储器201中的系数值Ck然后通过复接器210被提供到加法器208。加法器208也从乘法器211接收更新量。加法器208通过把更新量加到当前的系数值Ck而得出调节的系数值Ck。调节的数值然后被装载在存储器201，用来代替当前的系数值Ck。

因此，乘法器207，复接器209和210以及加法器208，被交替地使用来得出滤波的训练序列FTi的数值和更新至少一个系数Ck，所以允许有效地使用处理资源。

在优选实施例中，当得出滤波的训练序列FTi的数值时，以及因此当得出误差信号E的数值时，在计算序列FTi的另一个数值和误差信号E的另一个数值之前，系数C1，...，Cm都被逐个更新。

图5显示更新电路200的第三功能性实施例的图。在这个实施例中，电路200包括乘法器207，加法器208，寄存器204，误差计算器206，寄存器205和乘法器211。电路200还包括延时单元212，乘法器213和加法器214。乘法器207，加法器208和寄存器204允许得出滤波的训练序列FTi的数值。正如前面段落中说明的。误差计算器206得出误差信号E的数值，并把它存储在寄存器205中。延时单元212，乘法器213，乘法器211和加法器214允许得出更新量，用于得出系数Ck。得出更新量是与得出滤波的训练序列FTi的数值并行进行的。乘法器213通过延时单元212接收被存储在存储器202中的序列Ti的数值，以及乘法器213接收被存储在寄存器205中的误差信号E的数值。延时单元212在用于计算序列FTi的数值的乘法器207的输出与为得出与Ck有关的更新量而加到乘法器213的输入之间引入延时。引入的延时是用来补偿在一方面得出滤波的训练序列FTi和误差信号E的数值，与另一方面得出用于导出训练序列FTi的系数的更新量之间的时间滞后。乘法器213计算两个接收的数值的乘积，以及把这个乘积提供到乘法器211，用于得出更新量。当前被存储在存储器201中的当前的系数值Ck被提供给加法器214，它也接收来自乘法器211的更新量。加法器214通过把更新量加到当前的系数值Ck而得出调节的系数值Ck。调节的系数值然后被装载到存储器201用来代替当前的系数值Ck。电路200的第三实施例允许同时得出已滤波训练序列的数值和更新系数Ck。电路200的这个实施例，比起以前的图上显示的实施例，允许更快速地处理训练序列Ti。

在电路200的第四功能性实施例中，关于更新量对误差信号E的依赖性方面，更新量只依赖于信号E的正负号。在这个第四实施例中，更新量不取决于误差信号E的大小。在这个实施例中，图5的第三实施例的乘法器213可以用一个单元代替，它把序列Ti的数值与代表被存储在寄存器205中的误差信号E的数值极性的二进制信号相乘。例如，当信号E的数值是正的或为空时，这个单元把序列Ti的数字化值乘以+1。当信号E的数值是负的时，这个单元把序列Ti的数字化值乘以-1。这样，图5的实施例允许快速处理训练序列Ti。

图6是设备10的另一个实施例的图。在本发明的这个实施例中，设备10补偿高的动态信道损害和静态损害。在这个实施例中，动态损害的最大多径延时，比起设备10必须补偿的静态损害的延时小得多。在数字滤波器中，第一单元补偿短延时损害。这样，设备10的滤波器100包括用来补偿动态失真的头几个抽头单元TAP1，...，TAPj-1，此后被称为动态抽头单元。滤波器100也包括用来补偿静态失真的抽头单元TAPj，...，TAPm，此后被称为静态抽头单元。静态抽头单元TAPj，...，TAPm补偿具有较长延时的损害。动态信道失真在两个接连的训练序列的传输之间显著地变化。所以，使用训练的均衡来更新动态抽头单元的系数TAP1，...，TAPj-1，不适合于补偿这些动态失真。动态系数C1，...，Cj-1需要实时地被更新。

由训练序列Ti和以后的数据序列Di构成的组Si被提供给设备10。这个组Si在发送到设备10时已经受动态和静态失真。滤波器100滤波组Si，以及产生输出信号Sout。

动态系数C1，...，Cj-1的调整必须从数据序列Di实时地执行。系数C1，...，Cj-1可以按照“盲模式”被更新。在“盲模式”中，滤波器误差信号Ef从信号Sout的统计性质被得出，以及系数TAP1，...，TAPj-1被迭代地更新，以使得这个误差信号Ef最小化。图6上未显示信号Ef从信号Sout的导出。各个动态单元TAP1，...，TAPj-1包括各个系数调整单元UD1，...，UDj-1。各个单元UD1，...，UDj-1允许从滤波的误差信号Ef的数值和当前被存储在各个寄存器REGD1，...，REGDj-1的序列Di的数值计算相应的系数C1，...，Cj-1的调节的数值。在序列Di滤波期间，继续执行动态系数的更新。

静态系数Cj，...，Cm的调整在系数更新电路200中执行，如在前面段落中描述的。整个系数组C1，...，Cm被存储在存储器201中。一旦序列Ti被接收，当前被存储在滤波器100的寄存器REGC1，...，REGCj-1中的动态系数值被存储在存储器201中。在由电路200处理序列Ti期间，被存储在存储器201中的动态系数值C1，...，Cj-1不被修改，以及被保持为在训练序列Ti的处理开始处所存储的。然而，被存储在存储器201中的静态系数值Cj，...，Cm在由电路200处理序列Ti期间被调节，如前面说明的。在训练序列处理结束时得到的更新的静态系数值，在序列Di的滤波终结时和下一个数据序列滤波之前，可被发送到滤波器100。

在本发明的另一个实施例中，整个静态和动态系数组C1，...，Cm在第一阶段借助于电路200被整个更新，以使得所有的系数被进行静态失真补偿。然后，在第二阶段，动态系数C1，...，Cj-1被实时更新，以补偿动态失真。

考虑设备10包括有由运行在前向模式的有限冲击FE滤波器和运行在反馈模式的DFE滤波器组成的滤波电路100，也属于本发明的范围。图7是这样的设备10的功能性实施例。FE滤波器接收组Si和产生输出信号Sout1。DFE滤波器接收输入信号Sin2和产生输出信号Sout2。滤波电路100的输出信号Sout是DFE滤波器的输出信号Sout2和FE滤波器的输出信号Sout1的和值。该和值在加法器110中计算。滤波电路100包括电平限幅器120，用于从信号Sout产生信号Sin1。在限幅器120中，信号Sout被量化，得出信号Sin1，它可以取有限数目的离散的数值。电路200也包括存储器140，用于存储原先的训练序列。复接器130把信号Sin2提供给DFE滤波器，这个信号Sin2或者是被存储在存储器140中的训练序列或者是信号Sin1。

当接收组Si时，FE滤波器首先接收训练序列Ti，后面跟随数据序列Di。在FE滤波训练序列Ti时，被存储在存储器140中的原先的训练序列通过复接器130被提供到DFE滤波器。事实上，滤波电路1 00理想地从序列Si中去除所有的失真。如果电路100从训练序列Ti中完全去除失真，则滤波的结果是原先的训练序列。当FE滤波器实际地开始滤波数据序列Di时，复接器130把信号Sin1提供给DFE滤波器。

图7的设备10还包括系数更新电路200。电路200包括系数存储器201，数据存储器202，乘法器207，加法器208，寄存器204，误差计算器206，寄存器205，延时单元212，乘法器211和加法器214，正如前面描述的。系数存储器201存储FE滤波器的系数值和DFE滤波器的系数值。

电路200还包括DFE滤波器输入数据存储器218，用于存储信号Sin2的数值。电路200包括限幅器217，用于从被存储在寄存器204中的输出信号Sout的数值产生输入信号Sin1的数值。信号Sin1的这些值通过复接器216被提供给存储器218。存储器218还存储从存储器203通过复接器216提供的原先训练序列的数值。复接器219把被存储在存储器202中的训练序列Ti的数值或把被存储在存储器218中的信号Sin2的数值提供给乘法器207和延时单元212。

输出信号Sout的数值是输出信号Sout1和输出信号Sout2的数值的和值。信号Sout1的数值从被存储在存储器201中的FE滤波器的系数值和从被存储在存储器202中的序列Ti的数值进行计算。信号Sout1的这个数值借助于乘法器207，加法器208和寄存器204进行计算，如前面段落说明的。然后，信号Sout2的数值是根据存储在存储器201中的DFE滤波器的系数值和存储在存储器218中的信号Sin2的数值计算的。信号Sout2的数值是借助于乘法器207，加法器208和寄存器204以如前所述的类似的方式得出的，以及寄存器204初始装载得出的信号Sout1的数值。然后，在计算结束时，输出信号Sout的数值可以从寄存器204检索到。

误差信号E由误差计算器206得出，以及被存储在寄存器205。

被存储在存储器201中的、滤波电路100的系数借助于延时单元212，乘法器213，乘法器211和加法器214，以与前面段落中描述的类似的方式被更新。当DFE滤波器的特定的系数被更新时，复接器219把被存储在存储器218中的信号Sin2的数值提供给延时单元212。当FE滤波器的特定的系数被更新时，复接器219把被存储在存储器202中的序列Ti的数值提供给延时单元212。

图8是本发明的设备10的优选实施例。在这个优选实施例中，设备10包括滤波器100，滤波器100自身包括几个有限冲击响应(FIR)滤波器组。在图8上，显示了三个滤波器160，162和164。这些滤波器160，162和164串联地放置。滤波器100还包括可配置的数据延时单元166和168，它们被放置在两个接连的FIR滤波器160，162，164之间。因此，单元166被放置在FIR滤波器160和162之间。单元168被放置在FIR滤波器162和下一个接连的FIR滤波器之间。美国专利4,782,458描述了滤波器100的这样的实施例。这样的滤波器100被使用来补偿通信信道的静态和准静态多径回波。滤波器160，162和164补偿不同的多径回波，每个回波具有各自的延时。延时单元166和168在FIR滤波器160，162和164之间的滤波路径上引入各个延时‘延时1’和‘延时2’。不使用如上所述的全长度自适应滤波器用于可以预期的整个范围的回波延时，滤波器100包括FIR滤波器160，162和164，在两个接连的FIR滤波器之间具有可配置的数据延时单元166和168。

图8的设备10还包括系数更新电路200。在这个实施例中，电路200包括DSP单元，用于如上所述地得出滤波系数的最佳值。电路200还包括系数存储器201和输入数据存储器202，二者都已在前面的实施例中被描述。图8的实施例的电路200，除了包括图3的实施例的电路200以外，还包括数据延时计算器220。系数存储器201存储滤波器100的系数值，好像滤波器100是全长度滤波器而不是一系列FIR滤波器那样。因此，被存储在存储器201中的系数覆盖滤波器100的总的长度。因为通信信道中回波的性质，被存储在存储器201中的某些系数具有非常小的数值或是零。延时计算器220允许计算由各个延时单元166和168引入的各个延时‘延时1’和‘延时2’。计算器从被存储在存储器201中的系数值得出这些延时。相应于感兴趣的长延时回波的、被存储在存储器201中的系数，是FIR滤波器160，162和164的系数，它们是具有大于最小门限值的非零数值系数。这些系数容易由计算器220识别，它们的位置立即可知道的。然后，使用它们的位置来确定单元166和168的滤波器延时。这些延时可以通过对两个接连的FIR滤波器160，162或164的确定系数组之间具有低于门限值的数值的系数数目进行计数而被确定。

应当指出，对于上述的方法，可以提出修改和改进而不背离本发明的范围。例如，显然，本处理方法可以以几种方式来实施，诸如通过连线的电子电路，或替换地，借助于被存储在计算机可读媒体中的一组指令，所述指令至少代替所述电路的一部分，并且是可在计算机或数字处理器的控制下执行的，以便实行与所述代替的电路中所实现的相同的功能。

Claims

1.一种处理接连的数据组(Si)的方法，各个数据组包括各自的数据序列(Di)，以及至少第一数据组还包括训练序列(Ti)，该方法包括：

·使用具有可调节的滤波系数(Ci)的滤波器(100)滤波第一组(S1)的数据序列(D1)；

·当滤波数据序列(D1)时，处理训练序列(T1)，以便得出对于其中特定的一个滤波系数的最佳值；

·在滤波另一个数据序列(D2)之前，用得出的最佳值代替先前的特定的滤波系数值。

2.权利要求1的处理方法，包括通过使用具有可调节的均衡系数(Ci)的均衡器来均衡训练序列(Ti)，该最佳值是在均衡结束时具有与特定的滤波系数相同位置的均衡系数的数值。

3.权利要求2的处理方法，其中均衡系数通过使用一个作为训练序列的第一数值与误差信号的第二数值的乘积的更新量被调节，误差信号代表在由均衡器从滤波训练序列得出的信号与均衡器早已知道的参考训练序列之间的差值。

4.权利要求1的方法，其中至少一个滤波系数通过数据序列的盲均衡被修改。

5.一种用于处理接连的数据组的处理设备(10)，各个数据组包括各自的数据序列，以及至少第一数据组还包括训练序列，该处理设备包括：

·具有可调节的滤波系数的滤波器(100)；

·更新电路(200)

用来在滤波电路(100)滤波第一组的数据序列(D1)时，处理第一组(S1)的训练序列(T1)，得出其中至少一个特定的滤波系数(Ci)的最佳值，

用来在滤波另一数据序列(D2)之前，把最佳值提供给滤波器(100)。

6.权利要求5的处理设备，其中滤波器包括：

·前向均衡器(FE)；

·判决反馈均衡器(DFE)。

7.权利要求5的处理设备，其中更新电路(200)包括具有可调节的均衡系数的均衡器，用于均衡训练序列，最佳值是在系数结束处具有与特定系数相同位置的均衡系数的数值。

8.权利要求5的处理设备，其中更新电路包括：

·具有可调节的均衡系数的均衡器，用于均衡训练序列，产生已均衡的训练序列；

·第一存储器单元(202)，用于存储训练序列的数值；

·第二存储器单元(201)，用于存储均衡系数值；

·误差计算器(206)，用于从均衡的训练序列和对于更新电路已知的参考训练序列得出误差序列；

·计算器，通过使用作为训练序列的第一数值，调整参量的第二数值，以及误差序列的第三数值的乘积的更新量得出最佳值。

9.权利要求7的处理设备，其中均衡器包括：

·乘法器(207)，用于在规定的时间间隔期间把各个均衡系数值与训练序列的各个数值相乘；

·累加器，用于累加由乘法器得出的乘积的和值。

10.权利要求5的处理设备，其中滤波器通过执行数据序列的盲均衡而修改其中至少一个特定的系数。

11.权利要求5的处理设备，其中滤波器包括：

·多个有限冲击响应滤波器(160，162，164)，它们互相串联连接；

·至少一个可配置的延时单元(166)，分别放置在两个个别的连续有限冲击响应滤波器之间，用于在各个有限冲击响应滤波器之间引入各个延时。

12.权利要求11的处理设备，其中更新电路包括：

·数字信号处理单元(DSP)，用于得出滤波系数的各个最佳值；

·延时计算器(220)，用于从得出的最佳值确定延时。