JPH08331108A - 線路終端回路 - Google Patents
線路終端回路Info
- Publication number
- JPH08331108A JPH08331108A JP13431095A JP13431095A JPH08331108A JP H08331108 A JPH08331108 A JP H08331108A JP 13431095 A JP13431095 A JP 13431095A JP 13431095 A JP13431095 A JP 13431095A JP H08331108 A JPH08331108 A JP H08331108A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- circuit
- reception
- signal
- receiver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Bidirectional Digital Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 送信から受信への切換えを高速に行うことが
でき、また、受信部のＡ／Ｄ変換器に供給される信号レ
ベルをループバック試験時においても通常の受信時と同
程度にでき、また、受信部を構成する演算増幅器等のア
ナログ素子の数を削減できる。 【構成】 ディジタル加入者線伝送システムの線路終端
回路は、送信部と受信部とを用いてピンポン伝送により
ディジタル伝送を行う。基準電圧源からと基準電位を発
生してＶｒｅｆとして端子８１，８７へ供給する。第１
のスイッチＳＷ14，ＳＷ15は、送信時にのみ閉成して受
信部のアナログ回路部の演算増幅器８５，８６の出力端
子に基準電位Ｖｒｅｆを供給する。このため、送信から
受信に切換わって受信部がパワーオンしたとき、各演算
増幅器の受信信号に対するレスポンスが速くなる。
でき、また、受信部のＡ／Ｄ変換器に供給される信号レ
ベルをループバック試験時においても通常の受信時と同
程度にでき、また、受信部を構成する演算増幅器等のア
ナログ素子の数を削減できる。 【構成】 ディジタル加入者線伝送システムの線路終端
回路は、送信部と受信部とを用いてピンポン伝送により
ディジタル伝送を行う。基準電圧源からと基準電位を発
生してＶｒｅｆとして端子８１，８７へ供給する。第１
のスイッチＳＷ14，ＳＷ15は、送信時にのみ閉成して受
信部のアナログ回路部の演算増幅器８５，８６の出力端
子に基準電位Ｖｒｅｆを供給する。このため、送信から
受信に切換わって受信部がパワーオンしたとき、各演算
増幅器の受信信号に対するレスポンスが速くなる。
Description
【０００１】
【産業上の利用分野】本発明は線路終端回路に関し、局
と加入者との間でピンポン伝送方式によりディジタル伝
送を行うディジタル加入者線伝送システムの線路終端回
路に関する。
と加入者との間でピンポン伝送方式によりディジタル伝
送を行うディジタル加入者線伝送システムの線路終端回
路に関する。
【０００２】
【従来の技術】図７はディジタル加入者線伝送システム
の構成図を示す。同図中、局側には局内回線終端装置
（ＯＣＵ）１０が設けられ、加入者側にはディジタル回
線終端装置（ＤＳＵ）１１が設けられ、この間は２線加
入者線１２で接続される。
の構成図を示す。同図中、局側には局内回線終端装置
（ＯＣＵ）１０が設けられ、加入者側にはディジタル回
線終端装置（ＤＳＵ）１１が設けられ、この間は２線加
入者線１２で接続される。
【０００３】ＯＣＵ１０は加入者線１２に対する線路終
端回路（ＬＴ）１５と、交換機１７に対するインタフェ
ース回路（ＣＴ）１６とを有している。ＤＳＵ１１は加
入者線１２に対する線路終端回路（ＬＴ）２０と、ディ
ジタル宅内機器２３等の加入者端末に対するユーザ・網
インタフェース回路であるＣＴ２１及びＩＮＦ２２とを
有している。
端回路（ＬＴ）１５と、交換機１７に対するインタフェ
ース回路（ＣＴ）１６とを有している。ＤＳＵ１１は加
入者線１２に対する線路終端回路（ＬＴ）２０と、ディ
ジタル宅内機器２３等の加入者端末に対するユーザ・網
インタフェース回路であるＣＴ２１及びＩＮＦ２２とを
有している。
【０００４】上記のＯＣＵ１０とＤＳＵ１１との間では
加入者線１２を介してピンポン伝送方式の双方向伝送を
行う。ピンポン伝送方式は時分割方向制御伝送方式とも
呼ばれ、送信と受信とを時分割で行う。送信側では信号
を１／２に時間圧縮した送信バースト信号として伝送
し、受信側では受信信号を２倍に時間伸長することで連
続的な原信号を得る。加入者線１２上のビットレートは
例えば３２０ｋｂｐｓである。
加入者線１２を介してピンポン伝送方式の双方向伝送を
行う。ピンポン伝送方式は時分割方向制御伝送方式とも
呼ばれ、送信と受信とを時分割で行う。送信側では信号
を１／２に時間圧縮した送信バースト信号として伝送
し、受信側では受信信号を２倍に時間伸長することで連
続的な原信号を得る。加入者線１２上のビットレートは
例えば３２０ｋｂｐｓである。
【０００５】図８は従来の線路終端回路の一例のブロッ
ク図を示す。同図中、加入者線１２から入来するディジ
タル（ＡＭＩ符号）の受信信号はトランス３０により２
線／４線変換されて受信部３１に供給される。受信部３
１はアッティネータ３２、粗調アンプ３３、微調アンプ
３４、Ａ／Ｄ変換器３５より構成されており、アンプ３
３，３４の自動利得制御を行って線路特性の等化を行
い、Ａ／Ｄ変換器３５により受信信号をディジタル化し
てディジタル部３６に供給する。図９は上記の受信部３
１の一例の回路図を示す。
ク図を示す。同図中、加入者線１２から入来するディジ
タル（ＡＭＩ符号）の受信信号はトランス３０により２
線／４線変換されて受信部３１に供給される。受信部３
１はアッティネータ３２、粗調アンプ３３、微調アンプ
３４、Ａ／Ｄ変換器３５より構成されており、アンプ３
３，３４の自動利得制御を行って線路特性の等化を行
い、Ａ／Ｄ変換器３５により受信信号をディジタル化し
てディジタル部３６に供給する。図９は上記の受信部３
１の一例の回路図を示す。
【０００６】また、ディジタル部３６の出力するディジ
タル信号（バイポーラのＡＭＩ符号）は送信部３７のド
ライバ３８に供給され、ここで電力増幅された後、フィ
ルタ３９で高周波成分を除去されトランス３０を介して
加入者線１２に送出される。
タル信号（バイポーラのＡＭＩ符号）は送信部３７のド
ライバ３８に供給され、ここで電力増幅された後、フィ
ルタ３９で高周波成分を除去されトランス３０を介して
加入者線１２に送出される。
【０００７】
【発明が解決しようとする課題】上記の受信部３１と送
信部３７とは同一の加入者線１２に接続されているた
め、受信信号と送信信号とが混合しないように、送信時
には送信信号をディジタル部３６に伝えないように受信
部３１をパワーダウンし、受信時には受信信号に送信信
号が混ざらないように送信部３７をパワーダウンしてい
る。
信部３７とは同一の加入者線１２に接続されているた
め、受信信号と送信信号とが混合しないように、送信時
には送信信号をディジタル部３６に伝えないように受信
部３１をパワーダウンし、受信時には受信信号に送信信
号が混ざらないように送信部３７をパワーダウンしてい
る。
【０００８】ここで、従来の受信部３１のパワーダウン
は、図９に示す全ての演算増幅器（オペアンプ）ＯＰ1
〜ＯＰ9 のパワーダウンによって行われる。しかし、オ
ペアンプＯＰ1 〜ＯＰ9 夫々はパワーダウンするとその
出力レベルが不定となり、例えばアースレベルや電源電
圧レベルとなる。
は、図９に示す全ての演算増幅器（オペアンプ）ＯＰ1
〜ＯＰ9 のパワーダウンによって行われる。しかし、オ
ペアンプＯＰ1 〜ＯＰ9 夫々はパワーダウンするとその
出力レベルが不定となり、例えばアースレベルや電源電
圧レベルとなる。
【０００９】次に、受信に切換わると受信部３１のオペ
アンプＯＰ1 〜ＯＰ9 がパワーオンされるが、オペアン
プＯＰ1 〜ＯＰ9 夫々の出力レベルが不定状態から受信
時の基準レベルとなるまでに長い時間を要しており、こ
のために従来は送信から受信への切り換えの際に長い空
き時間を設定しなければならず、送受信の高速切り換え
ができないという問題があった。
アンプＯＰ1 〜ＯＰ9 がパワーオンされるが、オペアン
プＯＰ1 〜ＯＰ9 夫々の出力レベルが不定状態から受信
時の基準レベルとなるまでに長い時間を要しており、こ
のために従来は送信から受信への切り換えの際に長い空
き時間を設定しなければならず、送受信の高速切り換え
ができないという問題があった。
【００１０】また、線路終端回路の単体試験にループバ
ック試験がある。このループバック試験とは送信部３７
と受信部３１とを共にパワーオンしておき、送信部３７
から受信部３１に向けて信号を送り、受信部３１でこの
信号を受信して送信部３７と受信部３１との動作試験を
行うものである。しかし、通常使用時には加入者線１２
から減衰した信号が受信部３１に供給されるのに対し、
ループバック試験時には減衰されてない信号が送信部３
７から直接、受信部３１に供給されるため、Ａ／Ｄ変換
器３５のダイナミックレンジを大きくしなければなら
ず、通常使用時にはＡ／Ｄ変換器３５のダイナミックレ
ンジを充分に活用できないという問題があった。
ック試験がある。このループバック試験とは送信部３７
と受信部３１とを共にパワーオンしておき、送信部３７
から受信部３１に向けて信号を送り、受信部３１でこの
信号を受信して送信部３７と受信部３１との動作試験を
行うものである。しかし、通常使用時には加入者線１２
から減衰した信号が受信部３１に供給されるのに対し、
ループバック試験時には減衰されてない信号が送信部３
７から直接、受信部３１に供給されるため、Ａ／Ｄ変換
器３５のダイナミックレンジを大きくしなければなら
ず、通常使用時にはＡ／Ｄ変換器３５のダイナミックレ
ンジを充分に活用できないという問題があった。
【００１１】また、従来回路ではアナログの粗調アンプ
３３及び微調アンプ３４により自動利得制御及び等化を
行っているため、上記粗調アンプ３３及び微調アンプ３
４の回路規模が大きくなり、オペアンプＯＰ1 〜ＯＰ9
等のアナログ素子の数が非常に多く、これらのアナログ
素子夫々の精度が大きく特性を左右するので、高い特性
を得るためには各アナログ素子に高精度のものを使用し
なければならず、コストが高くなるという問題があっ
た。
３３及び微調アンプ３４により自動利得制御及び等化を
行っているため、上記粗調アンプ３３及び微調アンプ３
４の回路規模が大きくなり、オペアンプＯＰ1 〜ＯＰ9
等のアナログ素子の数が非常に多く、これらのアナログ
素子夫々の精度が大きく特性を左右するので、高い特性
を得るためには各アナログ素子に高精度のものを使用し
なければならず、コストが高くなるという問題があっ
た。
【００１２】本発明は上記の点に鑑みなされたもので、
送信から受信への切換えを高速に行うことができ、ま
た、受信部のＡ／Ｄ変換器に供給される信号レベルをル
ープバック試験時においても通常の受信時と同程度とす
ることができ、また、受信部を構成する演算増幅器等の
アナログ素子の数を削減できる線路終端回路を提供する
ことを目的とする。
送信から受信への切換えを高速に行うことができ、ま
た、受信部のＡ／Ｄ変換器に供給される信号レベルをル
ープバック試験時においても通常の受信時と同程度とす
ることができ、また、受信部を構成する演算増幅器等の
アナログ素子の数を削減できる線路終端回路を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】請求項１に記載の発明
は、送信部と受信部とを用いてピンポン伝送によりディ
ジタル伝送を行うディジタル加入者線伝送システムの線
路終端回路において、基準電位を発生する基準電圧源
と、送信時にのみ閉成して上記受信部のアナログ回路部
の演算増幅器の出力端子に上記基準電位を供給する第１
のスイッチとを有する。
は、送信部と受信部とを用いてピンポン伝送によりディ
ジタル伝送を行うディジタル加入者線伝送システムの線
路終端回路において、基準電位を発生する基準電圧源
と、送信時にのみ閉成して上記受信部のアナログ回路部
の演算増幅器の出力端子に上記基準電位を供給する第１
のスイッチとを有する。
【００１４】請求項２に記載の発明は、送信部と受信部
とを用いてピンポン伝送によりディジタル伝送を行うデ
ィジタル加入者線伝送システムの線路終端回路におい
て、上記受信部に接続されたとき受信部に供給される信
号を減衰する減衰器と、ループバック試験時にのみ閉成
して上記減衰器を受信部に接続する第２のスイッチとを
有する。
とを用いてピンポン伝送によりディジタル伝送を行うデ
ィジタル加入者線伝送システムの線路終端回路におい
て、上記受信部に接続されたとき受信部に供給される信
号を減衰する減衰器と、ループバック試験時にのみ閉成
して上記減衰器を受信部に接続する第２のスイッチとを
有する。
【００１５】請求項３に記載の発明は、送信部と受信部
とを用いてピンポン伝送によりディジタル伝送を行うデ
ィジタル加入者線伝送システムの線路終端回路におい
て、上記受信部のアナログ回路部の演算増幅器に接続す
る抵抗値を切換えて利得を可変する可変アンプを有し、
上記受信部から出力される信号をディジタル化したのち
等化を行う判定帰還型等化器のメインカーソル・タップ
係数に応じて上記演算増幅器に接続する抵抗値を切換え
制御する。
とを用いてピンポン伝送によりディジタル伝送を行うデ
ィジタル加入者線伝送システムの線路終端回路におい
て、上記受信部のアナログ回路部の演算増幅器に接続す
る抵抗値を切換えて利得を可変する可変アンプを有し、
上記受信部から出力される信号をディジタル化したのち
等化を行う判定帰還型等化器のメインカーソル・タップ
係数に応じて上記演算増幅器に接続する抵抗値を切換え
制御する。
【００１６】
【作用】請求項１に記載の発明においては、送信時に第
１のスイッチが閉成して受信部の演算増幅器の出力端子
は基準電位とされるため、送信状態から受信状態に切換
わって受信部がパワーオンしたとき演算増幅器が受信信
号に応じた電圧を出力するまでに要する時間を短縮化で
き、送信から受信への切換えを高速に行うことができ
る。
１のスイッチが閉成して受信部の演算増幅器の出力端子
は基準電位とされるため、送信状態から受信状態に切換
わって受信部がパワーオンしたとき演算増幅器が受信信
号に応じた電圧を出力するまでに要する時間を短縮化で
き、送信から受信への切換えを高速に行うことができ
る。
【００１７】請求項２に記載の発明においては、ループ
バック試験時に第２のスイッチが閉成して減衰した信号
を受信部に供給するため、ループバック試験時に自回路
の送信部から回線を経由しないで供給される信号を通常
の受信信号と同程度のレベルとすることができ、これに
よって後続のＡ／Ｄ変換器のダイナミックレンジを通常
の受信信号に合わせて設定でき、上記Ａ／Ｄ変換器のダ
イナミックレンジを効率良く活用できる。
バック試験時に第２のスイッチが閉成して減衰した信号
を受信部に供給するため、ループバック試験時に自回路
の送信部から回線を経由しないで供給される信号を通常
の受信信号と同程度のレベルとすることができ、これに
よって後続のＡ／Ｄ変換器のダイナミックレンジを通常
の受信信号に合わせて設定でき、上記Ａ／Ｄ変換器のダ
イナミックレンジを効率良く活用できる。
【００１８】請求項３に記載の発明においては、判定帰
還型等化器のメインカーソル・タップ係数に応じて演算
増幅器に接続する抵抗値を切換えて利得を可変するた
め、この可変アンプ等のアナログ回路の回路規模を小さ
くでき、演算増幅器等のアナログ素子の数を大幅に削減
でき、コストの上昇を抑えることができる。
還型等化器のメインカーソル・タップ係数に応じて演算
増幅器に接続する抵抗値を切換えて利得を可変するた
め、この可変アンプ等のアナログ回路の回路規模を小さ
くでき、演算増幅器等のアナログ素子の数を大幅に削減
でき、コストの上昇を抑えることができる。
【００１９】
【実施例】図１は本発明の一実施例のブロック図を示
す。同図中、ディジタル部５０のユニポーラ／バイポー
ラ（Ｕ／Ｂ）変換器６１は端子５２から供給されるユニ
ポーラ信号の２値送信データをバイポーラ信号のＡＭＩ
符号に変換して送信部５３のドライバ５４に供給する。
ドライバ５４は供給されるバイポーラ信号で加入者線１
２を駆動するべく電力増幅を行い、高周波成分を除去す
るフィルタ５５からトランス５６を通してバイポーラ信
号を加入者線１２に送出する。トランス（ＴＲＮＳ）５
６は４線／２線変換を行う。
す。同図中、ディジタル部５０のユニポーラ／バイポー
ラ（Ｕ／Ｂ）変換器６１は端子５２から供給されるユニ
ポーラ信号の２値送信データをバイポーラ信号のＡＭＩ
符号に変換して送信部５３のドライバ５４に供給する。
ドライバ５４は供給されるバイポーラ信号で加入者線１
２を駆動するべく電力増幅を行い、高周波成分を除去す
るフィルタ５５からトランス５６を通してバイポーラ信
号を加入者線１２に送出する。トランス（ＴＲＮＳ）５
６は４線／２線変換を行う。
【００２０】加入者線１２から入来するＡＭＩ符号の受
信信号はトランス５６を通して受信部５７のアッティネ
ータ５８に供給され、アッティネータ５８から可変アン
プ５９に供給される。アッティネータ５８は端子６０ａ
から供給される制御信号により、ループバック試験時に
減衰量を増大させる。可変アンプ５９はＡＧＣ回路６７
から供給されるゲインコードに従って利得を可変するも
ので、ここで増幅されたアナログのＡＭＩ符号の受信信
号はＡ／Ｄ変換器６１でディジタル化された後、前置線
路等化器（フィードフォワード・イコライザ：ＦＦＥ）
６３に供給される。ＦＦＥ６３はＡＧＣ回路６７から供
給されるゲインコードに従って周波数特性を可変してＡ
ＭＩ符号の等化を行い、判定帰還型等化器（デシジョン
・フィードバック・イコライザ：ＤＦＥ）６５に供給す
る。
信信号はトランス５６を通して受信部５７のアッティネ
ータ５８に供給され、アッティネータ５８から可変アン
プ５９に供給される。アッティネータ５８は端子６０ａ
から供給される制御信号により、ループバック試験時に
減衰量を増大させる。可変アンプ５９はＡＧＣ回路６７
から供給されるゲインコードに従って利得を可変するも
ので、ここで増幅されたアナログのＡＭＩ符号の受信信
号はＡ／Ｄ変換器６１でディジタル化された後、前置線
路等化器（フィードフォワード・イコライザ：ＦＦＥ）
６３に供給される。ＦＦＥ６３はＡＧＣ回路６７から供
給されるゲインコードに従って周波数特性を可変してＡ
ＭＩ符号の等化を行い、判定帰還型等化器（デシジョン
・フィードバック・イコライザ：ＤＦＥ）６５に供給す
る。
【００２１】判定帰還型等化器６５は適応動作を行い受
信シンボルを判定して受信フレーム検出回路７０に供給
すると共に、端子７２から出力する。ＡＧＣ（自動利得
制御）回路６７は判定帰還型等化器６５から供給される
メインカーソル・タップ係数から可変アンプ５９及び前
置線路等化器６３の特性を設定するためのゲインコード
を生成する。タイミング再生回路６８は判定帰還型等化
器６５のプリカーソル・タップ係数からサンプリング位
相を設定するためのサンプリングパルスを生成する。受
信フレーム検出回路７０は受信フレーム同期検出を行っ
て、その検出信号を後続の各ブロックへ供給する。 図
２はＡＧＣ回路６０が出力するゲインコードに対するア
ナログアンプ５４の利得、及び前置線路等化器５６の伝
達関数夫々の対応表を示す図である。この図２に示す如
く、アナログアンプ５４は、供給されるゲインコードが
０〜３のとき利得を−１２dBに設定し、ゲインコードが
４〜７のとき利得を０dBとし、ゲインコードが８〜１２
のとき利得を１２dBとし、ゲインコードが１３〜１５の
とき利得を２４dBとして設定する。
信シンボルを判定して受信フレーム検出回路７０に供給
すると共に、端子７２から出力する。ＡＧＣ（自動利得
制御）回路６７は判定帰還型等化器６５から供給される
メインカーソル・タップ係数から可変アンプ５９及び前
置線路等化器６３の特性を設定するためのゲインコード
を生成する。タイミング再生回路６８は判定帰還型等化
器６５のプリカーソル・タップ係数からサンプリング位
相を設定するためのサンプリングパルスを生成する。受
信フレーム検出回路７０は受信フレーム同期検出を行っ
て、その検出信号を後続の各ブロックへ供給する。 図
２はＡＧＣ回路６０が出力するゲインコードに対するア
ナログアンプ５４の利得、及び前置線路等化器５６の伝
達関数夫々の対応表を示す図である。この図２に示す如
く、アナログアンプ５４は、供給されるゲインコードが
０〜３のとき利得を−１２dBに設定し、ゲインコードが
４〜７のとき利得を０dBとし、ゲインコードが８〜１２
のとき利得を１２dBとし、ゲインコードが１３〜１５の
とき利得を２４dBとして設定する。
【００２２】図３はアッティネータ５８及び可変アンプ
５９の回路図を示す。これらは差動構成とされている。
同図中、端子８０ａ，８０ｂにはトランス５６より受信
信号が供給される。アッティネータ５８は端子８０ａ，
８０ｂ夫々に一端を接続された抵抗Ｒ1 ，Ｒ2 と、これ
らの他端間を接続する抵抗Ｒ3 と、抵抗Ｒ4 ，Ｒ5 及び
スイッチＳＷ1 とより構成されている。
５９の回路図を示す。これらは差動構成とされている。
同図中、端子８０ａ，８０ｂにはトランス５６より受信
信号が供給される。アッティネータ５８は端子８０ａ，
８０ｂ夫々に一端を接続された抵抗Ｒ1 ，Ｒ2 と、これ
らの他端間を接続する抵抗Ｒ3 と、抵抗Ｒ4 ，Ｒ5 及び
スイッチＳＷ1 とより構成されている。
【００２３】スイッチＳＷ1 は常開のもので、通常は抵
抗Ｒ1 ，Ｒ2 ，Ｒ3 により受信信号の減衰が行われる
が、ループバック試験時には端子６０ａよりの制御信号
によってスイッチＳＷ1 が閉成し、抵抗Ｒ3 に対して抵
抗Ｒ4 ，Ｒ5 が並列接続され、減衰量が増大する。これ
によって、可変アンプ５９に供給する受信信号レベル
を、ループバック試験時においても通常時と同様のレベ
ルにすることができる。これによって後続のＡ／Ｄ変換
器６１のダイナミックレンジを通常の受信信号に合わせ
て設定でき、上記Ａ／Ｄ変換器６１のダイナミックレン
ジを効率良く活用できる。
抗Ｒ1 ，Ｒ2 ，Ｒ3 により受信信号の減衰が行われる
が、ループバック試験時には端子６０ａよりの制御信号
によってスイッチＳＷ1 が閉成し、抵抗Ｒ3 に対して抵
抗Ｒ4 ，Ｒ5 が並列接続され、減衰量が増大する。これ
によって、可変アンプ５９に供給する受信信号レベル
を、ループバック試験時においても通常時と同様のレベ
ルにすることができる。これによって後続のＡ／Ｄ変換
器６１のダイナミックレンジを通常の受信信号に合わせ
て設定でき、上記Ａ／Ｄ変換器６１のダイナミックレン
ジを効率良く活用できる。
【００２４】次に可変アンプ５９について説明するに、
抵抗Ｒ1 の他端はスイッチＳＷ2 を介して抵抗Ｒ8 の一
端に接続されると共に、抵抗Ｒ6 及びスイッチＳＷ3 を
介して抵抗Ｒ8 の一端に接続され、また、抵抗Ｒ6 ，Ｒ
7 及びスイッチＳＷ4 を介して抵抗Ｒ8 の一端に接続さ
れている。同様に、抵抗Ｒ2 の他端はスイッチＳＷ5を
介して抵抗Ｒ12の一端に接続されると共に、抵抗Ｒ10及
びスイッチＳＷ6 を介して抵抗Ｒ12の一端に接続され、
また、抵抗Ｒ10，Ｒ11及びスイッチＳＷ7 を介して抵抗
Ｒ12の一端に接続されている。
抵抗Ｒ1 の他端はスイッチＳＷ2 を介して抵抗Ｒ8 の一
端に接続されると共に、抵抗Ｒ6 及びスイッチＳＷ3 を
介して抵抗Ｒ8 の一端に接続され、また、抵抗Ｒ6 ，Ｒ
7 及びスイッチＳＷ4 を介して抵抗Ｒ8 の一端に接続さ
れている。同様に、抵抗Ｒ2 の他端はスイッチＳＷ5を
介して抵抗Ｒ12の一端に接続されると共に、抵抗Ｒ10及
びスイッチＳＷ6 を介して抵抗Ｒ12の一端に接続され、
また、抵抗Ｒ10，Ｒ11及びスイッチＳＷ7 を介して抵抗
Ｒ12の一端に接続されている。
【００２５】また、抵抗Ｒ7 とスイッチＳＷ4 の接続点
と、抵抗Ｒ11とスイッチＳＷ7 の接続点との間は抵抗Ｒ
9 ，Ｒ13によって接続され、抵抗Ｒ9 ，Ｒ13の接続点は
端子８１に接続され基準中点レベルＶref とされると共
に、コンデンサＣ1 を介して所定レベルＡＧを印加され
ている。
と、抵抗Ｒ11とスイッチＳＷ7 の接続点との間は抵抗Ｒ
9 ，Ｒ13によって接続され、抵抗Ｒ9 ，Ｒ13の接続点は
端子８１に接続され基準中点レベルＶref とされると共
に、コンデンサＣ1 を介して所定レベルＡＧを印加され
ている。
【００２６】一方、抵抗Ｒ8 ，Ｒ12夫々の他端はオペア
ンプ８５，８６夫々の非反転入力端子に接続されると共
に、コンデンサＣ2 により接続されている。オペアンプ
８５の反転入力端子は抵抗Ｒ15及びスイッチＳＷ10を介
してコンデンサＣ3 の一端に接続されると共に、抵抗Ｒ
15，Ｒ16を介してコンデンサＣ3 の一端に接続され、コ
ンデンサＣ3 の他端には所定レベルＡＧが印加されてい
る。また、オペアンプ８５の反転入力端子と出力端子と
の間は抵抗Ｒ17，Ｒ18で接続されると共にコンデンサＣ
5 で接続され、抵抗Ｒ18と並列にスイッチＳＷ11が設け
られている。
ンプ８５，８６夫々の非反転入力端子に接続されると共
に、コンデンサＣ2 により接続されている。オペアンプ
８５の反転入力端子は抵抗Ｒ15及びスイッチＳＷ10を介
してコンデンサＣ3 の一端に接続されると共に、抵抗Ｒ
15，Ｒ16を介してコンデンサＣ3 の一端に接続され、コ
ンデンサＣ3 の他端には所定レベルＡＧが印加されてい
る。また、オペアンプ８５の反転入力端子と出力端子と
の間は抵抗Ｒ17，Ｒ18で接続されると共にコンデンサＣ
5 で接続され、抵抗Ｒ18と並列にスイッチＳＷ11が設け
られている。
【００２７】オペアンプ８６の反転入力端子は抵抗Ｒ20
及びスイッチＳＷ12を介してコンデンサＣ4 の一端に接
続されると共に、抵抗Ｒ20，Ｒ21を介してコンデンサＣ
4 の一端に接続され、コンデンサＣ4 の他端には所定レ
ベルＡＧが印加されている。また、オペアンプ８６の反
転入力端子と出力端子との間は抵抗Ｒ22，Ｒ23で接続さ
れると共にコンデンサＣ6 で接続され、抵抗Ｒ23と並列
にスイッチＳＷ13が設けられている。
及びスイッチＳＷ12を介してコンデンサＣ4 の一端に接
続されると共に、抵抗Ｒ20，Ｒ21を介してコンデンサＣ
4 の一端に接続され、コンデンサＣ4 の他端には所定レ
ベルＡＧが印加されている。また、オペアンプ８６の反
転入力端子と出力端子との間は抵抗Ｒ22，Ｒ23で接続さ
れると共にコンデンサＣ6 で接続され、抵抗Ｒ23と並列
にスイッチＳＷ13が設けられている。
【００２８】更に、オペアンプ８５，８６夫々の出力端
子は抵抗Ｒ25，Ｒ26を介してＡ／Ｄ変換器６１の差動入
力端子６１ａ，６１ｂ夫々に接続され、この端子６１
ａ，６１ｂ夫々はスイッチＳＷ14，ＳＷ15夫々を介して
基準中点レベル（基準電位）Ｖ ref とされた端子８７に
接続されている。
子は抵抗Ｒ25，Ｒ26を介してＡ／Ｄ変換器６１の差動入
力端子６１ａ，６１ｂ夫々に接続され、この端子６１
ａ，６１ｂ夫々はスイッチＳＷ14，ＳＷ15夫々を介して
基準中点レベル（基準電位）Ｖ ref とされた端子８７に
接続されている。
【００２９】ここで、スイッチＳＷ2 〜ＳＷ4 及びＳＷ
5 〜ＳＷ7 のうちスイッチＳＷ2 ，ＳＷ5 を閉成すると
受信信号は小さな分圧比で分圧されてオペアンプ８５，
８６に供給され、スイッチＳＷ3 ，ＳＷ6 を閉成すると
受信信号中程度の分圧比で分圧されてオペアンプ８５，
８６に供給され、スイッチＳＷ4 ，ＳＷ7 を閉成すると
大きな分圧比で分圧されてオペアンプ８５，８６に供給
される。更にスイッチＳＷ10，ＳＷ12を閉成するとオペ
アンプ８５，８６夫々で構成される非反転増幅器の増幅
度は小さく、スイッチＳＷ10，ＳＷ12を閉成するとオペ
アンプ８５，８６夫々による増幅度が大きくなる。ま
た、スイッチＳＷ11，ＳＷ13を閉成するとオペアンプ８
５，８６夫々で構成される非反転増幅器の増幅度は大き
く、スイッチＳＷ11，ＳＷ13を閉成するとオペアンプ８
５，８６夫々による増幅度は小さくなると共にカットオ
フ周波数も変化する。つまり、ＡＧＣ回路６７から供給
されるゲインコードの制御により上記のスイッチＳＷ2
〜ＳＷ4 ，ＳＷ5 〜ＳＷ7 ，ＳＷ10，ＳＷ12のスイッチ
ングを行って可変アンプ５９全体の増幅度を図２に示す
ように可変している。
5 〜ＳＷ7 のうちスイッチＳＷ2 ，ＳＷ5 を閉成すると
受信信号は小さな分圧比で分圧されてオペアンプ８５，
８６に供給され、スイッチＳＷ3 ，ＳＷ6 を閉成すると
受信信号中程度の分圧比で分圧されてオペアンプ８５，
８６に供給され、スイッチＳＷ4 ，ＳＷ7 を閉成すると
大きな分圧比で分圧されてオペアンプ８５，８６に供給
される。更にスイッチＳＷ10，ＳＷ12を閉成するとオペ
アンプ８５，８６夫々で構成される非反転増幅器の増幅
度は小さく、スイッチＳＷ10，ＳＷ12を閉成するとオペ
アンプ８５，８６夫々による増幅度が大きくなる。ま
た、スイッチＳＷ11，ＳＷ13を閉成するとオペアンプ８
５，８６夫々で構成される非反転増幅器の増幅度は大き
く、スイッチＳＷ11，ＳＷ13を閉成するとオペアンプ８
５，８６夫々による増幅度は小さくなると共にカットオ
フ周波数も変化する。つまり、ＡＧＣ回路６７から供給
されるゲインコードの制御により上記のスイッチＳＷ2
〜ＳＷ4 ，ＳＷ5 〜ＳＷ7 ，ＳＷ10，ＳＷ12のスイッチ
ングを行って可変アンプ５９全体の増幅度を図２に示す
ように可変している。
【００３０】また、可変アンプ５９は端子６０ｂから供
給される制御信号により、受信時にはオペアンプ８５，
８６のパワーオンと共にスイッチＳＷ14，ＳＷ15夫々が
閉成され、送信時にはオペアンプ８５，８６のパワーダ
ウンと共にスイッチＳＷ14，ＳＷ15夫々が閉成される。
このスイッチＳＷ14，ＳＷ15の閉成により送信時にはオ
ペアンプ８５，８６夫々の出力端子は基準中点レベルＶ
ref とされている。このため、送信状態から受信状態に
切換わって受信部５７がパワーオンしたときオペアンプ
８５，８６夫々が受信信号に応じた電圧を出力するまで
に要する時間を短縮化でき、送信から受信への切換えを
高速に行うことができる。
給される制御信号により、受信時にはオペアンプ８５，
８６のパワーオンと共にスイッチＳＷ14，ＳＷ15夫々が
閉成され、送信時にはオペアンプ８５，８６のパワーダ
ウンと共にスイッチＳＷ14，ＳＷ15夫々が閉成される。
このスイッチＳＷ14，ＳＷ15の閉成により送信時にはオ
ペアンプ８５，８６夫々の出力端子は基準中点レベルＶ
ref とされている。このため、送信状態から受信状態に
切換わって受信部５７がパワーオンしたときオペアンプ
８５，８６夫々が受信信号に応じた電圧を出力するまで
に要する時間を短縮化でき、送信から受信への切換えを
高速に行うことができる。
【００３１】前置線路等化器５６は図２に示す如くＡＧ
Ｃ回路６０から供給されるゲインコードが０，１のとき
伝達関数Ｈ１とし、ゲインコードが２，３のとき伝達関
数Ｈ２とし、ゲインコードが４，５のとき伝達関数Ｈ３
とし、ゲインコードが６，７のとき伝達関数Ｈ４とし、
ゲインコードが８，９のとき伝達関数Ｈ５とし、ゲイン
コードが１０，１１のとき伝達関数Ｈ６とし、ゲインコ
ードが１２，１３のとき伝達関数Ｈ７とし、ゲインコー
ドが１４，１５のとき伝達関数Ｈ８として設定する。上
記の伝達関数Ｈ１〜Ｈ８を以下に示す。ここで、ＺはＺ
演算子である。
Ｃ回路６０から供給されるゲインコードが０，１のとき
伝達関数Ｈ１とし、ゲインコードが２，３のとき伝達関
数Ｈ２とし、ゲインコードが４，５のとき伝達関数Ｈ３
とし、ゲインコードが６，７のとき伝達関数Ｈ４とし、
ゲインコードが８，９のとき伝達関数Ｈ５とし、ゲイン
コードが１０，１１のとき伝達関数Ｈ６とし、ゲインコ
ードが１２，１３のとき伝達関数Ｈ７とし、ゲインコー
ドが１４，１５のとき伝達関数Ｈ８として設定する。上
記の伝達関数Ｈ１〜Ｈ８を以下に示す。ここで、ＺはＺ
演算子である。
【００３２】 Ｈ１（Ｚ-1）＝ｋ10＋ｋ11Ｚ-1＋ｋ12Ｚ-2＋ｋ13Ｚ-3＋・・・ Ｈ２（Ｚ-1）＝ｋ20＋ｋ21Ｚ-1＋ｋ22Ｚ-2＋ｋ23Ｚ-3＋・・・ Ｈ３（Ｚ-1）＝ｋ30＋ｋ31Ｚ-1＋ｋ32Ｚ-2＋ｋ23Ｚ-3＋・・・ ・ ・ Ｈ７（Ｚ-1）＝ｋ70＋ｋ71Ｚ-1＋ｋ72Ｚ-2＋ｋ73Ｚ-3＋・・・ Ｈ８（Ｚ-1）＝ｋ80＋ｋ81Ｚ-1＋ｋ82Ｚ-2＋ｋ83Ｚ-3＋・・・ 但し、ｋ10〜ｋ33は定数である。
【００３３】図４は判定帰還型等化器６５のブロック図
を示す。同図中、端子９０には前置線路等化器６３の出
力信号ＸK が供給され、この信号ＸK は混合器９１にお
いて加算器７２から供給されるレプリカ信号ＲK を減算
混合され等化信号ＹK とされる。この等化信号は判定器
９３に供給されて±１，０かどうかの判定を行われ、こ
こで得られたシンボルａK が端子７２より出力される。
を示す。同図中、端子９０には前置線路等化器６３の出
力信号ＸK が供給され、この信号ＸK は混合器９１にお
いて加算器７２から供給されるレプリカ信号ＲK を減算
混合され等化信号ＹK とされる。この等化信号は判定器
９３に供給されて±１，０かどうかの判定を行われ、こ
こで得られたシンボルａK が端子７２より出力される。
【００３４】混合器９６は次式で表わされるプリカーソ
ル等化前の残留エラーｅK を演算する。 ｅK （ｋ）＝Ｙ（ｋ）−ａ（ｋ）・Ｃ0 （ｋ） この残留エラーｅK は単位遅延時間だけ遅延されて混合
器９８に供給され、ここで次式で表わされるプリカーソ
ル等化後の残留エラーＥK-1 が演算される。
ル等化前の残留エラーｅK を演算する。 ｅK （ｋ）＝Ｙ（ｋ）−ａ（ｋ）・Ｃ0 （ｋ） この残留エラーｅK は単位遅延時間だけ遅延されて混合
器９８に供給され、ここで次式で表わされるプリカーソ
ル等化後の残留エラーＥK-1 が演算される。
【００３５】 ＥK-1 （ｋ）＝ｅK （ｋ−１）−ａ（ｋ）・Ｃ-1（ｋ） 加算器９２は次式で表わされるレプリカ信号ＲK を生成
している。
している。
【００３６】
【数１】
【００３７】また、プリカーソル・タップ係数Ｃ-1が位
相情報として端子１００より出力される。また、タップ
係数の更新は引き込み開始時に次式で表わされるＬＭＳ
アルゴリズムで行い、 Ｃn （ｋ＋１）＝Ｃn （ｋ）＋α・ａ(k-n-1) ・Ｅk-1 引き込み後の定常状態では次式で表わされるＳｉｇｎＬ
ＭＳアルゴリズムで行う。
相情報として端子１００より出力される。また、タップ
係数の更新は引き込み開始時に次式で表わされるＬＭＳ
アルゴリズムで行い、 Ｃn （ｋ＋１）＝Ｃn （ｋ）＋α・ａ(k-n-1) ・Ｅk-1 引き込み後の定常状態では次式で表わされるＳｉｇｎＬ
ＭＳアルゴリズムで行う。
【００３８】Ｃn （ｋ＋１）＝Ｃn （ｋ）＋Ｓｇｎ〔α
・ａ（k-n-1)・Ｅk-1 〕 但し、ｎ＝−１〜Ｎ ＡＧＣ回路６７は判定帰還型等化器のメインカーソル・
タップ係数Ｃ0 が目標値となるようなゲインコードを出
力して可変アンプ５９の利得及び前置線路等化器６３の
伝達関数の制御を行う。このようにメインカーソル・タ
ップ係数Ｃ0 を制御情報として用いることにより回路規
模の増加を抑えることができる。
・ａ（k-n-1)・Ｅk-1 〕 但し、ｎ＝−１〜Ｎ ＡＧＣ回路６７は判定帰還型等化器のメインカーソル・
タップ係数Ｃ0 が目標値となるようなゲインコードを出
力して可変アンプ５９の利得及び前置線路等化器６３の
伝達関数の制御を行う。このようにメインカーソル・タ
ップ係数Ｃ0 を制御情報として用いることにより回路規
模の増加を抑えることができる。
【００３９】タイミング再生回路６８はディジタル信号
処理型のループ・フィルタとディジタル・フェーズ・ロ
ックド・ループとより構成され、位相情報として判定帰
還型等化器６５のプリカーソル・タップ係数を供給され
て、メインカーソル・タップ係数Ｃ0 を最大とするよう
なサンプリング位相のサンプリングパルスを生成してＡ
／Ｄ変換器６１に供給する。
処理型のループ・フィルタとディジタル・フェーズ・ロ
ックド・ループとより構成され、位相情報として判定帰
還型等化器６５のプリカーソル・タップ係数を供給され
て、メインカーソル・タップ係数Ｃ0 を最大とするよう
なサンプリング位相のサンプリングパルスを生成してＡ
／Ｄ変換器６１に供給する。
【００４０】受信フレーム検出回路７０は判定帰還型等
化器６５から順次供給される受信シンボルをフレーム同
期信号のビットパターンと比較して一致したときフレー
ム同期検出信号を生成して端子７４から出力する。この
ように、判定帰還型等化器６５のメインカーソル・タッ
プ係数に応じてオペアンプ８５，８６夫々に接続する抵
抗値を切換えて利得を可変するため、この可変アンプ５
９等のアナログ回路の回路規模を小さくでき、オペアン
プ８５，８６等のアナログ素子の数を大幅に削減でき、
コストの上昇を抑えることができる。
化器６５から順次供給される受信シンボルをフレーム同
期信号のビットパターンと比較して一致したときフレー
ム同期検出信号を生成して端子７４から出力する。この
ように、判定帰還型等化器６５のメインカーソル・タッ
プ係数に応じてオペアンプ８５，８６夫々に接続する抵
抗値を切換えて利得を可変するため、この可変アンプ５
９等のアナログ回路の回路規模を小さくでき、オペアン
プ８５，８６等のアナログ素子の数を大幅に削減でき、
コストの上昇を抑えることができる。
【００４１】図５は基準中点レベルＶref を発生して図
３の端子８１又は８７に供給する基準電圧源としての基
準電位発生回路の回路図を示す。図５において、同一抵
抗値の抵抗Ｒ20，Ｒ21間に電源電圧ＶD （例えば５
Ｖ），ＶS （例えば０Ｖ）が印加され、抵抗Ｒ20，Ｒ21
の接続点はバッファアンプ１１０の非反転入力端子に接
続されており、バッファアンプ１１０の出力端子はＶ
ref 〔Ｖref ＝（ＶD ＋ＶS／２〕とされ、この基準中
点レベルＶref が端子１１１より出力される。
３の端子８１又は８７に供給する基準電圧源としての基
準電位発生回路の回路図を示す。図５において、同一抵
抗値の抵抗Ｒ20，Ｒ21間に電源電圧ＶD （例えば５
Ｖ），ＶS （例えば０Ｖ）が印加され、抵抗Ｒ20，Ｒ21
の接続点はバッファアンプ１１０の非反転入力端子に接
続されており、バッファアンプ１１０の出力端子はＶ
ref 〔Ｖref ＝（ＶD ＋ＶS／２〕とされ、この基準中
点レベルＶref が端子１１１より出力される。
【００４２】ところで、図３に示す実施例の回路は差動
構成であるが、従来回路の如く、一方は基準電位とした
シングルタイプの回路構成であれば、アッティネータ５
８は図６に示す構成となる。図６において、端子１２０
はトランスに接続され、端子１２１は可変アンプ５９に
接続される。端子１２０，１２１間にはスイッチＳＷ 20
が設けられている。端子１２０は抵抗Ｒ25，Ｒ26を介し
て接地され、端子１２１には抵抗Ｒ27及びスイッチＳＷ
22を介して接地されている。また、抵抗Ｒ25，Ｒ26の接
続点はスイッチＳＷ21を介して端子１２１に接続されて
いる。
構成であるが、従来回路の如く、一方は基準電位とした
シングルタイプの回路構成であれば、アッティネータ５
８は図６に示す構成となる。図６において、端子１２０
はトランスに接続され、端子１２１は可変アンプ５９に
接続される。端子１２０，１２１間にはスイッチＳＷ 20
が設けられている。端子１２０は抵抗Ｒ25，Ｒ26を介し
て接地され、端子１２１には抵抗Ｒ27及びスイッチＳＷ
22を介して接地されている。また、抵抗Ｒ25，Ｒ26の接
続点はスイッチＳＷ21を介して端子１２１に接続されて
いる。
【００４３】この回路においては、スイッチＳＷ20を閉
成すると減衰量は０である。スイッチＳＷ20の代りにス
イッチＳＷ21を閉成した状態では、スイッチＳＷ22を閉
成すると抵抗Ｒ25，Ｒ26の分圧比によって中程度の減衰
量が得られ、スイッチＳＷ22を閉成すると抵抗Ｒ26とＲ
27とが並列となり、大きな減衰量が得られる。
成すると減衰量は０である。スイッチＳＷ20の代りにス
イッチＳＷ21を閉成した状態では、スイッチＳＷ22を閉
成すると抵抗Ｒ25，Ｒ26の分圧比によって中程度の減衰
量が得られ、スイッチＳＷ22を閉成すると抵抗Ｒ26とＲ
27とが並列となり、大きな減衰量が得られる。
【００４４】
【発明の効果】上述の如く、請求項１に記載の発明によ
れば、送信時に第１のスイッチが閉成して受信部の演算
増幅器の出力端子は基準電位とされるため、送信状態か
ら受信状態に切換わって受信部がパワーオンしたとき演
算増幅器が受信信号に応じた電圧を出力するまでに要す
る時間を短縮化でき、送信から受信への切換えを高速に
行うことができる。
れば、送信時に第１のスイッチが閉成して受信部の演算
増幅器の出力端子は基準電位とされるため、送信状態か
ら受信状態に切換わって受信部がパワーオンしたとき演
算増幅器が受信信号に応じた電圧を出力するまでに要す
る時間を短縮化でき、送信から受信への切換えを高速に
行うことができる。
【００４５】また、請求項２に記載の発明によれば、ル
ープバック試験時に第２のスイッチが閉成して減衰した
信号を受信部に供給するため、ループバック試験時に自
回路の送信部から回線を経由しないで供給される信号を
通常の受信信号と同程度のレベルとすることができ、こ
れによって後続のＡ／Ｄ変換器のダイナミックレンジを
通常の受信信号に合わせて設定でき、上記Ａ／Ｄ変換器
のダイナミックレンジを効率良く活用できる。
ープバック試験時に第２のスイッチが閉成して減衰した
信号を受信部に供給するため、ループバック試験時に自
回路の送信部から回線を経由しないで供給される信号を
通常の受信信号と同程度のレベルとすることができ、こ
れによって後続のＡ／Ｄ変換器のダイナミックレンジを
通常の受信信号に合わせて設定でき、上記Ａ／Ｄ変換器
のダイナミックレンジを効率良く活用できる。
【００４６】また、請求項３に記載の発明によれば、判
定帰還型等化器のメインカーソル・タップ係数に応じて
演算増幅器に接続する抵抗値を切換えて利得を可変する
ため、この可変アンプ等のアナログ回路の回路規模を小
さくでき、演算増幅器等のアナログ素子の数を大幅に削
減でき、コストの上昇を抑えることができ、実用上きわ
めて有用である。
定帰還型等化器のメインカーソル・タップ係数に応じて
演算増幅器に接続する抵抗値を切換えて利得を可変する
ため、この可変アンプ等のアナログ回路の回路規模を小
さくでき、演算増幅器等のアナログ素子の数を大幅に削
減でき、コストの上昇を抑えることができ、実用上きわ
めて有用である。
【図面の簡単な説明】
【図１】本発明回路のブロック図である。
【図２】ゲインコードと可変アンプゲイン及び伝達関数
との対応を示す図である。
との対応を示す図である。
【図３】本発明回路の受信部の回路図である。
【図４】判定帰還型等化器のブロック図である。
【図５】基準電位発生回路の回路図である。
【図６】本発明の変形例の回路図である。
【図７】ディジタル加入者線伝送システムの構成図であ
る。
る。
【図８】従来回路のブロック図である。
【図９】従来回路の受信部の回路図である。
１２ 加入者回線 ５０ ディジタル部 ５１ Ｕ／Ｂ変換器 ５３ 送信部 ５４ ドライバ ５５ フィルタ ５６ トランス ５８ アッティネータ ５９ 可変アンプ ６１ Ａ／Ｄ変換器 ６３ 前置線路等化器 ６５ 判定帰還型等化器 ６８ タイミング再生回路 ７０ 受信フレーム検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 粟田 豊 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小泉 伸和 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 奈良 修 栃木県小山市城東３丁目28番１号 富士通 ディジタル・テクノロジ株式会社内
Claims (3)
- 【請求項１】 送信部と受信部とを用いてピンポン伝送
によりディジタル伝送を行うディジタル加入者線伝送シ
ステムの線路終端回路において、 基準電位を発生する基準電圧源と、 送信時にのみ閉成して上記受信部のアナログ回路部の演
算増幅器の出力端子に上記基準電位を供給する第１のス
イッチとを、有することを特徴とする線路終端回路。 - 【請求項２】 送信部と受信部とを用いてピンポン伝送
によりディジタル伝送を行うディジタル加入者線伝送シ
ステムの線路終端回路において、 上記受信部に接続されたとき受信部に供給される信号を
減衰する減衰器と、 ループバック試験時にのみ閉成して上記減衰器を受信部
に接続する第２のスイッチとを、有することを特徴とす
る線路終端回路。 - 【請求項３】 送信部と受信部とを用いてピンポン伝送
によりディジタル伝送を行うディジタル加入者線伝送シ
ステムの線路終端回路において、 上記受信部のアナログ回路部の演算増幅器に接続する抵
抗値を切換えて利得を可変する可変アンプを有し、 上記受信部から出力される信号をディジタル化したのち
等化を行う判定帰還型等化器のメインカーソル・タップ
係数に応じて上記演算増幅器に接続する抵抗値を切換え
制御することを特徴とする線路終端回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13431095A JPH08331108A (ja) | 1995-05-31 | 1995-05-31 | 線路終端回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13431095A JPH08331108A (ja) | 1995-05-31 | 1995-05-31 | 線路終端回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08331108A true JPH08331108A (ja) | 1996-12-13 |
Family
ID=15125311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13431095A Withdrawn JPH08331108A (ja) | 1995-05-31 | 1995-05-31 | 線路終端回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08331108A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005078939A1 (ja) * | 2004-02-12 | 2005-08-25 | Matsushita Electric Industrial Co., Ltd. | 送信電力制御装置 |
| JP2008515359A (ja) * | 2004-10-01 | 2008-05-08 | ジーイー・アビエイション・システムズ・エルエルシー | 統一アナログ入力フロントエンド装置および方法 |
| JP2016059026A (ja) * | 2014-09-04 | 2016-04-21 | 日本放送協会 | 受信装置 |
-
1995
- 1995-05-31 JP JP13431095A patent/JPH08331108A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005078939A1 (ja) * | 2004-02-12 | 2005-08-25 | Matsushita Electric Industrial Co., Ltd. | 送信電力制御装置 |
| US7496375B2 (en) | 2004-02-12 | 2009-02-24 | Panasonic Corporation | Transmission power control device |
| JP2008515359A (ja) * | 2004-10-01 | 2008-05-08 | ジーイー・アビエイション・システムズ・エルエルシー | 統一アナログ入力フロントエンド装置および方法 |
| JP2016059026A (ja) * | 2014-09-04 | 2016-04-21 | 日本放送協会 | 受信装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8005135B1 (en) | Receiver system with interdependent adaptive analog and digital signal equalization | |
| US5991339A (en) | Adaptive equalization using a minimum- jitter criterion | |
| US7120193B2 (en) | Decision feedback equalizer with dynamic feedback control | |
| US6829297B2 (en) | Adaptive equalizer having a variable step size influenced by output from a trellis decoder | |
| KR100318801B1 (ko) | 이퀄라이저를 구비한 검출기 시스템 | |
| US8761237B2 (en) | Low nonlinear distortion variable gain amplifier | |
| US5471504A (en) | Bilinear decision feedback equalizer | |
| US7675967B2 (en) | Training-while-working data communications | |
| US5844439A (en) | DC restoration circuit for multi-level transmission signals | |
| JPH05502765A (ja) | 加入者回線用広帯域デジタル等化器 | |
| JP2003536343A (ja) | データネットワークに使用するためのプログラマブル利得増幅器 | |
| US6614842B1 (en) | FIR filter architecture for 100Base-TX receiver | |
| IE61699B1 (en) | Method for the equalization of dispersive, linear or approximately linear channels for the transmission of digital signals and arrangement for carrying out the method | |
| JP2833609B2 (ja) | 判定帰還形自動等化器 | |
| US20060280234A1 (en) | Single amplifier presample processing circuitry | |
| US5455843A (en) | Adaptive equalizing apparatus and method for token ring transmission systems using unshielded twisted pair cables | |
| US7035330B2 (en) | Decision feedback equalizer with dynamic feedback control | |
| US6047024A (en) | Device for equalizing channel-distorted signals | |
| US6741644B1 (en) | Pre-emphasis filter and method for ISI cancellation in low-pass channel applications | |
| US5717716A (en) | Quasi-adaptive analog equalization method and apparatus | |
| JPH08331108A (ja) | 線路終端回路 | |
| US7769057B2 (en) | High speed serial link output stage having self adaptation for various impairments | |
| US4912725A (en) | Adaptive equalizer included in the receiver for a data transmission system | |
| US7206341B2 (en) | System and method for providing equalization in a multiphase communications receiver | |
| US7239665B2 (en) | Selection of pre-computed equalizer based on channel characteristic |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |