JPH08331108A - 線路終端回路 - Google Patents

線路終端回路

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JPH08331108A
JPH08331108A JP13431095A JP13431095A JPH08331108A JP H08331108 A JPH08331108 A JP H08331108A JP 13431095 A JP13431095 A JP 13431095A JP 13431095 A JP13431095 A JP 13431095A JP H08331108 A JPH08331108 A JP H08331108A
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JP
Japan
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transmission
circuit
reception
signal
receiver
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Withdrawn
Application number
JP13431095A
Other languages
English (en)
Inventor
Hiroaki Idogawa
寛昭 伊戸川
Seiji Miyoshi
清司 三好
Yutaka Awata
豊 粟田
Nobukazu Koizumi
伸和 小泉
Osamu Nara
修 奈良
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】 (修正有) 【目的】 送信から受信への切換えを高速に行うことが
でき、また、受信部のA/D変換器に供給される信号レ
ベルをループバック試験時においても通常の受信時と同
程度にでき、また、受信部を構成する演算増幅器等のア
ナログ素子の数を削減できる。 【構成】 ディジタル加入者線伝送システムの線路終端
回路は、送信部と受信部とを用いてピンポン伝送により
ディジタル伝送を行う。基準電圧源からと基準電位を発
生してVrefとして端子81,87へ供給する。第1
のスイッチSW14,SW15は、送信時にのみ閉成して受
信部のアナログ回路部の演算増幅器85,86の出力端
子に基準電位Vrefを供給する。このため、送信から
受信に切換わって受信部がパワーオンしたとき、各演算
増幅器の受信信号に対するレスポンスが速くなる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は線路終端回路に関し、局
と加入者との間でピンポン伝送方式によりディジタル伝
送を行うディジタル加入者線伝送システムの線路終端回
路に関する。
【0002】
【従来の技術】図7はディジタル加入者線伝送システム
の構成図を示す。同図中、局側には局内回線終端装置
(OCU)10が設けられ、加入者側にはディジタル回
線終端装置(DSU)11が設けられ、この間は2線加
入者線12で接続される。
【0003】OCU10は加入者線12に対する線路終
端回路(LT)15と、交換機17に対するインタフェ
ース回路(CT)16とを有している。DSU11は加
入者線12に対する線路終端回路(LT)20と、ディ
ジタル宅内機器23等の加入者端末に対するユーザ・網
インタフェース回路であるCT21及びINF22とを
有している。
【0004】上記のOCU10とDSU11との間では
加入者線12を介してピンポン伝送方式の双方向伝送を
行う。ピンポン伝送方式は時分割方向制御伝送方式とも
呼ばれ、送信と受信とを時分割で行う。送信側では信号
を1/2に時間圧縮した送信バースト信号として伝送
し、受信側では受信信号を2倍に時間伸長することで連
続的な原信号を得る。加入者線12上のビットレートは
例えば320kbpsである。
【0005】図8は従来の線路終端回路の一例のブロッ
ク図を示す。同図中、加入者線12から入来するディジ
タル(AMI符号)の受信信号はトランス30により2
線/4線変換されて受信部31に供給される。受信部3
1はアッティネータ32、粗調アンプ33、微調アンプ
34、A/D変換器35より構成されており、アンプ3
3,34の自動利得制御を行って線路特性の等化を行
い、A/D変換器35により受信信号をディジタル化し
てディジタル部36に供給する。図9は上記の受信部3
1の一例の回路図を示す。
【0006】また、ディジタル部36の出力するディジ
タル信号(バイポーラのAMI符号)は送信部37のド
ライバ38に供給され、ここで電力増幅された後、フィ
ルタ39で高周波成分を除去されトランス30を介して
加入者線12に送出される。
【0007】
【発明が解決しようとする課題】上記の受信部31と送
信部37とは同一の加入者線12に接続されているた
め、受信信号と送信信号とが混合しないように、送信時
には送信信号をディジタル部36に伝えないように受信
部31をパワーダウンし、受信時には受信信号に送信信
号が混ざらないように送信部37をパワーダウンしてい
る。
【0008】ここで、従来の受信部31のパワーダウン
は、図9に示す全ての演算増幅器(オペアンプ)OP1
〜OP9 のパワーダウンによって行われる。しかし、オ
ペアンプOP1 〜OP9 夫々はパワーダウンするとその
出力レベルが不定となり、例えばアースレベルや電源電
圧レベルとなる。
【0009】次に、受信に切換わると受信部31のオペ
アンプOP1 〜OP9 がパワーオンされるが、オペアン
プOP1 〜OP9 夫々の出力レベルが不定状態から受信
時の基準レベルとなるまでに長い時間を要しており、こ
のために従来は送信から受信への切り換えの際に長い空
き時間を設定しなければならず、送受信の高速切り換え
ができないという問題があった。
【0010】また、線路終端回路の単体試験にループバ
ック試験がある。このループバック試験とは送信部37
と受信部31とを共にパワーオンしておき、送信部37
から受信部31に向けて信号を送り、受信部31でこの
信号を受信して送信部37と受信部31との動作試験を
行うものである。しかし、通常使用時には加入者線12
から減衰した信号が受信部31に供給されるのに対し、
ループバック試験時には減衰されてない信号が送信部3
7から直接、受信部31に供給されるため、A/D変換
器35のダイナミックレンジを大きくしなければなら
ず、通常使用時にはA/D変換器35のダイナミックレ
ンジを充分に活用できないという問題があった。
【0011】また、従来回路ではアナログの粗調アンプ
33及び微調アンプ34により自動利得制御及び等化を
行っているため、上記粗調アンプ33及び微調アンプ3
4の回路規模が大きくなり、オペアンプOP1 〜OP9
等のアナログ素子の数が非常に多く、これらのアナログ
素子夫々の精度が大きく特性を左右するので、高い特性
を得るためには各アナログ素子に高精度のものを使用し
なければならず、コストが高くなるという問題があっ
た。
【0012】本発明は上記の点に鑑みなされたもので、
送信から受信への切換えを高速に行うことができ、ま
た、受信部のA/D変換器に供給される信号レベルをル
ープバック試験時においても通常の受信時と同程度とす
ることができ、また、受信部を構成する演算増幅器等の
アナログ素子の数を削減できる線路終端回路を提供する
ことを目的とする。
【0013】
【課題を解決するための手段】請求項1に記載の発明
は、送信部と受信部とを用いてピンポン伝送によりディ
ジタル伝送を行うディジタル加入者線伝送システムの線
路終端回路において、基準電位を発生する基準電圧源
と、送信時にのみ閉成して上記受信部のアナログ回路部
の演算増幅器の出力端子に上記基準電位を供給する第1
のスイッチとを有する。
【0014】請求項2に記載の発明は、送信部と受信部
とを用いてピンポン伝送によりディジタル伝送を行うデ
ィジタル加入者線伝送システムの線路終端回路におい
て、上記受信部に接続されたとき受信部に供給される信
号を減衰する減衰器と、ループバック試験時にのみ閉成
して上記減衰器を受信部に接続する第2のスイッチとを
有する。
【0015】請求項3に記載の発明は、送信部と受信部
とを用いてピンポン伝送によりディジタル伝送を行うデ
ィジタル加入者線伝送システムの線路終端回路におい
て、上記受信部のアナログ回路部の演算増幅器に接続す
る抵抗値を切換えて利得を可変する可変アンプを有し、
上記受信部から出力される信号をディジタル化したのち
等化を行う判定帰還型等化器のメインカーソル・タップ
係数に応じて上記演算増幅器に接続する抵抗値を切換え
制御する。
【0016】
【作用】請求項1に記載の発明においては、送信時に第
1のスイッチが閉成して受信部の演算増幅器の出力端子
は基準電位とされるため、送信状態から受信状態に切換
わって受信部がパワーオンしたとき演算増幅器が受信信
号に応じた電圧を出力するまでに要する時間を短縮化で
き、送信から受信への切換えを高速に行うことができ
る。
【0017】請求項2に記載の発明においては、ループ
バック試験時に第2のスイッチが閉成して減衰した信号
を受信部に供給するため、ループバック試験時に自回路
の送信部から回線を経由しないで供給される信号を通常
の受信信号と同程度のレベルとすることができ、これに
よって後続のA/D変換器のダイナミックレンジを通常
の受信信号に合わせて設定でき、上記A/D変換器のダ
イナミックレンジを効率良く活用できる。
【0018】請求項3に記載の発明においては、判定帰
還型等化器のメインカーソル・タップ係数に応じて演算
増幅器に接続する抵抗値を切換えて利得を可変するた
め、この可変アンプ等のアナログ回路の回路規模を小さ
くでき、演算増幅器等のアナログ素子の数を大幅に削減
でき、コストの上昇を抑えることができる。
【0019】
【実施例】図1は本発明の一実施例のブロック図を示
す。同図中、ディジタル部50のユニポーラ/バイポー
ラ(U/B)変換器61は端子52から供給されるユニ
ポーラ信号の2値送信データをバイポーラ信号のAMI
符号に変換して送信部53のドライバ54に供給する。
ドライバ54は供給されるバイポーラ信号で加入者線1
2を駆動するべく電力増幅を行い、高周波成分を除去す
るフィルタ55からトランス56を通してバイポーラ信
号を加入者線12に送出する。トランス(TRNS)5
6は4線/2線変換を行う。
【0020】加入者線12から入来するAMI符号の受
信信号はトランス56を通して受信部57のアッティネ
ータ58に供給され、アッティネータ58から可変アン
プ59に供給される。アッティネータ58は端子60a
から供給される制御信号により、ループバック試験時に
減衰量を増大させる。可変アンプ59はAGC回路67
から供給されるゲインコードに従って利得を可変するも
ので、ここで増幅されたアナログのAMI符号の受信信
号はA/D変換器61でディジタル化された後、前置線
路等化器(フィードフォワード・イコライザ:FFE)
63に供給される。FFE63はAGC回路67から供
給されるゲインコードに従って周波数特性を可変してA
MI符号の等化を行い、判定帰還型等化器(デシジョン
・フィードバック・イコライザ:DFE)65に供給す
る。
【0021】判定帰還型等化器65は適応動作を行い受
信シンボルを判定して受信フレーム検出回路70に供給
すると共に、端子72から出力する。AGC(自動利得
制御)回路67は判定帰還型等化器65から供給される
メインカーソル・タップ係数から可変アンプ59及び前
置線路等化器63の特性を設定するためのゲインコード
を生成する。タイミング再生回路68は判定帰還型等化
器65のプリカーソル・タップ係数からサンプリング位
相を設定するためのサンプリングパルスを生成する。受
信フレーム検出回路70は受信フレーム同期検出を行っ
て、その検出信号を後続の各ブロックへ供給する。 図
2はAGC回路60が出力するゲインコードに対するア
ナログアンプ54の利得、及び前置線路等化器56の伝
達関数夫々の対応表を示す図である。この図2に示す如
く、アナログアンプ54は、供給されるゲインコードが
0〜3のとき利得を−12dBに設定し、ゲインコードが
4〜7のとき利得を0dBとし、ゲインコードが8〜12
のとき利得を12dBとし、ゲインコードが13〜15の
とき利得を24dBとして設定する。
【0022】図3はアッティネータ58及び可変アンプ
59の回路図を示す。これらは差動構成とされている。
同図中、端子80a,80bにはトランス56より受信
信号が供給される。アッティネータ58は端子80a,
80b夫々に一端を接続された抵抗R1 ,R2 と、これ
らの他端間を接続する抵抗R3 と、抵抗R4 ,R5 及び
スイッチSW1 とより構成されている。
【0023】スイッチSW1 は常開のもので、通常は抵
抗R1 ,R2 ,R3 により受信信号の減衰が行われる
が、ループバック試験時には端子60aよりの制御信号
によってスイッチSW1 が閉成し、抵抗R3 に対して抵
抗R4 ,R5 が並列接続され、減衰量が増大する。これ
によって、可変アンプ59に供給する受信信号レベル
を、ループバック試験時においても通常時と同様のレベ
ルにすることができる。これによって後続のA/D変換
器61のダイナミックレンジを通常の受信信号に合わせ
て設定でき、上記A/D変換器61のダイナミックレン
ジを効率良く活用できる。
【0024】次に可変アンプ59について説明するに、
抵抗R1 の他端はスイッチSW2 を介して抵抗R8 の一
端に接続されると共に、抵抗R6 及びスイッチSW3
介して抵抗R8 の一端に接続され、また、抵抗R6 ,R
7 及びスイッチSW4 を介して抵抗R8 の一端に接続さ
れている。同様に、抵抗R2 の他端はスイッチSW5
介して抵抗R12の一端に接続されると共に、抵抗R10
びスイッチSW6 を介して抵抗R12の一端に接続され、
また、抵抗R10,R11及びスイッチSW7 を介して抵抗
12の一端に接続されている。
【0025】また、抵抗R7 とスイッチSW4 の接続点
と、抵抗R11とスイッチSW7 の接続点との間は抵抗R
9 ,R13によって接続され、抵抗R9 ,R13の接続点は
端子81に接続され基準中点レベルVref とされると共
に、コンデンサC1 を介して所定レベルAGを印加され
ている。
【0026】一方、抵抗R8 ,R12夫々の他端はオペア
ンプ85,86夫々の非反転入力端子に接続されると共
に、コンデンサC2 により接続されている。オペアンプ
85の反転入力端子は抵抗R15及びスイッチSW10を介
してコンデンサC3 の一端に接続されると共に、抵抗R
15,R16を介してコンデンサC3 の一端に接続され、コ
ンデンサC3 の他端には所定レベルAGが印加されてい
る。また、オペアンプ85の反転入力端子と出力端子と
の間は抵抗R17,R18で接続されると共にコンデンサC
5 で接続され、抵抗R18と並列にスイッチSW11が設け
られている。
【0027】オペアンプ86の反転入力端子は抵抗R20
及びスイッチSW12を介してコンデンサC4 の一端に接
続されると共に、抵抗R20,R21を介してコンデンサC
4 の一端に接続され、コンデンサC4 の他端には所定レ
ベルAGが印加されている。また、オペアンプ86の反
転入力端子と出力端子との間は抵抗R22,R23で接続さ
れると共にコンデンサC6 で接続され、抵抗R23と並列
にスイッチSW13が設けられている。
【0028】更に、オペアンプ85,86夫々の出力端
子は抵抗R25,R26を介してA/D変換器61の差動入
力端子61a,61b夫々に接続され、この端子61
a,61b夫々はスイッチSW14,SW15夫々を介して
基準中点レベル(基準電位)V ref とされた端子87に
接続されている。
【0029】ここで、スイッチSW2 〜SW4 及びSW
5 〜SW7 のうちスイッチSW2 ,SW5 を閉成すると
受信信号は小さな分圧比で分圧されてオペアンプ85,
86に供給され、スイッチSW3 ,SW6 を閉成すると
受信信号中程度の分圧比で分圧されてオペアンプ85,
86に供給され、スイッチSW4 ,SW7 を閉成すると
大きな分圧比で分圧されてオペアンプ85,86に供給
される。更にスイッチSW10,SW12を閉成するとオペ
アンプ85,86夫々で構成される非反転増幅器の増幅
度は小さく、スイッチSW10,SW12を閉成するとオペ
アンプ85,86夫々による増幅度が大きくなる。ま
た、スイッチSW11,SW13を閉成するとオペアンプ8
5,86夫々で構成される非反転増幅器の増幅度は大き
く、スイッチSW11,SW13を閉成するとオペアンプ8
5,86夫々による増幅度は小さくなると共にカットオ
フ周波数も変化する。つまり、AGC回路67から供給
されるゲインコードの制御により上記のスイッチSW2
〜SW4 ,SW5 〜SW7 ,SW10,SW12のスイッチ
ングを行って可変アンプ59全体の増幅度を図2に示す
ように可変している。
【0030】また、可変アンプ59は端子60bから供
給される制御信号により、受信時にはオペアンプ85,
86のパワーオンと共にスイッチSW14,SW15夫々が
閉成され、送信時にはオペアンプ85,86のパワーダ
ウンと共にスイッチSW14,SW15夫々が閉成される。
このスイッチSW14,SW15の閉成により送信時にはオ
ペアンプ85,86夫々の出力端子は基準中点レベルV
ref とされている。このため、送信状態から受信状態に
切換わって受信部57がパワーオンしたときオペアンプ
85,86夫々が受信信号に応じた電圧を出力するまで
に要する時間を短縮化でき、送信から受信への切換えを
高速に行うことができる。
【0031】前置線路等化器56は図2に示す如くAG
C回路60から供給されるゲインコードが0,1のとき
伝達関数H1とし、ゲインコードが2,3のとき伝達関
数H2とし、ゲインコードが4,5のとき伝達関数H3
とし、ゲインコードが6,7のとき伝達関数H4とし、
ゲインコードが8,9のとき伝達関数H5とし、ゲイン
コードが10,11のとき伝達関数H6とし、ゲインコ
ードが12,13のとき伝達関数H7とし、ゲインコー
ドが14,15のとき伝達関数H8として設定する。上
記の伝達関数H1〜H8を以下に示す。ここで、ZはZ
演算子である。
【0032】 H1(Z-1)=k10+k11-1+k12-2+k13-3+・・・ H2(Z-1)=k20+k21-1+k22-2+k23-3+・・・ H3(Z-1)=k30+k31-1+k32-2+k23-3+・・・ ・ ・ H7(Z-1)=k70+k71-1+k72-2+k73-3+・・・ H8(Z-1)=k80+k81-1+k82-2+k83-3+・・・ 但し、k10〜k33は定数である。
【0033】図4は判定帰還型等化器65のブロック図
を示す。同図中、端子90には前置線路等化器63の出
力信号XK が供給され、この信号XK は混合器91にお
いて加算器72から供給されるレプリカ信号RK を減算
混合され等化信号YK とされる。この等化信号は判定器
93に供給されて±1,0かどうかの判定を行われ、こ
こで得られたシンボルaK が端子72より出力される。
【0034】混合器96は次式で表わされるプリカーソ
ル等化前の残留エラーeK を演算する。 eK (k)=Y(k)−a(k)・C0 (k) この残留エラーeK は単位遅延時間だけ遅延されて混合
器98に供給され、ここで次式で表わされるプリカーソ
ル等化後の残留エラーEK-1 が演算される。
【0035】 EK-1 (k)=eK (k−1)−a(k)・C-1(k) 加算器92は次式で表わされるレプリカ信号RK を生成
している。
【0036】
【数1】
【0037】また、プリカーソル・タップ係数C-1が位
相情報として端子100より出力される。また、タップ
係数の更新は引き込み開始時に次式で表わされるLMS
アルゴリズムで行い、 Cn (k+1)=Cn (k)+α・a(k-n-1) ・Ek-1 引き込み後の定常状態では次式で表わされるSignL
MSアルゴリズムで行う。
【0038】Cn (k+1)=Cn (k)+Sgn〔α
・a(k-n-1)・Ek-1 〕 但し、n=−1〜N AGC回路67は判定帰還型等化器のメインカーソル・
タップ係数C0 が目標値となるようなゲインコードを出
力して可変アンプ59の利得及び前置線路等化器63の
伝達関数の制御を行う。このようにメインカーソル・タ
ップ係数C0 を制御情報として用いることにより回路規
模の増加を抑えることができる。
【0039】タイミング再生回路68はディジタル信号
処理型のループ・フィルタとディジタル・フェーズ・ロ
ックド・ループとより構成され、位相情報として判定帰
還型等化器65のプリカーソル・タップ係数を供給され
て、メインカーソル・タップ係数C0 を最大とするよう
なサンプリング位相のサンプリングパルスを生成してA
/D変換器61に供給する。
【0040】受信フレーム検出回路70は判定帰還型等
化器65から順次供給される受信シンボルをフレーム同
期信号のビットパターンと比較して一致したときフレー
ム同期検出信号を生成して端子74から出力する。この
ように、判定帰還型等化器65のメインカーソル・タッ
プ係数に応じてオペアンプ85,86夫々に接続する抵
抗値を切換えて利得を可変するため、この可変アンプ5
9等のアナログ回路の回路規模を小さくでき、オペアン
プ85,86等のアナログ素子の数を大幅に削減でき、
コストの上昇を抑えることができる。
【0041】図5は基準中点レベルVref を発生して図
3の端子81又は87に供給する基準電圧源としての基
準電位発生回路の回路図を示す。図5において、同一抵
抗値の抵抗R20,R21間に電源電圧VD (例えば5
V),VS (例えば0V)が印加され、抵抗R20,R21
の接続点はバッファアンプ110の非反転入力端子に接
続されており、バッファアンプ110の出力端子はV
ref 〔Vref =(VD +VS/2〕とされ、この基準中
点レベルVref が端子111より出力される。
【0042】ところで、図3に示す実施例の回路は差動
構成であるが、従来回路の如く、一方は基準電位とした
シングルタイプの回路構成であれば、アッティネータ5
8は図6に示す構成となる。図6において、端子120
はトランスに接続され、端子121は可変アンプ59に
接続される。端子120,121間にはスイッチSW 20
が設けられている。端子120は抵抗R25,R26を介し
て接地され、端子121には抵抗R27及びスイッチSW
22を介して接地されている。また、抵抗R25,R26の接
続点はスイッチSW21を介して端子121に接続されて
いる。
【0043】この回路においては、スイッチSW20を閉
成すると減衰量は0である。スイッチSW20の代りにス
イッチSW21を閉成した状態では、スイッチSW22を閉
成すると抵抗R25,R26の分圧比によって中程度の減衰
量が得られ、スイッチSW22を閉成すると抵抗R26とR
27とが並列となり、大きな減衰量が得られる。
【0044】
【発明の効果】上述の如く、請求項1に記載の発明によ
れば、送信時に第1のスイッチが閉成して受信部の演算
増幅器の出力端子は基準電位とされるため、送信状態か
ら受信状態に切換わって受信部がパワーオンしたとき演
算増幅器が受信信号に応じた電圧を出力するまでに要す
る時間を短縮化でき、送信から受信への切換えを高速に
行うことができる。
【0045】また、請求項2に記載の発明によれば、ル
ープバック試験時に第2のスイッチが閉成して減衰した
信号を受信部に供給するため、ループバック試験時に自
回路の送信部から回線を経由しないで供給される信号を
通常の受信信号と同程度のレベルとすることができ、こ
れによって後続のA/D変換器のダイナミックレンジを
通常の受信信号に合わせて設定でき、上記A/D変換器
のダイナミックレンジを効率良く活用できる。
【0046】また、請求項3に記載の発明によれば、判
定帰還型等化器のメインカーソル・タップ係数に応じて
演算増幅器に接続する抵抗値を切換えて利得を可変する
ため、この可変アンプ等のアナログ回路の回路規模を小
さくでき、演算増幅器等のアナログ素子の数を大幅に削
減でき、コストの上昇を抑えることができ、実用上きわ
めて有用である。
【図面の簡単な説明】
【図1】本発明回路のブロック図である。
【図2】ゲインコードと可変アンプゲイン及び伝達関数
との対応を示す図である。
【図3】本発明回路の受信部の回路図である。
【図4】判定帰還型等化器のブロック図である。
【図5】基準電位発生回路の回路図である。
【図6】本発明の変形例の回路図である。
【図7】ディジタル加入者線伝送システムの構成図であ
る。
【図8】従来回路のブロック図である。
【図9】従来回路の受信部の回路図である。
【符号の説明】
12 加入者回線 50 ディジタル部 51 U/B変換器 53 送信部 54 ドライバ 55 フィルタ 56 トランス 58 アッティネータ 59 可変アンプ 61 A/D変換器 63 前置線路等化器 65 判定帰還型等化器 68 タイミング再生回路 70 受信フレーム検出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 粟田 豊 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小泉 伸和 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 奈良 修 栃木県小山市城東3丁目28番1号 富士通 ディジタル・テクノロジ株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 送信部と受信部とを用いてピンポン伝送
    によりディジタル伝送を行うディジタル加入者線伝送シ
    ステムの線路終端回路において、 基準電位を発生する基準電圧源と、 送信時にのみ閉成して上記受信部のアナログ回路部の演
    算増幅器の出力端子に上記基準電位を供給する第1のス
    イッチとを、有することを特徴とする線路終端回路。
  2. 【請求項2】 送信部と受信部とを用いてピンポン伝送
    によりディジタル伝送を行うディジタル加入者線伝送シ
    ステムの線路終端回路において、 上記受信部に接続されたとき受信部に供給される信号を
    減衰する減衰器と、 ループバック試験時にのみ閉成して上記減衰器を受信部
    に接続する第2のスイッチとを、有することを特徴とす
    る線路終端回路。
  3. 【請求項3】 送信部と受信部とを用いてピンポン伝送
    によりディジタル伝送を行うディジタル加入者線伝送シ
    ステムの線路終端回路において、 上記受信部のアナログ回路部の演算増幅器に接続する抵
    抗値を切換えて利得を可変する可変アンプを有し、 上記受信部から出力される信号をディジタル化したのち
    等化を行う判定帰還型等化器のメインカーソル・タップ
    係数に応じて上記演算増幅器に接続する抵抗値を切換え
    制御することを特徴とする線路終端回路。
JP13431095A 1995-05-31 1995-05-31 線路終端回路 Withdrawn JPH08331108A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005078939A1 (ja) * 2004-02-12 2005-08-25 Matsushita Electric Industrial Co., Ltd. 送信電力制御装置
JP2008515359A (ja) * 2004-10-01 2008-05-08 ジーイー・アビエイション・システムズ・エルエルシー 統一アナログ入力フロントエンド装置および方法
JP2016059026A (ja) * 2014-09-04 2016-04-21 日本放送協会 受信装置

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