JPH04239807A - 自動利得制御回路及びトレーニング方法 - Google Patents
自動利得制御回路及びトレーニング方法Info
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- JPH04239807A JPH04239807A JP2141891A JP2141891A JPH04239807A JP H04239807 A JPH04239807 A JP H04239807A JP 2141891 A JP2141891 A JP 2141891A JP 2141891 A JP2141891 A JP 2141891A JP H04239807 A JPH04239807 A JP H04239807A
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- 238000003491 array Methods 0.000 description 2
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Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル加入者線伝
送を行う場合等、自動利得制御回路を用いた装置におけ
る利得設定方式に関し、特に判定帰還型等化器とこの判
定帰還型等化器のメインカーソルの値により利得を制御
する自動利得制御回路を有する受信回路における利得設
定方式に関するものである。
送を行う場合等、自動利得制御回路を用いた装置におけ
る利得設定方式に関し、特に判定帰還型等化器とこの判
定帰還型等化器のメインカーソルの値により利得を制御
する自動利得制御回路を有する受信回路における利得設
定方式に関するものである。
【０００２】このような自動利得制御回路の自動利得設
定方式は、初期トレーニング時間を短くすることができ
るものであることが要望される。
定方式は、初期トレーニング時間を短くすることができ
るものであることが要望される。
【０００３】
【従来の技術】図５は、ディジタル加入者線伝送装置の
受信部の構成例を示したものであって、１０は受信アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器（Ａ
ＤＣ）、２０はＡＤＣ１０の出力に対して信号処理を行
って受信データを生成する受信信号処理部である。また
受信信号処理部２０において、２１は伝送路の損失特性
によって減衰した信号を一定信号レベルに増幅する自動
利得制御回路（ＡＧＣ）、２２は伝送路の損失特性によ
って受けた周波数歪みをその逆特性を用いて等化する線
路等化器（ＥＱＬ）、２３は減算器、２４は伝送路で生
じた符号間干渉を時間軸で等化する判定帰還型等化器（
ＤＦＥ）、２５はＤＦＥ２４のメインカーソルＣ０ を
基準として受信信号を判定する判定回路（ＤＥＣ）であ
る。
受信部の構成例を示したものであって、１０は受信アナ
ログ信号をディジタル信号に変換するＡ／Ｄ変換器（Ａ
ＤＣ）、２０はＡＤＣ１０の出力に対して信号処理を行
って受信データを生成する受信信号処理部である。また
受信信号処理部２０において、２１は伝送路の損失特性
によって減衰した信号を一定信号レベルに増幅する自動
利得制御回路（ＡＧＣ）、２２は伝送路の損失特性によ
って受けた周波数歪みをその逆特性を用いて等化する線
路等化器（ＥＱＬ）、２３は減算器、２４は伝送路で生
じた符号間干渉を時間軸で等化する判定帰還型等化器（
ＤＦＥ）、２５はＤＦＥ２４のメインカーソルＣ０ を
基準として受信信号を判定する判定回路（ＤＥＣ）であ
る。
【０００４】伝送されたディジタル信号からなる入力受
信信号は、伝送時の歪みを受けて波形が変化している。 ＡＤＣ１０はこの信号をアナログ信号として扱って、そ
の振幅の変化に対応するディジタル信号を発生する。受
信信号処理部２０において、ＡＧＣ２１は、変換器ＡＤ
Ｃ１０の出力信号をシフトすることによって、ディジタ
ル的に一定信号レベルに増幅する。ＥＱＬ２２は、ＡＧ
Ｃ２１の出力信号に対して、線路の損失特性によって受
けた周波数歪みを、その逆特性で等化した出力を発生す
る。減算器２３においては、ＥＱＬ２２からの周波数等
化された信号から、ＤＦＥ２４の符号間干渉成分の信号
を減算して、符号間干渉歪みを除去された信号出力を発
生する。ＤＥＣ２５は、減算器２３の出力に対してＤＦ
Ｅ２４のメインカーソルＣ０ を基準として判定を行っ
て、シンボル化された受信データを発生する。この受信
データは、受信信号処理部２０の出力となるとともに、
ＤＦＥ２４に入力される。またＤＥＣ２５は、減算器２
３の出力とメインカーソルＣ０ とを比較したときの残
留エラーをＤＦＥ２４に入力する。ＤＦＥ２４は、受信
データと残留エラーとから、所定のタップ係数更新式に
従ってタップ係数を更新しながら演算を行って、前述の
符号間干渉成分とメインカーソルＣ０ とを発生し、漸
近的に残留エラーが最小になるように動作することによ
って、入力受信信号から周波数歪みと符号間干渉歪みと
を除去した受信データを出力する。
信信号は、伝送時の歪みを受けて波形が変化している。 ＡＤＣ１０はこの信号をアナログ信号として扱って、そ
の振幅の変化に対応するディジタル信号を発生する。受
信信号処理部２０において、ＡＧＣ２１は、変換器ＡＤ
Ｃ１０の出力信号をシフトすることによって、ディジタ
ル的に一定信号レベルに増幅する。ＥＱＬ２２は、ＡＧ
Ｃ２１の出力信号に対して、線路の損失特性によって受
けた周波数歪みを、その逆特性で等化した出力を発生す
る。減算器２３においては、ＥＱＬ２２からの周波数等
化された信号から、ＤＦＥ２４の符号間干渉成分の信号
を減算して、符号間干渉歪みを除去された信号出力を発
生する。ＤＥＣ２５は、減算器２３の出力に対してＤＦ
Ｅ２４のメインカーソルＣ０ を基準として判定を行っ
て、シンボル化された受信データを発生する。この受信
データは、受信信号処理部２０の出力となるとともに、
ＤＦＥ２４に入力される。またＤＥＣ２５は、減算器２
３の出力とメインカーソルＣ０ とを比較したときの残
留エラーをＤＦＥ２４に入力する。ＤＦＥ２４は、受信
データと残留エラーとから、所定のタップ係数更新式に
従ってタップ係数を更新しながら演算を行って、前述の
符号間干渉成分とメインカーソルＣ０ とを発生し、漸
近的に残留エラーが最小になるように動作することによ
って、入力受信信号から周波数歪みと符号間干渉歪みと
を除去した受信データを出力する。
【０００５】図６は、判定帰還型等化器と判定器の構成
例を示したものであって、図５におけると同じものを同
じ番号で示している。ＤＦＥ２４において、３１１，３
１２，…， ３１ｎ は単位遅延回路（Ｔ）、３２１，
３２２，…， ３２ｎ は乗算器、３３は累算器（Σ）
、３４はタップ係数更新部である。またタップ係数更新
部３４において、３５０，３５１，…， ３５ｎ は乗
算器、３６０，３６１，…， ３６ｎ は加算器、３７
０，３７１，…， ３７ｎ はタップ係数記憶部である
。さらにＤＥＣ２５において、４１は乗算器、４２は減
算器、４３は判定器である。
例を示したものであって、図５におけると同じものを同
じ番号で示している。ＤＦＥ２４において、３１１，３
１２，…， ３１ｎ は単位遅延回路（Ｔ）、３２１，
３２２，…， ３２ｎ は乗算器、３３は累算器（Σ）
、３４はタップ係数更新部である。またタップ係数更新
部３４において、３５０，３５１，…， ３５ｎ は乗
算器、３６０，３６１，…， ３６ｎ は加算器、３７
０，３７１，…， ３７ｎ はタップ係数記憶部である
。さらにＤＥＣ２５において、４１は乗算器、４２は減
算器、４３は判定器である。
【０００６】減算器２３においては、図５に示されたＥ
ＱＬ２２からの出力Ｘｊ （ｊは現在時刻の値を示す）
から、ＤＦＥ２４からの符号間干渉成分Ｒｊ を減算す
ることによって、符号間干渉成分を除去された信号成分
Ｆｊ を生じる。
ＱＬ２２からの出力Ｘｊ （ｊは現在時刻の値を示す）
から、ＤＦＥ２４からの符号間干渉成分Ｒｊ を減算す
ることによって、符号間干渉成分を除去された信号成分
Ｆｊ を生じる。
【０００７】ＤＥＣ２５の内部では、判定器４３によっ
て、信号Ｆｊ に対してＤＦＥ２４で発生したメインカ
ーソルＣ０，ｊ を閾値として、符号方式に従って判定
を行って、受信シンボルａｊ を生成するとともに、減
算器４２において、乗算器４１で受信シンボルａｊ に
メインカーソルＣＯ を乗算して得た値Ｃ０，ｊ ａｊ
を、信号Ｆｊ から減算して、残留エラー成分εｊ
を発生する。受信シンボルａｊ は、受信データとして
出力される。
て、信号Ｆｊ に対してＤＦＥ２４で発生したメインカ
ーソルＣ０，ｊ を閾値として、符号方式に従って判定
を行って、受信シンボルａｊ を生成するとともに、減
算器４２において、乗算器４１で受信シンボルａｊ に
メインカーソルＣＯ を乗算して得た値Ｃ０，ｊ ａｊ
を、信号Ｆｊ から減算して、残留エラー成分εｊ
を発生する。受信シンボルａｊ は、受信データとして
出力される。
【０００８】ＤＦＥ２４の内部では、受信シンボルａｊ
をｋ（ｋ＝１〜ｎ）段の単位遅延回路３１１，３１２
，…， ３１ｎ を経て順次ｋ時間遅延したシンボルａ
ｋ＋ｊ と、各単位遅延回路に対応するタップ係数Ｃｋ
との積和演算を乗算器３２１，３２２，…， ３２ｎ
と累算器３３とで行って、符号間干渉成分Ｒｊ を生
成する。すなわち符号間干渉成分Ｒｊ は
をｋ（ｋ＝１〜ｎ）段の単位遅延回路３１１，３１２
，…， ３１ｎ を経て順次ｋ時間遅延したシンボルａ
ｋ＋ｊ と、各単位遅延回路に対応するタップ係数Ｃｋ
との積和演算を乗算器３２１，３２２，…， ３２ｎ
と累算器３３とで行って、符号間干渉成分Ｒｊ を生
成する。すなわち符号間干渉成分Ｒｊ は
【数１】
によって示されるものである。
【０００９】一方、タップ係数更新部３４では、乗算器
３５０，３５１，…， ３５ｎ において遅延したシン
ボルａｋ＋ｊ に係数αと残留エラー成分εｊ とを乗
算し、加算器３６１，３６２，…， ３６ｎ において
記憶部３７１，３７２，…， ３７ｎ のタップ係数Ｃ
ｋ，ｊ と加算して、漸近的に残留エラーの二乗成分ε
２ を最小にするアルゴリズムＣｋ，ｊ＋１ ＝Ｃｋ，
ｊ ＋α＊ａｊ＋Ｋ ＊εｊ （Ｃｋ，ｊ は更新され
たタップ係数， ｋ＝０〜ｎ，αは定数）によって、タ
ップ係数Ｃ０ 〜Ｃｎ がより完全に近いタップ係数の
組になるように、タップ係数の更新を行う。
３５０，３５１，…， ３５ｎ において遅延したシン
ボルａｋ＋ｊ に係数αと残留エラー成分εｊ とを乗
算し、加算器３６１，３６２，…， ３６ｎ において
記憶部３７１，３７２，…， ３７ｎ のタップ係数Ｃ
ｋ，ｊ と加算して、漸近的に残留エラーの二乗成分ε
２ を最小にするアルゴリズムＣｋ，ｊ＋１ ＝Ｃｋ，
ｊ ＋α＊ａｊ＋Ｋ ＊εｊ （Ｃｋ，ｊ は更新され
たタップ係数， ｋ＝０〜ｎ，αは定数）によって、タ
ップ係数Ｃ０ 〜Ｃｎ がより完全に近いタップ係数の
組になるように、タップ係数の更新を行う。
【００１０】このようにして、符号間干渉成分を含んだ
入力Ｘｊ から、ＤＦＥ２４において発生した擬似的な
符号間干渉成分を減算することによって、理想的には、
符号間干渉成分を含まない信号成分Ｆｊ を発生する。 この信号成分Ｆｊ から擬似信号成分Ｃ０，ｊ ａｊ
を減算することによって、残留エラーεｊ が発生する
が、この残留エラーεｊ は、タップ係数が不完全なこ
とによって発生するものであり、理想的には０となるべ
きものである。そこで、この残留エラーが最小になるよ
うに、タップ係数を更新することによって、エラーのな
い受信判定が可能となる。なお、残留エラーには回線雑
音も含まれるが、受信シンボル列と相関がないので、タ
ップ係数が雑音によって悪い方向に更新されることはな
い。
入力Ｘｊ から、ＤＦＥ２４において発生した擬似的な
符号間干渉成分を減算することによって、理想的には、
符号間干渉成分を含まない信号成分Ｆｊ を発生する。 この信号成分Ｆｊ から擬似信号成分Ｃ０，ｊ ａｊ
を減算することによって、残留エラーεｊ が発生する
が、この残留エラーεｊ は、タップ係数が不完全なこ
とによって発生するものであり、理想的には０となるべ
きものである。そこで、この残留エラーが最小になるよ
うに、タップ係数を更新することによって、エラーのな
い受信判定が可能となる。なお、残留エラーには回線雑
音も含まれるが、受信シンボル列と相関がないので、タ
ップ係数が雑音によって悪い方向に更新されることはな
い。
【００１１】図７は、受信アナログ信号の孤立応答波形
を示したものである。判定帰還型等化器は、図中のボー
レートサンプリングポイントでの孤立応答波形のＣ０
〜Ｃｎ を近似するように適応する。ここでＣ１ 〜Ｃ
ｎ は符号間干渉成分であり、メインカーソルＣ０ は
判定回路の判定基準となるものである。
を示したものである。判定帰還型等化器は、図中のボー
レートサンプリングポイントでの孤立応答波形のＣ０
〜Ｃｎ を近似するように適応する。ここでＣ１ 〜Ｃ
ｎ は符号間干渉成分であり、メインカーソルＣ０ は
判定回路の判定基準となるものである。
【００１２】
【発明が解決しようとする課題】自動利得制御回路は、
判定帰還型等化器のビット精度が落ちないようにするた
めに、メインカーソルの値が、大体、タップ係数のダイ
ナミックレンジになるように、その利得を制御する。図
５の構成では、初期トレーニングの段階で、メインカー
ソルの値がわからないので、自動利得制御回路の利得の
設定を行うために、従来、次のような二通りの方法がと
られていた。■ 受信信号のパワーを計算し、それに
よって利得の設定を行う。■ ある初期利得から全タ
ップ係数について判定帰還型等化器の適応を行い、更新
されたメインカーソルの値をみて利得の更新を行う。
判定帰還型等化器のビット精度が落ちないようにするた
めに、メインカーソルの値が、大体、タップ係数のダイ
ナミックレンジになるように、その利得を制御する。図
５の構成では、初期トレーニングの段階で、メインカー
ソルの値がわからないので、自動利得制御回路の利得の
設定を行うために、従来、次のような二通りの方法がと
られていた。■ 受信信号のパワーを計算し、それに
よって利得の設定を行う。■ ある初期利得から全タ
ップ係数について判定帰還型等化器の適応を行い、更新
されたメインカーソルの値をみて利得の更新を行う。
【００１３】しかしながら、■の方法では、パワー演算
のために乗算器が必要であって、回路規模が大きくなる
という問題がある。また■の方法では、初期トレーニン
グ時に頻繁に起こる判定誤りが、判定帰還型等化器のメ
インカーソル以外のタップにも伝播して、メインカーソ
ルの収束に悪影響を及ぼすため、利得が確定するまでに
時間がかかるという問題がある。
のために乗算器が必要であって、回路規模が大きくなる
という問題がある。また■の方法では、初期トレーニン
グ時に頻繁に起こる判定誤りが、判定帰還型等化器のメ
インカーソル以外のタップにも伝播して、メインカーソ
ルの収束に悪影響を及ぼすため、利得が確定するまでに
時間がかかるという問題がある。
【００１４】本発明はこのような従来技術の課題を解決
しようとするものであって、特別な付加回路を設けるこ
となく、利得設定，判定帰還型等化器の適応等の初期ト
レーニング時間を短くすることができる、自動利得制御
回路の利得設定方式を提供することを目的としている。
しようとするものであって、特別な付加回路を設けるこ
となく、利得設定，判定帰還型等化器の適応等の初期ト
レーニング時間を短くすることができる、自動利得制御
回路の利得設定方式を提供することを目的としている。
【００１５】
【課題を解決するための手段】本発明は、図１にその原
理的構成を示すように、受信信号を判定帰還型等化手段
４のメインカーソルの出力に応じて利得制御して利得制
御された入力を発生する自動利得制御手段１と、この利
得制御された入力から判定帰還型等化手段４の疑似符号
間干渉成分の出力を減算して符号間干渉を除去した信号
成分を得る減算手段２と、この符号間干渉を除去した信
号成分をメインカーソルを基準として判定して受信デー
タを得るとともにこの符号間干渉を除去した信号成分か
ら受信データにメインカーソルを乗算した信号を減算し
て残留エラーを得る判定手段３と、遅延回路３１１ 〜
３１ｎ によって受信データを順次遅延し乗算器３５１
〜３５ｎ によって受信データおよび各遅延回路の出
力にそれぞれ残留エラーを乗算して各記憶部３７０ 〜
３７ｎ の前回のタップ係数と加算して各記憶部のタッ
プ係数を更新して、初段の記憶部３７０ からメインカ
ーソルを得るとともに累算器３３によって各遅延回路の
出力に２段目以降の各記憶部３７１ 〜３７ｎ のタッ
プ係数を乗算した値を累算して疑似符号間干渉成分を得
る判定帰還型等化手段４とを備えた受信信号処理回路に
おいて、記憶部３７０ 〜３７ｎ のタップ係数を設定
する初期トレーニングの第一段階において、判定帰還型
等化手段４のメインカーソルの適応と自動利得制御手段
２の利得の更新とを行い、第二段階において自動利得制
御手段２の利得を第一段階で得た値に固定してすべての
タップ係数についての適応を行うことを特徴とするもの
である。
理的構成を示すように、受信信号を判定帰還型等化手段
４のメインカーソルの出力に応じて利得制御して利得制
御された入力を発生する自動利得制御手段１と、この利
得制御された入力から判定帰還型等化手段４の疑似符号
間干渉成分の出力を減算して符号間干渉を除去した信号
成分を得る減算手段２と、この符号間干渉を除去した信
号成分をメインカーソルを基準として判定して受信デー
タを得るとともにこの符号間干渉を除去した信号成分か
ら受信データにメインカーソルを乗算した信号を減算し
て残留エラーを得る判定手段３と、遅延回路３１１ 〜
３１ｎ によって受信データを順次遅延し乗算器３５１
〜３５ｎ によって受信データおよび各遅延回路の出
力にそれぞれ残留エラーを乗算して各記憶部３７０ 〜
３７ｎ の前回のタップ係数と加算して各記憶部のタッ
プ係数を更新して、初段の記憶部３７０ からメインカ
ーソルを得るとともに累算器３３によって各遅延回路の
出力に２段目以降の各記憶部３７１ 〜３７ｎ のタッ
プ係数を乗算した値を累算して疑似符号間干渉成分を得
る判定帰還型等化手段４とを備えた受信信号処理回路に
おいて、記憶部３７０ 〜３７ｎ のタップ係数を設定
する初期トレーニングの第一段階において、判定帰還型
等化手段４のメインカーソルの適応と自動利得制御手段
２の利得の更新とを行い、第二段階において自動利得制
御手段２の利得を第一段階で得た値に固定してすべての
タップ係数についての適応を行うことを特徴とするもの
である。
【００１６】
【作用】本発明においては、判定帰還型等化器と、判定
帰還型等化器のメインカーソルの値によって利得を制御
する自動利得制御回路を有する受信信号処理回路におい
て、初期トレーニング時、その第一段階として、判定帰
還型等化器のメインカーソルＣ０ のみを適応させ、他
のタップ係数Ｃ１ 〜Ｃｎ は０のままとして更新しな
い。この状態で、メインカーソルＣ０ の値によって自
動利得制御回路の利得制御を行って、利得を確定する。 続く第二段階では、確定した利得を用いて、判定帰還型
等化器のすべてのタップ係数Ｃ０ 〜Ｃｎ を適応させ
る。
帰還型等化器のメインカーソルの値によって利得を制御
する自動利得制御回路を有する受信信号処理回路におい
て、初期トレーニング時、その第一段階として、判定帰
還型等化器のメインカーソルＣ０ のみを適応させ、他
のタップ係数Ｃ１ 〜Ｃｎ は０のままとして更新しな
い。この状態で、メインカーソルＣ０ の値によって自
動利得制御回路の利得制御を行って、利得を確定する。 続く第二段階では、確定した利得を用いて、判定帰還型
等化器のすべてのタップ係数Ｃ０ 〜Ｃｎ を適応させ
る。
【００１７】従って本発明の自動利得制御回路の利得設
定方式によれば、利得の設定と、判定帰還型等化器の適
応等の初期トレーニング時間を短くすることができると
ともに、この際、演算のために特別な付加回路を設ける
必要がない。
定方式によれば、利得の設定と、判定帰還型等化器の適
応等の初期トレーニング時間を短くすることができると
ともに、この際、演算のために特別な付加回路を設ける
必要がない。
【００１８】
【実施例】図２は、本発明の一実施例を示したものであ
って、図６におけると同じものを同じ番号で示し、３８
は切り替えスイッチ（Ｓ）である。切り替えスイッチ３
８は、受信信号処理回路の初期トレーニング時において
、その第一段階では各乗算器３５１ 〜３５ｎ の入力
をＤＥＣ２５の残留エラーεｊ の出力から切り離して
、０入力の状態とするように制御され、第二段階では各
乗算器３５１ 〜３５ｎ の入力を残留エラーεｊ の
出力に接続するように制御される。
って、図６におけると同じものを同じ番号で示し、３８
は切り替えスイッチ（Ｓ）である。切り替えスイッチ３
８は、受信信号処理回路の初期トレーニング時において
、その第一段階では各乗算器３５１ 〜３５ｎ の入力
をＤＥＣ２５の残留エラーεｊ の出力から切り離して
、０入力の状態とするように制御され、第二段階では各
乗算器３５１ 〜３５ｎ の入力を残留エラーεｊ の
出力に接続するように制御される。
【００１９】従って図２の実施例では、初期トレーニン
グ時の第一段階において、ＤＦＥ２４のメインカーソル
Ｃ０ のみを適応させ、他のタップ係数Ｃ１ 〜Ｃｎ
は０のままとして更新しないように制御するとともに、
メインカーソルＣ０ の値によってＡＧＣ２１の利得制
御を行って利得を確定する。次の第二段階では、第一段
階で確定した利得を用いて、ＤＦＥ２４のすべてのタッ
プ係数Ｃ０ 〜Ｃｎ を適応させることによって、トレ
ーニングを終了して動作状態にすることができる。
グ時の第一段階において、ＤＦＥ２４のメインカーソル
Ｃ０ のみを適応させ、他のタップ係数Ｃ１ 〜Ｃｎ
は０のままとして更新しないように制御するとともに、
メインカーソルＣ０ の値によってＡＧＣ２１の利得制
御を行って利得を確定する。次の第二段階では、第一段
階で確定した利得を用いて、ＤＦＥ２４のすべてのタッ
プ係数Ｃ０ 〜Ｃｎ を適応させることによって、トレ
ーニングを終了して動作状態にすることができる。
【００２０】図３は、本発明方式における初期トレーニ
ングシーケンスを示したものである。すなわち、初期ト
レーニングの第一段階において、判定帰還型等化器のタ
ップ係数のうちメインカーソルＣ０ のみを更新し、他
のタップ係数Ｃ１ 〜Ｃｎ はそのままとして更新する
ことなく、自動利得制御回路の利得設定を行う。従って
受信信号の判定誤りが伝播しないので、メインカーソル
の適応がスムーズに行われて、利得の確定が速い。次に
初期トレーニングの第二段階においては、利得が確定し
た状態で判定帰還型等化器のすべてのタップ係数Ｃ０
〜Ｃｎ の適応が行われるので、判定帰還型等化器の全
体の適応速度も速くなる。
ングシーケンスを示したものである。すなわち、初期ト
レーニングの第一段階において、判定帰還型等化器のタ
ップ係数のうちメインカーソルＣ０ のみを更新し、他
のタップ係数Ｃ１ 〜Ｃｎ はそのままとして更新する
ことなく、自動利得制御回路の利得設定を行う。従って
受信信号の判定誤りが伝播しないので、メインカーソル
の適応がスムーズに行われて、利得の確定が速い。次に
初期トレーニングの第二段階においては、利得が確定し
た状態で判定帰還型等化器のすべてのタップ係数Ｃ０
〜Ｃｎ の適応が行われるので、判定帰還型等化器の全
体の適応速度も速くなる。
【００２１】図４は、本発明の他の実施例を示したもの
であって、図６におけると同じものを同じ番号で示し、
３９は切り替えスイッチ（Ｓ）である。切り替えスイッ
チ３９は、受信信号処理回路の初期トレーニング時にお
いて、その第一段階では遅延回路列３１１ 〜３１ｎ
の入力をＤＥＣ２５の受信データａｊ の出力から切り
離して、０入力の状態とするように制御され、第二段階
では遅延回路列３１１ 〜３１ｎ の入力を受信データ
ａｊ の出力に接続するように制御される。
であって、図６におけると同じものを同じ番号で示し、
３９は切り替えスイッチ（Ｓ）である。切り替えスイッ
チ３９は、受信信号処理回路の初期トレーニング時にお
いて、その第一段階では遅延回路列３１１ 〜３１ｎ
の入力をＤＥＣ２５の受信データａｊ の出力から切り
離して、０入力の状態とするように制御され、第二段階
では遅延回路列３１１ 〜３１ｎ の入力を受信データ
ａｊ の出力に接続するように制御される。
【００２２】従って図４の実施例では、初期トレーニン
グ時の第一段階において、ＤＦＥ２４のメインカーソル
Ｃ０ のみを適応させ、他のタップ係数Ｃ１ 〜Ｃｎ
は０のままとして更新しないように制御するとともに、
メインカーソルＣ０ の値によってＡＧＣ２１の利得制
御を行って利得を確定し、次の第二段階では、第一段階
で確定した利得を用いて、ＤＦＥ２４のすべてのタップ
係数Ｃ０ 〜Ｃｎ を適応させることによって、トレー
ニングを終了する。
グ時の第一段階において、ＤＦＥ２４のメインカーソル
Ｃ０ のみを適応させ、他のタップ係数Ｃ１ 〜Ｃｎ
は０のままとして更新しないように制御するとともに、
メインカーソルＣ０ の値によってＡＧＣ２１の利得制
御を行って利得を確定し、次の第二段階では、第一段階
で確定した利得を用いて、ＤＦＥ２４のすべてのタップ
係数Ｃ０ 〜Ｃｎ を適応させることによって、トレー
ニングを終了する。
【００２３】
【発明の効果】以上説明したように本発明によれば、判
定帰還型等化器と、判定帰還型等化器のメインカーソル
の値によって利得を制御される自動利得制御回路を有す
る受信信号処理回路において、利得の設定と、判定帰還
型等化器の適応等の初期トレーニング時間を短くするこ
とができるとともに、この際、演算のために特別な付加
回路を設ける必要がない。
定帰還型等化器と、判定帰還型等化器のメインカーソル
の値によって利得を制御される自動利得制御回路を有す
る受信信号処理回路において、利得の設定と、判定帰還
型等化器の適応等の初期トレーニング時間を短くするこ
とができるとともに、この際、演算のために特別な付加
回路を設ける必要がない。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】本発明方式における初期トレーニングシーケン
スを示す図である。
スを示す図である。
【図４】本発明の他の実施例を示す図である。
【図５】ディジタル加入者線伝送装置の受信部の構成例
を示す図である。
を示す図である。
【図６】判定帰還型等化器と判定器の構成例を示す図で
ある。
ある。
【図７】受信アナログ信号の孤立応答波形を示す図であ
る。
る。
１ 自動利得制御手段
２ 減算手段
３ 判定手段
４ 判定帰還型等化手段
３１１ 〜３１ｎ 遅延回路
３５０ 〜３５ｎ 乗算器
３７０ 〜３７ｎ 記憶部
３８，３９ スイッチ手段
Claims (3)
- 【請求項１】 受信信号を判定帰還型等化手段（４）
のメインカーソルの出力に応じて利得制御して利得制御
された入力を発生する自動利得制御手段（１）と、該利
得制御された入力から前記判定帰還型等化手段（４）の
疑似符号間干渉成分の出力を減算して符号間干渉を除去
した信号成分を得る減算手段（２）と、該符号間干渉を
除去した信号成分を前記メインカーソルを基準として判
定して受信データを得るとともに該符号間干渉を除去し
た信号成分から該受信データに前記メインカーソルを乗
算した信号を減算して残留エラーを得る判定手段（３）
と、遅延回路（３１１ 〜３１ｎ ）によって前記受信
データを順次遅延し乗算器（３５０ 〜３５ｎ ）によ
って該受信データおよび各遅延回路の出力にそれぞれ前
記残留エラーを乗算して各記憶部（３７０ 〜３７ｎ
）の前回のタップ係数と加算して各記憶部のタップ係数
を更新して、初段の記憶部（３７０ ）からメインカー
ソルを得るとともに累算器（３３）によって前記各遅延
回路の出力に２段目以降の各記憶部（３７１ 〜３７ｎ
）のタップ係数を乗算した値を累算して前記疑似符号
間干渉成分を得る前記判定帰還型等化手段（４）とを備
えた受信信号処理回路において、前記記憶部（３７０
〜３７ｎ ）のタップ係数を設定する初期トレーニング
の第一段階において、前記判定帰還型等化手段（４）の
メインカーソルの適応と自動利得制御手段（１）の利得
の更新とを行い、第二段階において前記自動利得制御手
段（１）の利得を第一段階で得た値に固定してすべての
タップ係数についての適応を行うことを特徴とする自動
利得制御回路の利得設定方式。 - 【請求項２】 前記第一段階において前記判定帰還型
等化手段（４）の乗算器（３５１ 〜３５ｎ ）に対す
る残留エラーの入力を零にするスイッチ手段（３８）を
設けたことを特徴とする請求項１に記載の自動利得制御
回路の利得設定方式。 - 【請求項３】 前記第一段階において前記判定帰還型
等化手段（４）の遅延回路（３１１ 〜３１ｎ ）に対
する受信データの入力を零にするスイッチ手段（３９）
を設けたことを特徴とする請求項１に記載の自動利得制
御回路の利得設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03021418A JP3108812B2 (ja) | 1991-01-23 | 1991-01-23 | 自動利得制御回路及びトレーニング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03021418A JP3108812B2 (ja) | 1991-01-23 | 1991-01-23 | 自動利得制御回路及びトレーニング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04239807A true JPH04239807A (ja) | 1992-08-27 |
| JP3108812B2 JP3108812B2 (ja) | 2000-11-13 |
Family
ID=12054462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03021418A Expired - Fee Related JP3108812B2 (ja) | 1991-01-23 | 1991-01-23 | 自動利得制御回路及びトレーニング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108812B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08331018A (ja) * | 1995-05-30 | 1996-12-13 | Fujitsu Ltd | 線路終端回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4928335B2 (ja) | 2007-04-17 | 2012-05-09 | 日野自動車株式会社 | 排気浄化装置 |
-
1991
- 1991-01-23 JP JP03021418A patent/JP3108812B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08331018A (ja) * | 1995-05-30 | 1996-12-13 | Fujitsu Ltd | 線路終端回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3108812B2 (ja) | 2000-11-13 |
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