JP3387405B2 - 判定帰還型等化器及びその等化制御方法並びにその制御プログラムを記録した記録媒体 - Google Patents
判定帰還型等化器及びその等化制御方法並びにその制御プログラムを記録した記録媒体Info
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Description
びその等化制御方法並びにその制御プログラムを記録し
た記録媒体に関し、特にデータ伝送の受信部やディスク
記録装置の再生信号処理部等に使用されて再生データの
歪みを除去する判定帰還型等化器におけるトレーニング
動作の改良に関するものである。
ては、伝送路や記録再生過程での送信信号または記録信
号に加わった符号間干渉や非線形歪みを除去して、ビッ
ト誤り率を回復させる信号処理が適用される。かかる信
号処理方式の例として判定帰還型等化器が使用される。
かかる判定帰還型等化器の一つとして、RAM(ランダ
ムアクセスメモリ)を使用したRAMDFE(RAM Deci
sion-Feedback Equlizer)があり、例えば、Kevin D. F
isher et al.,“An Adaptive RAM-DFE for St0rage Ch
annels. ”, IEEE Trans. Commun. Vol.39, No.11, p
p.1559-1568, Nov.1991に開示されていおり、このRA
MDFEの概略を図16に示している。
給された再生信号等の入力データはフィードフォワード
フィルタ(FF)11へ入力されて再生孤立波形の前縁
部が除去され、加算器12の一入力となる。
形の後縁部を除去するフィードバックフィルタ(FB)
15の出力が印加されている。この加算出力は判定器1
3において二値信号に変換されて等化出力となって導出
される。この二値信号出力はスイッチ16を介して減算
器14の一入力となり、加算器12の加算出力との減算
が行われ、誤差成分εが生成される。
遅延時間(単位遅延時間)を有する遅延素子10を介し
て、二値信号出力と共に、フィードバックフィルタ15
へ入力されている。このフィードバックフィルタ15に
おいて、前述した如く、再生孤立波形の後縁部の除去が
なされる。この結果、再生信号中の符号干渉が除去され
ることになる。
て、その再生信号は符号間干渉により振幅が減少してS
NRが低下するが、この様な高密度記録時における再生
信号の劣化が、判定帰還等化方式(DFE)により改善
される。
号用のDFEを例として考えた場合、近年用いられてい
るMRヘッドの再生信号中には、符号間干渉ばかりでは
なく非線形成分が存在する。この再生信号中の非線形成
分を除去するために、図16におけるフィードバックフ
ィルタ15内のタップ出力の一部または全部を、RAM
を用いた索表データにより決定する様になっており、よ
ってRAMDFEと称される所以である。
線形歪みを効率良く除去するために、各フィルタやRA
Mのトレーニング動作が行われる。そこで、図16に示
す如く、トレーニング動作中は、スイッチ16を介して
参照信号発生器17よりトレーニング系列(磁気ディス
クのトレーニング領域に予めこのトレーニング系列を記
録したものを再生して用いることもできる)を減算器1
4及びフィードバックフィルタ15へ夫々供給する様に
なっている。
ドバックフィルタ内のRAMに記録されているデータを
通信路の非線形歪みの除去に適した値へ適応制御する動
作、すなわちトレーニング動作には、多くの時間を要す
る。例えば、DFEを構成する判定器13が二値判定を
行い、RAMがタップ付遅延線からN個のタップに接続
されている時、各RAMは平均2のN乗個のビットが伝
送されたうち一度しか更新されないので、長時間のトレ
ーニング動作が必要となる。
は、例えば、特開平3−49408号公報に開示の方法
が提案されている。図17はこの技術の構成を示すブロ
ック図である。この判定帰還型等化器は、線形歪みのみ
を除去可能なFIRフィルタ(遅延素子群134,タッ
プゲイン群135,乗算器136及び加算器137)
と、非線形歪みも除去可能なRAM回路(シフトレジス
タ1311,RAM群1312及び加算器1313)と
を有している。
タップゲイン135が通話路歪みを除去する値となる様
にタップゲインを適応制御し、タップゲインが収束した
後に、これ等タップゲイン制御結果をRAM1312へ
夫々書込み、その後データ伝送を開始する様になってい
る。
号をFIRフィルタへ供給し、データ伝送処理中は入力
信号をRAM回路へ供給するスイッチである。132,
139は加算器、133,1310は判定器、138は
タップゲイン修正回路、1314はテーブル修正回路を
夫々示す。この回路の動作の詳細は特開平3−4940
8号公報を参照のこと。
の問題としては、適切なRAMデータの値を得るまでの
時間を短縮することができるが、その代りに、多くのタ
ップゲイン及びその制御手段を新たに準備する必要があ
り、よって回路規模が大幅に拡大することが挙げられ
る。
となくRAMデータの収束を高速に行うことが可能なR
AMDFE方式の判定帰還型等化器及びその等化制御方
法並びにその制御プログラムを記録した記録媒体を提供
することである。
ータの波形歪みを等化すべく入力孤立波形の前縁部を等
化除去するフィードフォワードフィルタと、前記入力孤
立波形の後縁部を等化除去すると共に前記入力孤立波形
の非線形歪みを除去するための索表データ格納メモリを
有するフィードバックフィルタと、前記フィードフォワ
ードフィルタと前記フィードバックフィルタとの加算信
号を生成する加算手段と、この加算信号とトレーニング
信号との差信号を生成する減算手段とを含み、この差信
号と前記トレーニング信号とを前記フィードバックフィ
ルタへ供給しつつ前記メモリの索表データの更新を行う
ようにした判定帰還型等化器であって、更新すべき前記
索表データを指定する第一メモリアドレスとこの第一メ
モリアドレスと双対の関係にある第二メモリアドレスと
を生成するアドレス生成手段と、第一のトレーニング動
作期間中は、これ等第一及び第二アドレスにより指定さ
れる前記メモリの索表データを、互いに絶対値が等しく
符号が反対となるように同時に更新制御し、前記差信号
の平均値が予め定められた所定閾値に達した時に第一の
トレーニング動作を終了して第二のトレーニング動作へ
移行してこの期間中は、前記第一メモリアドレスのみに
より指定される前記メモリの索表データを更新制御する
制御手段と、を含むことを特徴とする判定帰還型等化器
が得られる。
歪みを等化すべく入力孤立波形の前縁部を等化除去する
フィードフォワードフィルタと、前記入力孤立波形の後
縁部を等化除去すると共に前記入力孤立波形の非線形歪
みを除去するための索表データ格納メモリを有するフィ
ードバックフィルタと、前記フィードフォワードフィル
タと前記フィードバックフィルタとの加算信号を生成す
る加算手段と、この加算信号とトレーニング信号との差
信号を生成する減算手段とを含み、この差信号と前記ト
レーニング信号とを前記フィードバックフィルタへ供給
しつつ前記メモリの索表データの更新を行うようにした
判定帰還型等化器における等化制御方法であって、第一
のトレーニング動作期間中は、更新すべき前記索表デー
タを指定する第一メモリアドレスと、この第一メモリア
ドレスと双対の関係にある第二メモリアドレスとを生成
するステップと、これ等第一及び第二メモリアドレスに
より指定される前記メモリの索表データを、互いに絶対
値が等しく符号が反対となるように同時に更新制御し、
前記差信号の平均値が予め定められた所定閾値に達した
時に第一のトレーニング動作を終了するステップとを含
み、前記第一のトレーニング動作終了後の第二のトレー
ニング動作中は、前記第一メモリアドレスのみにより指
定される前記メモリの索表データを更新制御するステッ
プを含むことを特徴とする等化制御方法が得られる。
歪みを等化すべく入力孤立波形の前縁部を等化除去する
フィードフォワードフィルタと、前記入力孤立波形の後
縁部を等化除去すると共に前記入力孤立波形の非線形歪
みを除去するための索表データ格納メモリを有するフィ
ードバックフィルタと、前記フィードフォワードフィル
タと前記フィードバックフィルタとの加算信号を生成す
る加算手段と、この加算信号とトレーニング信号との差
信号を生成する減算手段とを含み、この差信号と前記ト
レーニング信号とを前記フィードバックフィルタへ供給
しつつ前記メモリの索表データの更新を行うようにした
判定帰還型等化器における等化制御方法のプログラムを
記録した記録媒体であって、第一のトレーニング動作期
間中において、更新すべき前記索表データを指定する第
一メモリアドレスと、この第一メモリアドレスと双対の
関係にある第二メモリアドレスとを生成するステップ
と、これ等第一及び第二メモリアドレスにより指定され
る前記メモリの索表データを、互いに絶対値が等しく符
号が反対となるように同時に更新制御し、前記差信号の
平均値が予め定められた所定閾値に達した時に第一のト
レーニング動作を終了するステップとを含み、前記第一
のトレーニング動作終了後の第二のトレーニング動作中
において、前記第一メモリアドレスのみにより指定され
る前記メモリの索表データを更新制御するステップを含
むプログラムを記録したことを特徴とする記録媒体が得
られる。
信号には非直線歪みが含まれており、この非直線歪みを
除去すべくフィードバックフィルタのRAMには索表デ
ータが格納されており、この索表データを非直線歪みの
除去に適した値に適応制御するためのトレーニング動作
時に、先ず最初において、RAMの更新すべき索表デー
タを指定するアドレスを生成する時、このアドレスの他
に、このアドレスと双対の関係にあるアドレスをも同時
に生成し、これ等2つの互いに双対の関係のアドレスに
より指定される索表データを、互いに絶対値が等しく符
号が反対になる様に同時に更新する。
誤差信号の平均電力値が予め定められた閾値に達した時
に、このトレーニング動作を終了する。その後、第2の
トレーニング動作として、従来と同様に、1つの更新ア
ドレスによってのみ索表データの更新を行う様にするの
である。
ニング動作によって、RAMの索表データは波形歪みの
うち線形的歪みの除去が可能な値となっており、この値
から非直線歪みを除去する値への索表データの適応制御
に必要な時間は短くなり、よって第2のトレーニング動
作は短時間で良くなる。その結果、全体のトレーニング
時間は従来のそれの約半分に短縮されることになる。
の実施の形態につき詳述する。
って、先ず本発明の原理について、磁気記録再生装置の
再生信号をRAMDFEにより処理する場合を例に用い
て説明することにする。
生信号の孤立波形が示されており、磁気記録再生信号は
この孤立波形が重畳されたものとなる。この様な重畳が
行われると、符号間干渉の影響によって信号電力が減少
するので、再生波形からピーク検出や閾値判定等による
記録ビットの判定が困難となる。そこで、再生波形をR
AMDFEへ入力して符号間干渉を除去するのである。
ドフォワードフィルタ(FF)11やフィードバックフ
ィルタ(FB)15(図1,図16参照のこと)の各特
性は、RAMDFEの入力再生信号h(k)が図12の
様な孤立波形の時に、FF11及びFB15の各出力が
図13のf(k)及びg(k)となる様に夫々定める。
図13に示す様なステップ状の波形となるので、信号レ
ベル0を閾値レベルとすることによって、判定器13に
おいてビットの{±1}が判定可能となる。
(図13のf(k))には非線形歪みが含まれているこ
とがある。後述する図4のFB内に設けられた索表部
は、この再生信号中の非線形歪みを除去するために設け
られている。後述する図1のFB15内のRAMからな
る索表部は入力信号a(k),a(k−1),a(k−
2)を受けて信号vを出力する。この際の入力信号a
(k),a(k−1),a(k−2)はいずれも+1か
−1のいずれかの値をとる(これは前記入力信号が閾値
判定器13の出力値だからである)。
図14(A)に示す様に8通りある。この8通りの各入
力信号の組合せに対して、RAM索表部は、図14
(A)のdataの列に示した値を信号vとして出力す
る。data列に示した8個の値は、各時刻における等
化誤差εを基にして定められ、再生信号f(k)に含ま
れる非線形歪みを除去する値になっている。図14
(A)のadrsは索表部のアドレスであり、8個の入力値
の組合せに対して0から7まで付した数字である。
は、再生信号中の孤立波の非対称率が20%となる様な
非線形歪みに対して、それを除去する様に定められてい
る。また、以後、アドレスの中央位置(図14(A)で
はアドレス3と4の間)に対して対称な位置になるアド
レスを、互いに双対アドレスと呼ぶことにする。図14
(A)では、アドレス0はアドレス7の双対アドレスで
ある。
7夫々のdata:−0.39と0.18は、絶対値が
比較的近くかつ符号が逆になっている、adrsが1と6,
2と5,3と4夫々のdataについても同様である。
すなわち、非線形歪みを除去するためには適切な索表部
データは、「互いに双対アドレスの関係にある二個のア
ドレスのデータは、絶対値が比較的近く符号が逆にな
る」という性質をもつ。
を利用して、図14(A)のデータを得るまでに必要な
トレーニング動作の所要伝送ビット数を減少させること
を考える。ここでトレーニング動作とは、RAMDFE
の特性を、現在の記録再生条件に対して、ビット誤りの
発生確率が最小となる特性へ近付けるための動作であ
る。これはディスクからの再生信号をRAMDFEによ
って処理させることにより行う。
はあくまでもダミーの(ユーザからは利用されない)信
号である。ディスクのユーザにとって必要なデータはト
レーニング動作が終了してから再生する。トレーニング
動作中に再生・伝送されるデータはユーザには利用され
ないので、このトレーニング動作がより短いデータによ
って行われれば、再生時間の短縮と記録データの増大に
つながる。
ング動作1とトレーニング動作2とに分ける。以下、先
ずトレーニング動作1を説明する。トレーニング動作1
の開始時点では、索表部のデータへは図14(B)に示
したデータがセットされる(全ゼロ)。トレーニング動
作1が開始されると、索表部のデータは rA(adrs)←rA(adrs)−μRAM・ε…(1) rA(7-adrs)←rA(7-adrs)+μRAM・ε…(2) の式に従って逐次更新される。
に格納されている索表部データである。図14(B)よ
り、トレーニング動作1の初期には索表部の各データは
どれも0が格納されている。すなわち全てのadrsに対し
てrA(adrs)=0である。
(k),a(k−1)a(k−2))=(+1,−1,
−1)であったとする。この入力信号の組に対応するア
ドレスは1なので、この時刻にはアドレス1及びその双
対アドレス6に関し夫々上記式(1),(2)の操作が
行われる。すなわち、 rA(1)←rA(1)−μRAM・ε rA(6)←rA(6)+μRAM・ε なる式に従って処理される。
にあるアドレスのデータが、同一の値μRAM・εだけ
互いに(正負の符号に関して)逆向きに更新されること
を示している。この索表部データの更新操作を繰り返し
ていくと、索表部データは図14(C)に様になり、し
かもその後8個の索表データは収束しほとんど変化しな
くなる。
アドレスの関係にある二個のアドレス夫々のデータは、
符号が逆で絶対値が等しくなっている。ここまでがトレ
ーニング動作1である。
ング動作2における索表部データの初期値は、トレーニ
ング動作1の終了時点における図14(C)の索表部デ
ータである。トレーニング動作2においては、索表部デ
ータは式(1)だけに従って逐次更新される。この結果
索表部データは、最終的に図14(A)に示すデータに
収束する。データの収束が見られたらトレーニング動作
2を終了させる。
おける従来のトレーニング動作そのものである。しかし
その前にトレーニング動作1を行っておくことが本発明
の要点である。トレーニング動作1を予め行っておくこ
とにより、非線形歪みを除去するために必要な索表部デ
ータを、トレーニング動作2だけでトレーニングを行う
場合に比べて、短い時間で得ることができる。
所で示した様に、トレーニング動作1においては一時刻
に二個の索表部データを更新するからである。そして索
表部データを、最終的な目標である図14(A)のデー
タへ近付けておく。この後にトレーニング動作2を行
い、非線形歪みを除去する値へ索表部データを更に近付
ける。トレーニング動作2では一時刻に一個の索表部デ
ータしか更新しないが、トレーニング動作1によって索
表部データは既に図14(A)のデータに近い値となっ
ているので、トレーニング動作2に要するデータ長は短
くて済む。
のでは、索表データを非線形歪を除去する図14(A)
のデータへ収束させることはできない。トレーニング動
作1の後に、各時刻において一個だけのアドレス内デー
タを更新する動作(トレーニング動作2)を行って、索
表部への三個の入力信号の組合せ(8通り)夫々にふさ
わしい索表部出力を、各入力信号の組合せ毎に個別に求
めることが必要なのである。
大きな速度の収束によって、索表部データを図14
(B)のデータから(C)のデータへ更新し、更に細か
な調整を従来のトレーニング動作により行って、(C)
のデータから(A)のデータへ更新していることにな
る。これは最終的な目標である(A)のデータの、「互
いに双対アドレスの関係にある二個のアドレス内のデー
タは、符号が逆で絶対値が近い値となる」という性質を
利用している。
施例を説明する。図1は本発明の実施例の全体ブロック
図であり、図16と同等部分は同一符号により示してい
る。図1は図16のRAMDFEと実質的に同一である
が、図1では、制御部20と収束判定器26とを付加し
て示している。
号を再生処理する前に、先ずトレーニング動作を行う
が、本発明ではトレーニング動作をトレーニング動作1
及び同2の二段階に分ける。先ずトレーニング動作1が
行われ、次に同2が行われる。
0は制御信号clにより参照信号発生器17にトレーニ
ング系列を発生させる。また制御部20は制御信号c2
によりスイッチ16を端子1Bへ接続する。更に制御部
20は制御信号c3によりFB15内のスイッチ56
(図5)をON状態とする。更に、トレーニング動作1
の開始前にFF11にはディスク再生波形の単位パルス
の前縁部の電力を削除する様な伝達特性を設定する。ま
た、FB15には、再生波形のFF11の応答波形の後
縁部電力を削除する様な伝達特性を設定する。
伝達特性の設定を行った後、図1において、FF11に
はDFE入力端子からディスク再生信号h(k)が入力
される。ここにkは再生ビット毎に付される時刻を表
す。FF11においてh(k)には孤立波形の前縁部電
力が削除される様な処理が施される。FF11の出力信
号f(k)はFB15の出力信号g(k)と加算されz
(k)となる。
ーニング用系列a(k)から等化誤差εを計算し、これ
をFF11及びFB15へ出力する。FF11及びFB
15では、εを誤差信号として各フィルタの伝達特性が
周知のLMSアルゴリズムによって制御される。トレー
ニング動作1の時、図1において、参照信号発生器17
はディスクのトレーニング領域に記録された系列と同一
のパターン系列{a(k)}を出力し、端子1Bからは
トレーニング用参照信号が等化誤差計算回路14及びF
B15へ入力される。
(k)の計算結果をε(k)として遅延素子10へ出力
する。従って、等化誤差ε及びFBへの入力信号は、判
定器13で理想的な(判定誤りの無い)判定が行われた
場合の値となる。この結果、各フィルタの伝達特性は、
初期設定された特性から等化誤差ε(k)の電力の平均
が最小となる特性へと適応的に変更される。
標の特性へ収束させるまでの時間を短縮させるために行
う。このためトレーニング動作1では本発明によるFB
の伝達特性の制御が行われる。FBが行う伝達特性の制
御動作の説明は、FBの実施例の説明と共に行う。
26が収束の完了を判定するまで行われる。トレーニン
グ動作1の完了の目安として収束判定器26は自己に設
定されている閾値ε1を利用する。収束判定器26は収
束の完了を判定すると、制御信号C4によりトレーニン
グ動作1の終了を制御部20へ知らせる。この後、トレ
ーニング動作2が行われる。
グ動作2の開始前に、図1において、制御部20は制御
信号c3によりFBを制御し、FBが従来のRAMDF
Eと同一の動作をするように図5のFB内部のスイッチ
56をOFF状態へ切替える。トレーニング動作2の間
も、図1のスイッチ16は端子1B側に接続されたまま
とする。この後トレーニング動作2を開始すると、FB
の伝達特性は再生信号に含まれる非線形歪みを除去する
特性へと収束する。
タの再生終了するまで行われる。トレーニング用データ
の再生が終了したら、制御部20は制御信号c1により
参照信号発生器17にトレーニング系列{a(k)}の
生成を中止させ、c2によりスイッチ16を端子1A側
へ接続する。但しc3は変更されずFBはトレーニング
動作2と同様の動作状態を維持する。
出力信号{a´(k)}が等化誤差計算回路14及びF
B15へ出力されるようになる。その後、図1のDFE
はディスクのデータ領域の信号を処理し、本発明のRA
MDFEは処理後の信号としてa´(k)を出力端子1
9から出力する。
FFは遅延素子21,加算器22,タップ係数乗算器2
3から構成され、遅延素子21及びその前段から合計5
個のタップが延び、夫々のタップにタップ係数乗算器2
3が接続される。
される時間間隔であり、時刻kにおいて各タップ係数乗
算器へは左からh(k),h(k−1),…,h(k−
4)が入力される。図2の構成は従来のDFEに用いら
れるFFの構成と同一の適応制御機能を持ったFIRフ
ィルタである。また、FF11は前記トレーニング動作
1、同2またはユーザデータの処理期間中に関わらず同
一の動作を行う。
部の構成を示す。タップ係数乗算器23には再生信号h
(k−j),j=0,…,4の他に収束速度係数μF
F,等化誤差εが入力される。これらから図3の加算器
12,乗算器31,1ビット時間遅延素子32によって w(j)←w(j)+h(k−j)・μFF・ε…(3) j=0,…,4 u(j)←h(k−j)・w(j)…(4) に示した計算が行われその計算結果u(j)が図2の加
算器22へ出力される。μFFの値は1E−3以上1E
−1以下程度の範囲から、収束速度とDFE出力信号値
の安定性を勘案して決定される。
示す。FBは遅延素子41,索表部42,タップ係数乗
算器43,4入力の加算器44から構成される。同図に
おいてFB入力信号a(k)が端子46から入力され
る。遅延素子41の機能によりa(k−1),a(k−
2),…,a(k−6)が各時刻kにおいて保持され、
これらのうちa(k−4),a(k−5)及びa(k−
6)は各々の三個のタップ係数乗算器43へ、a(k−
1),a(k−2)及びa(k−3)は索表部42へ入
力される。また、以下ではユーザデータの再生時にはa
(k)をa´(k)に読替える。
3は、図3のμFFをμFBに、h(k)をa´(k)
またはa(k)に、w(j)をb(j)に読替えたもの
である。従って、図4の各タップ係数乗算器では、図2
のタップ係数乗算器と同様、 b(j)←b(j)+a(k−j)・μFB・ε…(5) j=3,4,5 v(j)←a(k−j)・b(j)…(6) に従ってタップ係数b(j)の更新及び出力信号v
(j),j=3の生成が行われる。
5から9までを用いて詳細に説明する。図5(A)に、
図4の索表部42の構成を示す。同索表部はアドレス生
成回路51、双対アドレス生成回路52、データメモリ
53、差分計算回路54,55からなる。三個のFB入
力信号a(k−1),a(k−2),a(k−3)はア
ドレス生成回路51へ入力され、ここで前記各信号値の
組合せに対応したアドレスが生成される。
信号発生器,閾値判定器の出力を指し、これ等は共に二
値信号である。この実施例では、アドレス生成回路への
入力信号線数は3なので、アドレス数は8となる。アド
レス生成回路では入力信号値を{±1}とし、これ等の
値とアドレスとの関係を図14の様に定める。尚、図5
(B)に従来の索表部のブロック図を参考までに示して
いる。
成回路51からデータメモリ53及び双対アドレス生成
回路52の両方へ出力される。双対アドレス生成回路5
2では同回路への入力信号adrs=Xに対してcomp(adrs)
=7−Xを出力する。comp(adrs)は、adrsに対応する三
個のFB入力信号の組a(k),a(k−1),a(k
−2)がある時、「それら全ての信号を反転(+1→−
1,−1→+1)させて得られる信号の組」に対応する
アドレスになっている。例えば、(a(k),a(k−
1),a(k−2))=(−1,+1,−1)の時adrs
=2,comp(adrs)=5となる。
出力される。データメモリ53は8個のRAMデータを
保持し、このうち更新すべきRAMデータを差分計算回
路A53及び同B54と共に制御する役割を果たす。以
下、データメモリ53の詳細な説明を図6を参照して行
う。
メモリはRAM61、データ選択回路62、二個のアド
レス選択回路63a,63b、加算器67、選択器68
から構成される。トレーニング動作1を開始する前に、
図6のSET端子からRAM61へ適切なRAMデータ
の初期値8個が入力される。RAMに格納されたこれ等
RAMデータ初期値をdata0,…,data7とする。夫々
のRAMデータはこの順でアドレス0,1,…,7に相
当するRAMデータである。また制御信号c3により図
5のスイッチ56をON状態とし、B2端子からの入力
信号がアドレス選択回路63bへ入力される様にしてお
く。
でRAM61内の各データはデータ選択回路62へ同時
に出力される。データ選択回路62は、ADRS端子から入
力されるアドレスであるadrsに対し、前記アドレスと一
致するアドレスに格納されていたRAMデータだけを通
過させ、それらをDout 端子からFB出力としてOUT
へ出力する。
々へは、端子A2,B2からRAMデータの差分データ
ΔrA,ΔrBが入力される。トレーニング動作1の間は、
図5のスイッチ56は制御信号c3によりON状態とさ
れる。選択回路63a,63bではΔrA,ΔrBを端子D
0out,…,D7outのいずれかへ振り分けられ振り分け選
択器68へ出力する。振り分けられた端子以外の端子か
らは、ローレベルの信号が選択器68へ出力される。
号レベルの組合せとしては、両方がローレベルである場
合と、一方がローレベルでもう一方が差分データである
場合とが存在する。前者の場合には、選択器68は加算
器67へローレベルを出力し、後者の場合には選択器6
8は自身へ入力された差分データを出力する。各加算器
67は選択器68から入力された各信号とRAMデータ
data0 ,…,data7とを加え、その結果をRAMへ再代
入する。
路63a,63bの構成を図7,8を参照して説明す
る。図7に、データ選択回路62の内部構成を示す。比
較器71へは、ADRS端子よりアドレス{0,…,7}が
入力される。比較器71は自身への入力値が互いに等し
い場合にはハイレベルをゲート72へ出力し、そうでな
ければローレベルをゲート72へ出力する。
子からはRAMデータdata0 ,…,data7がゲート72
へと入力される。素子71からゲート72への信号線が
ハイレベルである時、ゲート72は入力されたRAMデ
ータを通過させ選択器73へ出力する。素子71から素
子72への信号線がローレベルである時、素子72は素
子73へローレベルを出力する。この結果、素子73へ
の入力線のレベルは一つだけがRAMデータのレベルと
なり残りの信号レベルはローレベルとなる。素子73は
これ等入力レベルの中からRAMデータのレベルだけを
出力する。
AMデータから、ADRS端子より入力されたアドレスが指
すRAMデータを選択し、前記データをDout 端子から
出力するものである。
の構成を示す。両者の構成は同一である。ここでは63
aについて説明する。アドレス選択回路63aではADRS
端子から更新すべきRAMデータを指すアドレスadrs
が、Din端子からRAMデータの差分データΔrAが夫々
入力される。adrsは比較器74へ入力され、ここでは各
比較器のもう一方の入力線に設定されているアドレス
{0,…,7}と比較される。
ート75へハイレベルを、そうでない比較器74はゲー
ト75へローレベルを出力する。ゲート75は比較器7
4からの信号がハイレベルならばDin端子から入力され
た差分データをそのまま出力し、さもなければローレベ
ルを出力する。アドレス選択回路のうち63bは63a
の説明でadrsをcomp(adrs)に、差分データΔrAをΔrBに
夫々読替えた動作を行う。
ーニング動作1,2、データ再生時のいずれの動作時に
おいても、RAMデータの初期設定手順を除き上記と同
一の動作を行う。
54,55の構成を示す。図9(A)では収束速度係数
μRAMと等化誤差ε(k−1)との積が計算され、Δ
rAとして端子A2からデータメモリ53のA1端子へ出
力される。図9(B)では収束速度係数μRAMと等化
誤差ε(k−1)との積に更に−1が乗算され、これが
双対アドレスが指すRAMデータの差分ΔrBとして端子
B2からデータメモリ53のB1端子へ出力される。こ
れ等の動作はトレーニング動作時、記録データ再生時の
いずれにおいても同様に行われる。
及びデータ伝送時にはOFF状態となる。従って図9
(B)で作られる差分信号ΔrBはトレーニング動作2及
びデータ伝送時においてはアドレス選択回路63(b)
へ入力されず、双対アドレスcomp(adrs)が指すRAMデ
ータは更新されない。
束判定器26には等化誤差ε(k)が入力され、ε
(k)の電力の平均値からトレーニング動作1の完了を
判定する。トレーニング動作1が完了したら収束判定器
26は例えば制御信号c4をハイレベルにする等によっ
て制御部20へその旨を通知する。
判定器26へ入力された等化誤差ε(k)から、二乗値
計算器101,遅延素子102の列及び加算器103に
よってε(k)の二乗値の平均値EPε(k)が計算さ
れる。EPε(k)は加算器103から出力される。こ
の出力値は等化誤差電力の移動平均になっている。
を一ビットの伝送時間だけ遅延させて出力する素子であ
る。遅延素子102の数は10から20タップ程度とす
る。EPε(k)はFF及びFBのタップ係数が各トレ
ーニング動作においてどれ程までに収束の状態へ近付い
たか、その目安となる。タップ係数が収束すると、伝送
ビット数kの増加に対してEPε(k)はほとんど減少
しなくなる。この様子を図11に示している。
化誤差ε(k)の電力の移動平均EPε(k)の推移の
一例である。トレーニング動作1の開始時点からkが増
大するに従いEPε(k)は減少していく。ところが、
k=10から15ビット程度においてEPε(k)は下
げ止まっている。これは、FF,FBのタップ係数がk
=10から15ビット程度において収束したことを示し
ている。
たEPε(k)は次にスイッチ104へ入力される。ス
イッチ104は、通常はOFF状態だが、5ビット伝送
される毎に一度だけON状態となる動作を行う。トレー
ニング動作の間の収束動作が急速に行われる場合には、
スイッチ104をONとする間隔をより短くすることに
よってトレーニング動作1の所要伝送ビット数を短縮で
きるが、以下ではスイッチ104をONとする間隔を5
ビットとして説明を続ける。
素子105,演算器106によって5ビットの間隔をお
いて順に、EPε(5)−EPε(0),EPε(1
0)−EPε(5),EPε(15)−EPε(1
0),…となる。ここで遅延素子105には初期値とし
てEPε(k)に比べ十分大きな値を設定しておく。
7へ入力される。閾値判定器107には閾値としてε1
が設定されており、閾値判定器への入力信号がε1より
小さくなった時に同出力信号c4はハイレベルとなる動
作を行う。閾値判定器のデフォルト出力はローレベルに
設定しておく。
出力c4がハイレベルとなる。図1において収束判定器
26から出力された制御信号c4は制御部20へ入力さ
れる。制御部20はハイレベルとなったc4を受け取る
と、トレーニング動作1を終了させるために制御信号c
3により図5のスイッチ56をOFF状態とする。以上
が、トレーニング動作1においてFF,FBの収束を検
出したトレーニング動作1を終了させるための収束判定
器26の動作である。
タは今の場合20ビット記録されているとしている。図
11のグラフの下に示した様に、トレーニング動作1が
終了したら、残りのトレーニング用データ(5ビット)
を再生しながら、トレーニング用データの再生が終了す
るまで、トレーニング動作2が行われる。トレーニング
動作2におけるFB内RAMDFEは従来と同様の動作
を行う。
歪みを削除する様な値へRAMDFE内データを収束さ
せるための動作であった。データの収束に伴い、トレー
ニング動作2の開始後は、図11に示す様に、更にEP
ε(k)は減少し、更にこの減少は頭打ちとなる。トレ
ーニング動作2の最中において収束判定器は動作しな
い。また、トレーニング用再生データの長さ(今の場合
20ビット)としては、予測されるトレーニングビット
数よりも若干長いビット数を媒体上に記録しておく。
のフローチャートに基づき説明する。次の(1),
(2),…(9)の順で動作する。
Bへ接続する(ステップS1)。
発生器17からトレーニング系列を発生させる(ステッ
プS2)。
イッチ56をON状態とする(ステップS3)。
ーニング領域の再生信号を入力し、トレーニング動作を
行う(ステップS4)。
OFF状態とする(ステップS5)。
の再生信号を入力し、この領域に記録されたデータの再
生が終了するまでトレーニング動作を行う(ステップS
6)。
ップS7)。
発生器17からのトレーニング系列の発生を停止させる
(ステップS8)。
信号を入力し再生信号を処理する(ステップS9)。
RAMDFEのFF,FBを適切な特性へ収束させるま
での時間を、回路規模をわずかに拡大するだけで従来の
時間の半分近くにまで短縮できることである。その理由
は、トレーニング動作を二回の動作に分け、一回目の動
作においては、FB内RAMデータの更新すべきデータ
及びその双対アドレスのデータの両方を更新するからで
ある。
説明図であり、(B)はその従来例である。
る。
ある。
係を示す図である。
る。
Claims (6)
- 【請求項1】 入力データの波形歪みを等化すべく入力
孤立波形の前縁部を等化除去するフィードフォワードフ
ィルタと、前記入力孤立波形の後縁部を等化除去すると
共に前記入力孤立波形の非線形歪みを除去するための索
表データ格納メモリを有するフィードバックフィルタ
と、前記フィードフォワードフィルタと前記フィードバ
ックフィルタとの加算信号を生成する加算手段と、この
加算信号とトレーニング信号との差信号を生成する減算
手段とを含み、この差信号と前記トレーニング信号とを
前記フィードバックフィルタへ供給しつつ前記メモリの
索表データの更新を行うようにした判定帰還型等化器で
あって、 更新すべき前記索表データを指定する第一メモリアドレ
スとこの第一メモリアドレスと双対の関係にある第二メ
モリアドレスとを生成するアドレス生成手段と、 第一のトレーニング動作期間中は、これ等第一及び第二
アドレスにより指定される前記メモリの索表データを、
互いに絶対値が等しく符号が反対となるように同時に更
新制御し、前記差信号の平均値が予め定められた所定閾
値に達した時に第一のトレーニング動作を終了して第二
のトレーニング動作へ移行してこの期間中は、前記第一
メモリアドレスのみにより指定される前記メモリの索表
データを更新制御する制御手段と、を含むことを特徴と
する判定帰還型等化器。 - 【請求項2】 前記入力データは磁気ディスクの再生デ
ータであり、入力孤立波形は当該再生データの再生孤立
波形であることを特徴とする請求項1記載の判定帰還型
等化器。 - 【請求項3】 前記トレーニング信号は参照信号発生器
からの予め設定されたトレーニング系列の信号であり、
前記再生データは前記磁気ディスクのトレーニング領域
の再生データであることを特徴とする請求項2記載の判
定帰還型等化器。 - 【請求項4】 前記第二のトレーニング動作期間終了後
には、前記磁気ディスクからの再生データを入力とし、
前記加算信号の二値判定信号を等化出力とするようにし
たことを特徴とする請求項2又は3記載の判定帰還型等
化器。 - 【請求項5】 入力データの波形歪みを等化すべく入力
孤立波形の前縁部を等化除去するフィードフォワードフ
ィルタと、前記入力孤立波形の後縁部を等化除去すると
共に前記入力孤立波形の非線形歪みを除去するための索
表データ格納メモリを有するフィードバックフィルタ
と、前記フィードフォワードフィルタと前記フィードバ
ックフィルタとの加算信号を生成する加算手段と、この
加算信号とトレーニング信号との差信号を生成する減算
手段とを含み、この差信号と前記トレーニング信号とを
前記フィードバックフィルタへ供給しつつ前記メモリの
索表データの更新を行うようにした判定帰還型等化器に
おける等化制御方法であって、 第一のトレーニング動作期間中は、 更新すべき前記索表データを指定する第一メモリアドレ
スと、この第一メモリアドレスと双対の関係にある第二
メモリアドレスとを生成するステップと、 これ等第一及び第二メモリアドレスにより指定される前
記メモリの索表データを、互いに絶対値が等しく符号が
反対となるように同時に更新制御し、前記差信号の平均
値が予め定められた所定閾値に達した時に第一のトレー
ニング動作を終了するステップとを含み、 前記第一のトレーニング動作終了後の第二のトレーニン
グ動作中は、 前記第一メモリアドレスのみにより指定される前記メモ
リの索表データを更新制御するステップを含むことを特
徴とする等化制御方法。 - 【請求項6】 入力データの波形歪みを等化すべく入力
孤立波形の前縁部を等化除去するフィードフォワードフ
ィルタと、前記入力孤立波形の後縁部を等化除去すると
共に前記入力孤立波形の非線形歪みを除去するための索
表データ格納メモリを有するフィードバックフィルタ
と、前記フィードフォワードフィルタと前記フィードバ
ックフィルタとの加算信号を生成する加算手段と、この
加算信号とトレーニング信号との差信号を生成する減算
手段とを含み、この差信号と前記トレーニング信号とを
前記フィードバックフィルタへ供給しつつ前記メモリの
索表データの更新を行うようにした判定帰還型等化器に
おける等化制御方法のプログラムを記録した記録媒体で
あって、 第一のトレーニング動作期間中において、 更新すべき前記索表データを指定する第一メモリアドレ
スと、この第一メモリアドレスと双対の関係にある第二
メモリアドレスとを生成するステップと、 これ等第一及び第二メモリアドレスにより指定される前
記メモリの索表データを、互いに絶対値が等しく符号が
反対となるように同時に更新制御し、前記差信号の平均
値が予め定められた所定閾値に達した時に第一のトレー
ニング動作を終了するステップとを含み、 前記第一のトレーニング動作終了後の第二のトレーニン
グ動作中において、 前記第一メモリアドレスのみにより指定される前記メモ
リの索表データを更新制御するステップを含むプログラ
ムを記録したことを特徴とする記録媒体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00122598A JP3387405B2 (ja) | 1998-01-07 | 1998-01-07 | 判定帰還型等化器及びその等化制御方法並びにその制御プログラムを記録した記録媒体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH11203607A JPH11203607A (ja) | 1999-07-30 |
JP3387405B2 true JP3387405B2 (ja) | 2003-03-17 |
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Application Number | Title | Priority Date | Filing Date |
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JP00122598A Expired - Fee Related JP3387405B2 (ja) | 1998-01-07 | 1998-01-07 | 判定帰還型等化器及びその等化制御方法並びにその制御プログラムを記録した記録媒体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3387405B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001069118A (ja) * | 1999-08-31 | 2001-03-16 | Matsushita Electric Ind Co Ltd | Ofdm通信装置及び伝搬路推定方法 |
JP4503442B2 (ja) * | 2002-12-09 | 2010-07-14 | フリースケール セミコンダクター インコーポレイテッド | 判定フィードフォーワード等化器システム及び方法 |
-
1998
- 1998-01-07 JP JP00122598A patent/JP3387405B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
日経エレクトロニクス,日本,日経BP社,1996年11月18日,第676号,p.141−158 |
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---|---|
JPH11203607A (ja) | 1999-07-30 |
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