JP2000278185A - データ通信のための混合モード適応アナログ受信アーキテクチャ - Google Patents
データ通信のための混合モード適応アナログ受信アーキテクチャInfo
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
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- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 利得変動、符号間干渉、ベースラインふらつ
き、フラットな損失、ＤＣオフセットを適応的に補償す
る、データ通信システムのための受信局アーキテクチャ
および関連する方法を提供する。 【解決手段】 本発明は、符号間干渉、ＤＣオフセッ
ト、ベースラインふらつき、およびフラットな損失の適
応的な補正を有するデータ通信システムのための受信機
フロントエンドならびに関連する方法である。補償回路
の各々は、適応的であり、デジタル・フィードバック・
ループを介して、適応ロジックによって制御される。こ
のフィードバック・ループは、適応アルゴリズム・フィ
ードバック・エラー信号の完璧またはほぼ完璧な積分を
提供するためのデジタル積分器を含む。このアーキテク
チャは、更に、連続時間比較器およびクロック駆動比較
器を含む多数の比較器を用い、受信したデータ信号の様
々な局面を別個に検出する。これらのデータ信号を用い
て、適応フィードバック・ループのためのエラー信号を
発生するのに必要な信号劣化特性を判定する。
き、フラットな損失、ＤＣオフセットを適応的に補償す
る、データ通信システムのための受信局アーキテクチャ
および関連する方法を提供する。 【解決手段】 本発明は、符号間干渉、ＤＣオフセッ
ト、ベースラインふらつき、およびフラットな損失の適
応的な補正を有するデータ通信システムのための受信機
フロントエンドならびに関連する方法である。補償回路
の各々は、適応的であり、デジタル・フィードバック・
ループを介して、適応ロジックによって制御される。こ
のフィードバック・ループは、適応アルゴリズム・フィ
ードバック・エラー信号の完璧またはほぼ完璧な積分を
提供するためのデジタル積分器を含む。このアーキテク
チャは、更に、連続時間比較器およびクロック駆動比較
器を含む多数の比較器を用い、受信したデータ信号の様
々な局面を別個に検出する。これらのデータ信号を用い
て、適応フィードバック・ループのためのエラー信号を
発生するのに必要な信号劣化特性を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ通信に関
し、特定すれば、ワイヤ接続を介したデータ通信に関す
る。更に特定すれば、本発明は、信号劣化の補正を用い
たデータ通信システムのための受信アーキテクチャに関
する。
し、特定すれば、ワイヤ接続を介したデータ通信に関す
る。更に特定すれば、本発明は、信号劣化の補正を用い
たデータ通信システムのための受信アーキテクチャに関
する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】デ
ータ通信とは、媒体を介した情報伝送を指す。媒体と
は、例えば、空気（例えばワイヤレスまたは無線通信シ
ステム）、ファイバ（例えば光ファイバ通信ネットワー
ク）、または銅（例えばワイヤ導体通信システム）をい
う。伝達するデータは、デジタル（純粋のデジタルおよ
びデジタル・コードのアナログ表現を含む）またはアナ
ログとすることができる。本発明は、特に、デジタル・
データ通信システムの送信局と受信局との間のワイヤ接
続上の信号劣化を補正するための方法および装置を対象
とする。しかしながら、本発明の概念はより広く、デー
タ通信システムの他の様々な形式に適用可能である。
ータ通信とは、媒体を介した情報伝送を指す。媒体と
は、例えば、空気（例えばワイヤレスまたは無線通信シ
ステム）、ファイバ（例えば光ファイバ通信ネットワー
ク）、または銅（例えばワイヤ導体通信システム）をい
う。伝達するデータは、デジタル（純粋のデジタルおよ
びデジタル・コードのアナログ表現を含む）またはアナ
ログとすることができる。本発明は、特に、デジタル・
データ通信システムの送信局と受信局との間のワイヤ接
続上の信号劣化を補正するための方法および装置を対象
とする。しかしながら、本発明の概念はより広く、デー
タ通信システムの他の様々な形式に適用可能である。
【０００３】ワイヤを介したデータ伝送は、送信局を、
任意の長さのリンク（銅ケーブル）を介して受信局に接
続することを伴う。通常、デジタル情報は、パルス列と
して送信される。典型的なデジタル通信方式の１つは、
特定の継続時間および特定の振幅を有するパルスによっ
てデジタル１を表し、かかるパルスが指定したタイム・
スロットに存在しないことによってデジタル・ゼロを表
すことである。例示的なシステムでは、デジタル１を表
すために、３ミリ秒の１ボルトおよび／または−１ボル
トの振幅のパルスを用い得る。デジタル・ゼロは、同じ
継続時間の０ボルトによって表せば良い。
任意の長さのリンク（銅ケーブル）を介して受信局に接
続することを伴う。通常、デジタル情報は、パルス列と
して送信される。典型的なデジタル通信方式の１つは、
特定の継続時間および特定の振幅を有するパルスによっ
てデジタル１を表し、かかるパルスが指定したタイム・
スロットに存在しないことによってデジタル・ゼロを表
すことである。例示的なシステムでは、デジタル１を表
すために、３ミリ秒の１ボルトおよび／または−１ボル
トの振幅のパルスを用い得る。デジタル・ゼロは、同じ
継続時間の０ボルトによって表せば良い。
【０００４】受信局のフロントエンドは、入来する信号
のデータ・レートおよび位相に対し同期を取るために、
位相ロック・ループ等の装置を含む。このため、受信機
は、そのクロックを入来するデータに同期させて、入来
するデータ信号のタイム・スロット割り当てに対して適
正な時点で信号レベルを検出することができる。むろ
ん、受信局は、通常、入来するデジタル信号を復号し、
受信データを意図する目的に用いるための装置も含む。
のデータ・レートおよび位相に対し同期を取るために、
位相ロック・ループ等の装置を含む。このため、受信機
は、そのクロックを入来するデータに同期させて、入来
するデータ信号のタイム・スロット割り当てに対して適
正な時点で信号レベルを検出することができる。むろ
ん、受信局は、通常、入来するデジタル信号を復号し、
受信データを意図する目的に用いるための装置も含む。
【０００５】データのスループット（所与の時間期間で
送出可能な情報量）を最大にし、従ってデータ伝送速度
の高速化を図るために、パルスをできる限り高密度に圧
縮する。すなわち、パルスの継続時間を短くし、立ち上
がりエッジおよび立ち下がりエッジを鋭くする。
送出可能な情報量）を最大にし、従ってデータ伝送速度
の高速化を図るために、パルスをできる限り高密度に圧
縮する。すなわち、パルスの継続時間を短くし、立ち上
がりエッジおよび立ち下がりエッジを鋭くする。
【０００６】周知のように、パルスの立ち上がりおよび
立ち下がりエッジは、同一振幅の基準周波数正弦波の複
数整数倍から構成される。エッジが鋭くなればなるほ
ど、信号を形成する周波数成分が多くなる。従って、立
ち上がりおよび立ち下がりエッジが鋭くなればなるほ
ど、信号はより高い周波数成分を含むことになる。
立ち下がりエッジは、同一振幅の基準周波数正弦波の複
数整数倍から構成される。エッジが鋭くなればなるほ
ど、信号を形成する周波数成分が多くなる。従って、立
ち上がりおよび立ち下がりエッジが鋭くなればなるほ
ど、信号はより高い周波数成分を含むことになる。
【０００７】しかしながら、信号の周波数成分が増す
と、実際の導体、例えば銅に信号が浸透する深さが小さ
くなる。この結果、低周波数の信号よりも、高周波数の
信号に対して、ケーブルの抵抗が大きくなる。この導線
の特徴は、「表皮効果」と呼ばれている。表皮効果のた
めに、ある距離に渡って導線上で送信される信号の減衰
は、信号の周波数の平方根に対して線形に増大する。更
に、位相応答は、周波数に対して線形に増大する。この
ように、周波数に応じて減衰および位相応答が変動し得
るので、パルスを形成する異なる周波数成分が受信機に
到達する際には、変動し得る減衰のために振幅が異な
り、位相の変動のために遅延が異なっている。従って、
受信機に到達する信号の周波数成分は、送信局が当初送
信したデジタル信号を正確には表現しない。
と、実際の導体、例えば銅に信号が浸透する深さが小さ
くなる。この結果、低周波数の信号よりも、高周波数の
信号に対して、ケーブルの抵抗が大きくなる。この導線
の特徴は、「表皮効果」と呼ばれている。表皮効果のた
めに、ある距離に渡って導線上で送信される信号の減衰
は、信号の周波数の平方根に対して線形に増大する。更
に、位相応答は、周波数に対して線形に増大する。この
ように、周波数に応じて減衰および位相応答が変動し得
るので、パルスを形成する異なる周波数成分が受信機に
到達する際には、変動し得る減衰のために振幅が異な
り、位相の変動のために遅延が異なっている。従って、
受信機に到達する信号の周波数成分は、送信局が当初送
信したデジタル信号を正確には表現しない。
【０００８】この結果として、裾の広がったひずんだパ
ルスに帰する。この広がりが顕著である場合、隣接する
シンボル（パルス）が、互いに重複し、干渉し合う。こ
のタイプの信号劣化および干渉は、符号間干渉すなわち
ＩＳＩとして知られている。劣化が著しい場合、パルス
および信号に含まれる情報を、受信局によって解読する
ことができない。
ルスに帰する。この広がりが顕著である場合、隣接する
シンボル（パルス）が、互いに重複し、干渉し合う。こ
のタイプの信号劣化および干渉は、符号間干渉すなわち
ＩＳＩとして知られている。劣化が著しい場合、パルス
および信号に含まれる情報を、受信局によって解読する
ことができない。
【０００９】従って、かかる信号劣化を補正するため
に、様々な方法および装置が考案されている。ＩＳＩを
補正するプロセスは、等化と呼ばれる。等化は、媒体が
引き起こす減衰および位相ひずみを補償し、このため少
なくとも理論的には信号を当初送信された形態に復元す
る回路に、受信信号を通過させることを伴う。このタイ
プの等化は、チャネル応答の逆転と呼ばれる。なぜな
ら、等化の目標が、ワイヤの減衰および位相応答の逆に
よって受信信号を修正することだからである。別の公知
の解決策は、チャネル応答を完全に逆転させるのではな
く、入来するパルスを、ＩＳＩを保持し得るような公知
の応答に整形することである。
に、様々な方法および装置が考案されている。ＩＳＩを
補正するプロセスは、等化と呼ばれる。等化は、媒体が
引き起こす減衰および位相ひずみを補償し、このため少
なくとも理論的には信号を当初送信された形態に復元す
る回路に、受信信号を通過させることを伴う。このタイ
プの等化は、チャネル応答の逆転と呼ばれる。なぜな
ら、等化の目標が、ワイヤの減衰および位相応答の逆に
よって受信信号を修正することだからである。別の公知
の解決策は、チャネル応答を完全に逆転させるのではな
く、入来するパルスを、ＩＳＩを保持し得るような公知
の応答に整形することである。
【００１０】また、ワイヤ接続を介したデータ伝送は、
抵抗損として知られるものを伴う。すなわち、ワイヤを
介して送信されるいかなる信号も、距離と共に減衰す
る。抵抗損は、あらゆる周波数に等しく影響を及ぼし、
このためフラットな損失と呼ばれる。距離が長くなれば
なるほど、抵抗損すなわち減衰も大きくなる。抵抗損の
補正は、通常、利得制御回路の使用を伴う。
抵抗損として知られるものを伴う。すなわち、ワイヤを
介して送信されるいかなる信号も、距離と共に減衰す
る。抵抗損は、あらゆる周波数に等しく影響を及ぼし、
このためフラットな損失と呼ばれる。距離が長くなれば
なるほど、抵抗損すなわち減衰も大きくなる。抵抗損の
補正は、通常、利得制御回路の使用を伴う。
【００１１】有線データ通信システムの別の特徴は、受
信機および送信機が、特に互いに地理的に離れている場
合に、異なる接地電位にあり得るので、互いに電気的に
絶縁させる必要があることである。従って、受信局およ
び送信局は通常、何らかの機構によって、伝送媒体すな
わちワイヤから絶縁されている。典型的な絶縁機構は、
各通信局（受信機または送信機）とワイヤとの間で絶縁
変圧器を用いることである。しかしながら、絶縁変圧器
には、送信パルスの低周波数成分を阻止する低周波数ポ
ールを招くという望ましくない副次的作用がある。この
作用は、有線通信における別の形態の信号劣化である。
また、変圧器の低周波数阻止特性は、データの直接的な
損失も引き起こす恐れがある。例えば、連続したデジタ
ル１の長い列は、本質的に、変圧器が阻止する可能性が
ある低周波数アナログ信号である。
信機および送信機が、特に互いに地理的に離れている場
合に、異なる接地電位にあり得るので、互いに電気的に
絶縁させる必要があることである。従って、受信局およ
び送信局は通常、何らかの機構によって、伝送媒体すな
わちワイヤから絶縁されている。典型的な絶縁機構は、
各通信局（受信機または送信機）とワイヤとの間で絶縁
変圧器を用いることである。しかしながら、絶縁変圧器
には、送信パルスの低周波数成分を阻止する低周波数ポ
ールを招くという望ましくない副次的作用がある。この
作用は、有線通信における別の形態の信号劣化である。
また、変圧器の低周波数阻止特性は、データの直接的な
損失も引き起こす恐れがある。例えば、連続したデジタ
ル１の長い列は、本質的に、変圧器が阻止する可能性が
ある低周波数アナログ信号である。
【００１２】絶縁変圧器のこの望ましくない副次的作用
を軽減するために、送信パルスが低周波数成分を全く含
まないことを保証することができる。しかしながら、回
線コードによっては、いくつかの低周波数成分を含むも
のがある。回線コード（送信パルス・シーケンス）が低
周波数トーンを含む場合、変圧器によって、送信パルス
・シーケンス上に、変圧器および送信パターンに依存す
る、ベースラインのふらつきすなわちＢＬＷとして公知
の低周波数妨害が生じる。その名が示すように、ベース
ラインふらつきは、ワイヤの接地電圧電位が所望の電位
からドリフトする作用である。ベースラインふらつきが
生じるのは、ワイヤを介して送出する信号が、時間の経
過と共にＤＣバランスを欠く場合であり、これは通信シ
ステムにおいて非常に一般的なものである。このため、
受信局には、更に、変圧器が招く低周波数損失を補償す
る回路を備えることができる。
を軽減するために、送信パルスが低周波数成分を全く含
まないことを保証することができる。しかしながら、回
線コードによっては、いくつかの低周波数成分を含むも
のがある。回線コード（送信パルス・シーケンス）が低
周波数トーンを含む場合、変圧器によって、送信パルス
・シーケンス上に、変圧器および送信パターンに依存す
る、ベースラインのふらつきすなわちＢＬＷとして公知
の低周波数妨害が生じる。その名が示すように、ベース
ラインふらつきは、ワイヤの接地電圧電位が所望の電位
からドリフトする作用である。ベースラインふらつきが
生じるのは、ワイヤを介して送出する信号が、時間の経
過と共にＤＣバランスを欠く場合であり、これは通信シ
ステムにおいて非常に一般的なものである。このため、
受信局には、更に、変圧器が招く低周波数損失を補償す
る回路を備えることができる。
【００１３】これまでの説明から、有線通信システムに
おいて、少なくとも３つの作用が信号劣化の一因となる
ことがわかる。すなわち、抵抗損（伝送レベルの不正確
さおよび、コネクタの抵抗損のみならずケーブルからの
抵抗損も含み、これらをまとめてフラットな損失と呼
ぶ）、ベースラインふらつきすなわちＢＬＷ、ならび
に、可変減衰および可変位相変動を含む周波数依存劣化
である。これらの作用は、（１）ケーブル長、（２）ケ
ーブルの構成、（３）送信機の出力レベルの不正確さ、
（４）変圧器の種類、および（５）リンク毎に変動し得
る他の環境的な条件、のうち１つ以上の関数である。従
って、これらの作用を克服するためのエラー訂正または
補償の技法は、性質上、適応的すなわち自己補正的でな
ければならない。なぜなら、これらの要因の多くが、受
信データ・リンク毎に変動する可能性があるからであ
る。
おいて、少なくとも３つの作用が信号劣化の一因となる
ことがわかる。すなわち、抵抗損（伝送レベルの不正確
さおよび、コネクタの抵抗損のみならずケーブルからの
抵抗損も含み、これらをまとめてフラットな損失と呼
ぶ）、ベースラインふらつきすなわちＢＬＷ、ならび
に、可変減衰および可変位相変動を含む周波数依存劣化
である。これらの作用は、（１）ケーブル長、（２）ケ
ーブルの構成、（３）送信機の出力レベルの不正確さ、
（４）変圧器の種類、および（５）リンク毎に変動し得
る他の環境的な条件、のうち１つ以上の関数である。従
って、これらの作用を克服するためのエラー訂正または
補償の技法は、性質上、適応的すなわち自己補正的でな
ければならない。なぜなら、これらの要因の多くが、受
信データ・リンク毎に変動する可能性があるからであ
る。
【００１４】適応補償の概念は、通信プロトコルが、受
信局において容易に識別可能な既知の間欠信号を含むと
いう事実に基づいている。実際に受信される劣化した信
号を、この既知の信号の理想的なバージョンと比較する
ことができる。２つの信号間の差を判定し、２つの信号
間の差を正確に補正する補償を信号に適用することがで
きる。例えば、パルスの特定の立ち下がりエッジが予想
される時を既知とすれば良い。更に、パルスの立ち下が
りエッジが０．５ボルトを通過した場合、それから一定
時間後、例えば４ナノ秒後に０ボルトに達することが知
られている。例えば、０ボルトに達するのに４ナノ秒よ
りも長くかかる場合、この受信信号は、補正すべきＩＳ
Ｉ劣化を含む。
信局において容易に識別可能な既知の間欠信号を含むと
いう事実に基づいている。実際に受信される劣化した信
号を、この既知の信号の理想的なバージョンと比較する
ことができる。２つの信号間の差を判定し、２つの信号
間の差を正確に補正する補償を信号に適用することがで
きる。例えば、パルスの特定の立ち下がりエッジが予想
される時を既知とすれば良い。更に、パルスの立ち下が
りエッジが０．５ボルトを通過した場合、それから一定
時間後、例えば４ナノ秒後に０ボルトに達することが知
られている。例えば、０ボルトに達するのに４ナノ秒よ
りも長くかかる場合、この受信信号は、補正すべきＩＳ
Ｉ劣化を含む。
【００１５】信号劣化の一因となる上述の作用に加え
て、受信局で見出すことができる電子回路等の集積回路
を製造する製造プロセスは、いくつかの非理想的な性質
を含む。簡単に述べると、所与のプロセスによって製造
される各ダイは、互いに完全に同一ではなく、理想的に
制御することが不可能な製造プロセスの変動のために、
相違がある。受信局回路におけるこのプロセスの非理想
的性質によって、入来信号上にＤＣオフセットが重ねら
れることになる。その名が示すように、ＤＣオフセット
は、結果として、入来信号上に受信局のフラットなオフ
セットを生じる。例えば、０ボルトであるように意図さ
れる入来信号が、何らかの他のボルトのＤＣレベルで認
識される可能性がある。オフセットが著しいと、デジタ
ル１をゼロとして、またはその逆として誤って解釈して
しまう結果を生じ得る。
て、受信局で見出すことができる電子回路等の集積回路
を製造する製造プロセスは、いくつかの非理想的な性質
を含む。簡単に述べると、所与のプロセスによって製造
される各ダイは、互いに完全に同一ではなく、理想的に
制御することが不可能な製造プロセスの変動のために、
相違がある。受信局回路におけるこのプロセスの非理想
的性質によって、入来信号上にＤＣオフセットが重ねら
れることになる。その名が示すように、ＤＣオフセット
は、結果として、入来信号上に受信局のフラットなオフ
セットを生じる。例えば、０ボルトであるように意図さ
れる入来信号が、何らかの他のボルトのＤＣレベルで認
識される可能性がある。オフセットが著しいと、デジタ
ル１をゼロとして、またはその逆として誤って解釈して
しまう結果を生じ得る。
【００１６】図１、２、および３は、上述の信号劣化作
用の１つ以上を補正するために従来技術で採用されてい
る様々な技法を示す。
用の１つ以上を補正するために従来技術で採用されてい
る様々な技法を示す。
【００１７】例えば、図１は、従来技術の１つの典型的
な適応等化方式を採用した受信機のフロントエンドを示
す。図示のように、送信局から有線ネットワークを介し
て受信した入力信号を、入力端子１２で受信する。比較
器１６は、（タイム・スロット内の）所与の時点の信号
をデジタル１またはデジタル０のいずれとして解釈する
かを判定するために、入力信号を所定のレベルまたは複
数のレベルと比較する。例えば、特定の継続期間の０ボ
ルトによって０を表し、１ボルトまたは−１ボルトのパ
ルスによってデジタル１を表す通信システムでは、タイ
ム・スロット内のシンボルをデジタル１またはデジタル
０として解釈することを判定するために、比較器は信号
を＋０．５ボルトおよび−０．５ボルトと比較すれば良
い。位相ロック・ループ（ＰＬＬ）から成るものとすれ
ば良いタイミング回復回路１８は、信号のタイミングを
回復させて、受信局がそれ自体を信号のパルスのタイム
・スロット・タイミングに同期させることを可能とす
る。タイミング回復回路１８は、検出した受信信号を更
に別の回路（図示せず）に出力する。この回路は、何ら
かの意図する目的のためにデータを処理および／または
使用する。例えば、受信局が電話通信ネットワーク上の
ファクシミリ機械である場合、タイミング回復回路の後
段の回路は、受信したパルスを画像に変換し、この画像
を１枚の紙に印刷する。
な適応等化方式を採用した受信機のフロントエンドを示
す。図示のように、送信局から有線ネットワークを介し
て受信した入力信号を、入力端子１２で受信する。比較
器１６は、（タイム・スロット内の）所与の時点の信号
をデジタル１またはデジタル０のいずれとして解釈する
かを判定するために、入力信号を所定のレベルまたは複
数のレベルと比較する。例えば、特定の継続期間の０ボ
ルトによって０を表し、１ボルトまたは−１ボルトのパ
ルスによってデジタル１を表す通信システムでは、タイ
ム・スロット内のシンボルをデジタル１またはデジタル
０として解釈することを判定するために、比較器は信号
を＋０．５ボルトおよび−０．５ボルトと比較すれば良
い。位相ロック・ループ（ＰＬＬ）から成るものとすれ
ば良いタイミング回復回路１８は、信号のタイミングを
回復させて、受信局がそれ自体を信号のパルスのタイム
・スロット・タイミングに同期させることを可能とす
る。タイミング回復回路１８は、検出した受信信号を更
に別の回路（図示せず）に出力する。この回路は、何ら
かの意図する目的のためにデータを処理および／または
使用する。例えば、受信局が電話通信ネットワーク上の
ファクシミリ機械である場合、タイミング回復回路の後
段の回路は、受信したパルスを画像に変換し、この画像
を１枚の紙に印刷する。
【００１８】周波数依存劣化を補正するために入来デー
タの整形を行う等化回路は、受信経路で比較器の前段に
配置されている適応等化器１４ならびに、等化器の出力
からエラー信号を抽出するアルゴリズムを実行するため
のエラー発生回路２０および回路２２を含むフィードバ
ック・ループを備える。通常、等化器ブロック１４は、
調整可能な極およびゼロを有するフィルタを備える。極
およびゼロを調整することによって、いかなる媒体に対
しても等化器の転送応答を最適化し、従ってＩＳＩを低
減させることができる。最適化は、平均最小二乗（ＬＭ
Ｓ）アルゴリズムとして一般的に既知のアルゴリズムを
必要とする。このアルゴリズムによって、等化器の出力
から、エラー信号が、エラー発生ブロック２０によって
抽出され、平均最小二乗アルゴリズムを実行する回路２
２に供給される。次いで、ＬＭＳ回路２２は、抽出した
エラー信号に基づいて等化器の制御を行う。
タの整形を行う等化回路は、受信経路で比較器の前段に
配置されている適応等化器１４ならびに、等化器の出力
からエラー信号を抽出するアルゴリズムを実行するため
のエラー発生回路２０および回路２２を含むフィードバ
ック・ループを備える。通常、等化器ブロック１４は、
調整可能な極およびゼロを有するフィルタを備える。極
およびゼロを調整することによって、いかなる媒体に対
しても等化器の転送応答を最適化し、従ってＩＳＩを低
減させることができる。最適化は、平均最小二乗（ＬＭ
Ｓ）アルゴリズムとして一般的に既知のアルゴリズムを
必要とする。このアルゴリズムによって、等化器の出力
から、エラー信号が、エラー発生ブロック２０によって
抽出され、平均最小二乗アルゴリズムを実行する回路２
２に供給される。次いで、ＬＭＳ回路２２は、抽出した
エラー信号に基づいて等化器の制御を行う。
【００１９】最適化の手順のために、各々の適応的な極
およびゼロ毎に傾斜信号が必要である。この要求は、回
路の複雑さ、電力損失および面積を増大させる。従っ
て、より簡略化されたアーキテクチャに対する要望があ
る。
およびゼロ毎に傾斜信号が必要である。この要求は、回
路の複雑さ、電力損失および面積を増大させる。従っ
て、より簡略化されたアーキテクチャに対する要望があ
る。
【００２０】図２および３は、信号劣化を補正するアー
キテクチャの第２の一般的なタイプの２つの変形を示
す。
キテクチャの第２の一般的なタイプの２つの変形を示
す。
【００２１】これらのアーキテクチャでは、潜在的なケ
ーブルの変動の全範囲に対応する可能な経路範囲に渡っ
て、等化器の極およびゼロを事前に計算する。この設計
の概念は、Ｎ個の可能な転送関数を有するプログラム可
能な等化器を形成することである。フィードバック回路
を用いて、入力端子１２で受信した信号の特徴に基づい
て、適応的な方法で、Ｎ個の可能な転送関数のうち１つ
を選択する。動作において、等化器３２の出力からエラ
ー信号を発生し、最小化ルーチンを用いて、このエラー
信号を、Ｎ個のプログラムされた転送関数のうち１つの
関数として最小化する。また、この回路内には、ベース
ラインふらつきを補償する技法も含まれる。
ーブルの変動の全範囲に対応する可能な経路範囲に渡っ
て、等化器の極およびゼロを事前に計算する。この設計
の概念は、Ｎ個の可能な転送関数を有するプログラム可
能な等化器を形成することである。フィードバック回路
を用いて、入力端子１２で受信した信号の特徴に基づい
て、適応的な方法で、Ｎ個の可能な転送関数のうち１つ
を選択する。動作において、等化器３２の出力からエラ
ー信号を発生し、最小化ルーチンを用いて、このエラー
信号を、Ｎ個のプログラムされた転送関数のうち１つの
関数として最小化する。また、この回路内には、ベース
ラインふらつきを補償する技法も含まれる。
【００２２】最初に図２を参照すると、受信信号を、適
応等化器３２に入力する。比較器１６およびタイミング
回復回路１８は、本質的に、図１に関して上述したもの
と同一である。ロー・パス・フィルタ３６が比較器１６
の周囲のループに結合されており、等化器３２と比較器
１６との間にハイ・パル・フィルタ３４が追加されてい
る。加算回路４４は、ロー・パス・フィルタ３６および
ハイ・パス・フィルタ３４の出力を加算した後に、それ
を比較器の入力に送出する。ハイ・パス・フィルタ３４
は、送信パルス・シーケンスの低周波数成分を阻止す
る。これによって、前述のようなベースラインふらつき
が生じる。ロー・パス・フィルタ３６は、等化された出
力から低周波数成分を再生する。２つの成分を加算回路
４４によって加算して、全信号を再生する。これは、量
子化フィードバック技法として公知である。
応等化器３２に入力する。比較器１６およびタイミング
回復回路１８は、本質的に、図１に関して上述したもの
と同一である。ロー・パス・フィルタ３６が比較器１６
の周囲のループに結合されており、等化器３２と比較器
１６との間にハイ・パル・フィルタ３４が追加されてい
る。加算回路４４は、ロー・パス・フィルタ３６および
ハイ・パス・フィルタ３４の出力を加算した後に、それ
を比較器の入力に送出する。ハイ・パス・フィルタ３４
は、送信パルス・シーケンスの低周波数成分を阻止す
る。これによって、前述のようなベースラインふらつき
が生じる。ロー・パス・フィルタ３６は、等化された出
力から低周波数成分を再生する。２つの成分を加算回路
４４によって加算して、全信号を再生する。これは、量
子化フィードバック技法として公知である。
【００２３】等化に関しては、等化器３２の出力をフィ
ードバックして、ピーク検出回路３８を介して等化器を
制御する。ピーク検出器３８は、本質的に、フィードバ
ック信号を基準信号と比較する比較器である。基準信号
は予想ピーク・レベルである。例えば、ここで用いてい
る例では、ピーク・レベルは１ボルトまたは−１ボルト
である。ピーク検出回路３８は、等化器の出力のピーク
値Ｌ∞ｎｏｒｍを計算し、この値を予想値と比較し、出
力信号を生成して、差（すなわちエラー信号）が最小に
なるまで等価器を調整する。
ードバックして、ピーク検出回路３８を介して等化器を
制御する。ピーク検出器３８は、本質的に、フィードバ
ック信号を基準信号と比較する比較器である。基準信号
は予想ピーク・レベルである。例えば、ここで用いてい
る例では、ピーク・レベルは１ボルトまたは−１ボルト
である。ピーク検出回路３８は、等化器の出力のピーク
値Ｌ∞ｎｏｒｍを計算し、この値を予想値と比較し、出
力信号を生成して、差（すなわちエラー信号）が最小に
なるまで等価器を調整する。
【００２４】第２のロー・パス・フィルタ４０（ＬＰＦ
Ｔ）を用いて、入力シーケンスのいくつかのパルスに渡
ってエラー信号を平均化する。
Ｔ）を用いて、入力シーケンスのいくつかのパルスに渡
ってエラー信号を平均化する。
【００２５】図２のシステムの１つの欠点は、アナログ
のロー・パス・フィルタ４０を用いることである。すな
わち、アナログ・ロー・パス・フィルタが実施する積分
器は、漏出がある（非理想的）。更に、アクティブの積
分器は、ＤＣオフセットを呈し、これが最適化アルゴリ
ズムを劣化させる。ピーク検出の実施は、フラットな損
失を分離できないので、最適とは言えない。ピーク検出
回路３８の他の選択肢は、ピーク追跡、平均値追跡（Ｌ
1ｎｏｒｍ）またはパワー推定（Ｌ2ｎｏｒｍ）である。
しかしながら、これらの手法も、ＩＳＩとフラットな損
失とを区別しない（これは、ベースラインふらつきが存
在する場合は更に複雑化する）。従って、正確な伝送振
幅および既知のチャネルフラットな損失がない場合に
は、最適な等化は達成不可能である。これらの要求が実
現されることは、ほとんどない。
のロー・パス・フィルタ４０を用いることである。すな
わち、アナログ・ロー・パス・フィルタが実施する積分
器は、漏出がある（非理想的）。更に、アクティブの積
分器は、ＤＣオフセットを呈し、これが最適化アルゴリ
ズムを劣化させる。ピーク検出の実施は、フラットな損
失を分離できないので、最適とは言えない。ピーク検出
回路３８の他の選択肢は、ピーク追跡、平均値追跡（Ｌ
1ｎｏｒｍ）またはパワー推定（Ｌ2ｎｏｒｍ）である。
しかしながら、これらの手法も、ＩＳＩとフラットな損
失とを区別しない（これは、ベースラインふらつきが存
在する場合は更に複雑化する）。従って、正確な伝送振
幅および既知のチャネルフラットな損失がない場合に
は、最適な等化は達成不可能である。これらの要求が実
現されることは、ほとんどない。
【００２６】ハイ・パス・フィルタ３４およびロー・パ
ス・フィルタ３６をそれぞれ配置するために、２つの潜
在的な位置がある。第１の選択肢は、図１に示し、上述
したものである。図３は、第２の選択肢を示す。図２の
実施形態では、ハイ・パス・フィルタ３４を、等化器３
２と比較器１６との間に配置し、ロー・パス・フィルタ
３６を、比較器１６の周囲のフィードバック・ループに
配置している。加算回路は、比較器の前段かつフィード
バック・ループ内に位置付けられている。ロー・パス・
フィルタ３６およびハイ・パス・フィルタ３４は、通
常、同一の極周波数（すなわち同一の時定数）を有する
ように実施する。極周波数は、通常、受信局の変圧器
（図示せず）の低周波数ポールと同一またはこれより高
く選択する。しかしながら、ケーブル長に応じて、送信
および受信変圧器の組み合わせの効果的な極周波数は、
変動する可能性がある。結果として、典型的な量子化フ
ィードバック技法が有効なのは、限られたケーブル長の
変動に対してのみであり、実際、有効な範囲外のケーブ
ル長では、全体的な性能が劣化する恐れがある。このた
め、典型的な非適応量子化フィードバックベースライン
ふらつき補正回路技法では、最適なベースラインふらつ
き補正を達成することができない。
ス・フィルタ３６をそれぞれ配置するために、２つの潜
在的な位置がある。第１の選択肢は、図１に示し、上述
したものである。図３は、第２の選択肢を示す。図２の
実施形態では、ハイ・パス・フィルタ３４を、等化器３
２と比較器１６との間に配置し、ロー・パス・フィルタ
３６を、比較器１６の周囲のフィードバック・ループに
配置している。加算回路は、比較器の前段かつフィード
バック・ループ内に位置付けられている。ロー・パス・
フィルタ３６およびハイ・パス・フィルタ３４は、通
常、同一の極周波数（すなわち同一の時定数）を有する
ように実施する。極周波数は、通常、受信局の変圧器
（図示せず）の低周波数ポールと同一またはこれより高
く選択する。しかしながら、ケーブル長に応じて、送信
および受信変圧器の組み合わせの効果的な極周波数は、
変動する可能性がある。結果として、典型的な量子化フ
ィードバック技法が有効なのは、限られたケーブル長の
変動に対してのみであり、実際、有効な範囲外のケーブ
ル長では、全体的な性能が劣化する恐れがある。このた
め、典型的な非適応量子化フィードバックベースライン
ふらつき補正回路技法では、最適なベースラインふらつ
き補正を達成することができない。
【００２７】図２のシステムの欠点は、可能な信号包絡
線の範囲で、ベースラインふらつきの作用が増大するこ
とである。このため、等化器３２は、より広いダイナミ
ック・レンジで動作する必要がある。これは常に達成可
能なわけではないので、入来信号を減衰させて、そのダ
イナミック・レンジを、等化器３２が対処可能な範囲内
に低減させなければならない。この結果、信号パワーが
低下するにつれて信号対ノイズ比が増大し得るので、性
能の劣化が生じる。
線の範囲で、ベースラインふらつきの作用が増大するこ
とである。このため、等化器３２は、より広いダイナミ
ック・レンジで動作する必要がある。これは常に達成可
能なわけではないので、入来信号を減衰させて、そのダ
イナミック・レンジを、等化器３２が対処可能な範囲内
に低減させなければならない。この結果、信号パワーが
低下するにつれて信号対ノイズ比が増大し得るので、性
能の劣化が生じる。
【００２８】この技法の図３の実施形態は、この問題を
解消する。本実施形態では、ハイ・パス・フィルタを等
化回路３２の前段に配置し、ロー・パス・フィルタ３６
のフィードバック・ループが等化器を含む。この実施形
態の利点は、信号が等化器３２を通過する前に、ハイ・
パス・フィルタ３４、ロー・パス・フィルタ３６および
加算器４４の組み合わせによって、ベースラインふらつ
きの作用が補正されることである。このため、本実施形
態では、信号のダイナミック・レンジは、等化器３２を
通過する前に補正され、低減される。しかしながら、こ
の実施形態の欠点は、ＤＣ再生（ベースラインふらつき
の補正）の有効性が、未知であるチャネルフラットな損
失の影響を受けやすいことである。また、図２または図
３のいずれかの実施形態のベースラインふらつき補正方
式のロー・パス・フィルタ・ループ部分における量子化
フィードバックは、正のフィードバック・システムであ
る。従って、システムが不安定になる可能性がある。
解消する。本実施形態では、ハイ・パス・フィルタを等
化回路３２の前段に配置し、ロー・パス・フィルタ３６
のフィードバック・ループが等化器を含む。この実施形
態の利点は、信号が等化器３２を通過する前に、ハイ・
パス・フィルタ３４、ロー・パス・フィルタ３６および
加算器４４の組み合わせによって、ベースラインふらつ
きの作用が補正されることである。このため、本実施形
態では、信号のダイナミック・レンジは、等化器３２を
通過する前に補正され、低減される。しかしながら、こ
の実施形態の欠点は、ＤＣ再生（ベースラインふらつき
の補正）の有効性が、未知であるチャネルフラットな損
失の影響を受けやすいことである。また、図２または図
３のいずれかの実施形態のベースラインふらつき補正方
式のロー・パス・フィルタ・ループ部分における量子化
フィードバックは、正のフィードバック・システムであ
る。従って、システムが不安定になる可能性がある。
【００２９】
【発明の要旨】本発明は、利得変動、符号間干渉、ベー
スラインふらつき、フラットな損失、およびＤＣオフセ
ットを適応的に補償する回路を含む、データ通信システ
ムのための受信局アーキテクチャおよび関連する方法で
ある。
スラインふらつき、フラットな損失、およびＤＣオフセ
ットを適応的に補償する回路を含む、データ通信システ
ムのための受信局アーキテクチャおよび関連する方法で
ある。
【００３０】本発明によれば、入来信号は、一連の適応
補償回路によって変更した後に、連続時間比較器によっ
て検出される。連続時間比較器の出力を、入来信号のタ
イミングを捕捉するためのタイミング回復回路に供給す
る。タイミング回復回路の出力は、受信機フロンドエン
ドのデータ出力である。好適な実施形態では、受信信号
は、少なくとも１つ、好ましくは少なくとも３つのクロ
ック駆動比較器にも送出される。各比較器は、信号の特
定の時点を検出するようにクロックを供給される。連続
時間比較器および各クロック駆動比較器の出力は、適応
ロジック・ブロックに送出される。このブロックは、選
択した信号部分を取得し、検出したイベントに基づい
て、いずれかの適応補正回路の伝達関数を変更するか否
かを判定し、その結果に応じてそれらの回路を制御す
る。データ経路における適応補正回路は、等化器、自動
利得制御回路、ベースラインふらつき補正のためのハイ
・パス・フィルタおよびロー・パス・フィルタの組み合
わせ、ならびにＤＣオフセット補正回路を含む。補正回
路の各々は、適応ロジックによって、他のものとは別々
に個別に制御する。
補償回路によって変更した後に、連続時間比較器によっ
て検出される。連続時間比較器の出力を、入来信号のタ
イミングを捕捉するためのタイミング回復回路に供給す
る。タイミング回復回路の出力は、受信機フロンドエン
ドのデータ出力である。好適な実施形態では、受信信号
は、少なくとも１つ、好ましくは少なくとも３つのクロ
ック駆動比較器にも送出される。各比較器は、信号の特
定の時点を検出するようにクロックを供給される。連続
時間比較器および各クロック駆動比較器の出力は、適応
ロジック・ブロックに送出される。このブロックは、選
択した信号部分を取得し、検出したイベントに基づい
て、いずれかの適応補正回路の伝達関数を変更するか否
かを判定し、その結果に応じてそれらの回路を制御す
る。データ経路における適応補正回路は、等化器、自動
利得制御回路、ベースラインふらつき補正のためのハイ
・パス・フィルタおよびロー・パス・フィルタの組み合
わせ、ならびにＤＣオフセット補正回路を含む。補正回
路の各々は、適応ロジックによって、他のものとは別々
に個別に制御する。
【００３１】また、好適な実施形態では、各フィードバ
ック経路は、適応ロジックと対応する適応補償回路との
間に、アップ／ダウン・カウンタおよびその後段のデジ
タル−アナログ変換機から成るデジタル積分器を含む。
これらの回路は、本質的に、オフセットを呈しない実質
的に完全な積分器を構成するデジタル積分器を構成す
る。
ック経路は、適応ロジックと対応する適応補償回路との
間に、アップ／ダウン・カウンタおよびその後段のデジ
タル−アナログ変換機から成るデジタル積分器を含む。
これらの回路は、本質的に、オフセットを呈しない実質
的に完全な積分器を構成するデジタル積分器を構成す
る。
【００３２】
【発明の実施の形態】図４に、ブロック図の形態で、本
発明の受信局アーキテクチャのフロントエンドの一好適
実施形態を示す。受信機フロントエンドのデータ経路
は、ブロック５０、５２、５４、５６、５８および６０
から成る。従来技術においてと同様、比較器５８は、入
来するデータ信号の各タイム・スロットにおける値がデ
ジタル１またはデジタル０のいずれを表すかを検出し、
タイミング回復回路６０は、入来信号のタイミングを捕
捉して、受信局を入来データ信号に同期させる。更に、
タイミング回復回路は、データを、復号のための更に別
の回路に出力して用いる。直接データ経路における残り
のブロックであるブロック５０、５２、５４、および５
６が、適応補正回路である。
発明の受信局アーキテクチャのフロントエンドの一好適
実施形態を示す。受信機フロントエンドのデータ経路
は、ブロック５０、５２、５４、５６、５８および６０
から成る。従来技術においてと同様、比較器５８は、入
来するデータ信号の各タイム・スロットにおける値がデ
ジタル１またはデジタル０のいずれを表すかを検出し、
タイミング回復回路６０は、入来信号のタイミングを捕
捉して、受信局を入来データ信号に同期させる。更に、
タイミング回復回路は、データを、復号のための更に別
の回路に出力して用いる。直接データ経路における残り
のブロックであるブロック５０、５２、５４、および５
６が、適応補正回路である。
【００３３】ハイ・パス・フィルタ５０は、データ経路
における第１の適応補償回路である。これは、ロー・パ
ス・フィルタ６２と共に、量子化フィードバック技法で
機能し、以下で更に詳細に説明するように、ベースライ
ンふらつきを補正する。自動利得制御（ＡＧＣ）回路５
２は、フラットな損失を補正する適応補正回路である。
における第１の適応補償回路である。これは、ロー・パ
ス・フィルタ６２と共に、量子化フィードバック技法で
機能し、以下で更に詳細に説明するように、ベースライ
ンふらつきを補正する。自動利得制御（ＡＧＣ）回路５
２は、フラットな損失を補正する適応補正回路である。
【００３４】加算回路５４は、（ハイ・パス・フィルタ
５０およびＡＧＣ回路５２を通過した後の）データ信号
を、ロー・パス・フィルタ６２を通過した後の比較器の
出力に加算する。これら２つの信号の加算は、前述のよ
うに、ベースラインふらつき作用を補正する。また、加
算回路は、オフセット補正回路６４の出力において加算
を行う。オフセット補正回路６４は、製造プロセスの非
理想的な性質の結果生じるＤＣオフセット、および、ベ
ースラインふらつき補償のための量子化フィードバック
回路の正のフィードバックの作用を補正する。これら
は、補正しない場合には不安定さを招く恐れがある。加
算回路５４の出力を、等化回路５６の入力に送出する。
前述のように、等化回路は、データ信号の周波数依存位
相変動および周波数依存振幅減衰すなわち符号化干渉
（ＩＳＩ）を補正する。
５０およびＡＧＣ回路５２を通過した後の）データ信号
を、ロー・パス・フィルタ６２を通過した後の比較器の
出力に加算する。これら２つの信号の加算は、前述のよ
うに、ベースラインふらつき作用を補正する。また、加
算回路は、オフセット補正回路６４の出力において加算
を行う。オフセット補正回路６４は、製造プロセスの非
理想的な性質の結果生じるＤＣオフセット、および、ベ
ースラインふらつき補償のための量子化フィードバック
回路の正のフィードバックの作用を補正する。これら
は、補正しない場合には不安定さを招く恐れがある。加
算回路５４の出力を、等化回路５６の入力に送出する。
前述のように、等化回路は、データ信号の周波数依存位
相変動および周波数依存振幅減衰すなわち符号化干渉
（ＩＳＩ）を補正する。
【００３５】図４に示す回路の残りは、様々な適応補償
回路、すなわち、ＡＧＣ５２、オフセット補正回路６
４、等化器５６、ならびにベースラインふらつき補正回
路コンポーネント５０（ハイ・パス・フィルタ）および
６２（ロー・パス・フィルタ）を制御するための５つの
別個のフィードバック経路を含む。
回路、すなわち、ＡＧＣ５２、オフセット補正回路６
４、等化器５６、ならびにベースラインふらつき補正回
路コンポーネント５０（ハイ・パス・フィルタ）および
６２（ロー・パス・フィルタ）を制御するための５つの
別個のフィードバック経路を含む。
【００３６】このため、この方法および装置は、４つの
信号劣化特性を補正するために、５つの別個の回路コン
ポーネントを含む。すなわち、ハイ・パス・フィルタ５
０およびロー・パス・フィルタ６２は、共にベースライ
ンふらつきを補償する。図４に見られるように、この補
償は、等化回路５６の前段の加算回路５４によって実行
され、データ信号に付加される。従って、等化回路のダ
イナミック・レンジは、ベースラインふらつき補償を先
行して行わない場合のデータ信号に固有の、より広いダ
イナミック・レンジに対処するように、拡張する必要は
ない。
信号劣化特性を補正するために、５つの別個の回路コン
ポーネントを含む。すなわち、ハイ・パス・フィルタ５
０およびロー・パス・フィルタ６２は、共にベースライ
ンふらつきを補償する。図４に見られるように、この補
償は、等化回路５６の前段の加算回路５４によって実行
され、データ信号に付加される。従って、等化回路のダ
イナミック・レンジは、ベースラインふらつき補償を先
行して行わない場合のデータ信号に固有の、より広いダ
イナミック・レンジに対処するように、拡張する必要は
ない。
【００３７】ＡＧＣ回路５２は、フラットな損失、すな
わち全周波数に渡って平坦な振幅減衰を補正する。次
に、等化器５６は、周波数依存の位相および振幅変動を
補正する。最後に、オフセット補正回路６４は、製造プ
ロセスの非理想的性質のために生じるＤＣオフセットを
補正する。
わち全周波数に渡って平坦な振幅減衰を補正する。次
に、等化器５６は、周波数依存の位相および振幅変動を
補正する。最後に、オフセット補正回路６４は、製造プ
ロセスの非理想的性質のために生じるＤＣオフセットを
補正する。
【００３８】これより、適応補償回路の各々を適応的に
制御するためのフィードバック・ループおよび関連する
回路について説明する。本出願の専門用語において、符
号Ｕは、何らかの信号劣化が生じる前の、送信機から実
際に送出された信号を示し、符号Ｘは、受信局の入力端
子４８において受信される信号を表し、符号Ｗは、加算
回路の出力（これは等化回路に対する入力でもある）を
表し、符号Ｙは、等化回路の出力／比較器の入力を表
し、完全に補正された受信データ信号であり、符号＿
は、連続時間比較器の出力であり、これは、アナログ・
ロー・パス・フィルタ６２に対するフィードバック信号
であると共に、タイミング回復回路６０、およびこれを
介して受信局回路の残り（図示せず）に送出されるデジ
タル・データ出力信号である。
制御するためのフィードバック・ループおよび関連する
回路について説明する。本出願の専門用語において、符
号Ｕは、何らかの信号劣化が生じる前の、送信機から実
際に送出された信号を示し、符号Ｘは、受信局の入力端
子４８において受信される信号を表し、符号Ｗは、加算
回路の出力（これは等化回路に対する入力でもある）を
表し、符号Ｙは、等化回路の出力／比較器の入力を表
し、完全に補正された受信データ信号であり、符号＿
は、連続時間比較器の出力であり、これは、アナログ・
ロー・パス・フィルタ６２に対するフィードバック信号
であると共に、タイミング回復回路６０、およびこれを
介して受信局回路の残り（図示せず）に送出されるデジ
タル・データ出力信号である。
【００３９】好適な実施形態では、受信局フロントエン
ドは、連続時間比較器５８の他に、少なくとも１つのク
ロック駆動比較器６６を含む。好適な実施形態では、３
つの別個のクロック駆動比較器が、データ・シンボルの
タイム・スロット内の３つの異なる時点をサンプリング
するようにクロックを供給される。クロック駆動比較器
６６および連続時間比較器５８の出力は、適応ロジック
・ブロック６８に送出される。
ドは、連続時間比較器５８の他に、少なくとも１つのク
ロック駆動比較器６６を含む。好適な実施形態では、３
つの別個のクロック駆動比較器が、データ・シンボルの
タイム・スロット内の３つの異なる時点をサンプリング
するようにクロックを供給される。クロック駆動比較器
６６および連続時間比較器５８の出力は、適応ロジック
・ブロック６８に送出される。
【００４０】適応ロジック・ブロック６８は、様々な適
応補償回路が適切な補償を与えているか否かを比較器の
出力から判定するため、および様々なフィードバック・
ループを介して適応補償回路を制御して最も理想的な信
号劣化の補償を与えるための回路および／またはソフト
ウエアを備える。適応ロジック・ブロック６８およびフ
ィードバック経路は、Ａｄａｐｔｉｎｇ Ｅｑｕａｌｉ
ｚａｔｉｏｎ Ｇａｉｎａｎｄ Ｏｆｆｓｅｔ ｆｏｒ Ｄ
ａｔａ Ｔｒａｎｓｍｉｓｓｉｏｎ（データ伝送のため
の適応等化利得およびオフセット）と題する米国特許出
願番号第０８／９９４，８６２号に詳しく記載されてい
る。この出願は、引用により本出願に含まれるものとす
る。更に、適切な時点に受信データ信号のサンプリング
を行うためのクロック信号（複数の信号）のクロック発
生器６９は、１９９８年２月１０日に出願された、Ａｓ
ｙｎｃｈｒｏｎｏｕｓ Ｃｌｏｃｋ ｆｏｒ Ａｄａｐｔ
ｉｖｅ Ｅｑｕａｌｉｚａｔｉｏｎ（適応等化のための
非同期クロック）と題する米国特許出願第０９／０２
１，３２９号に詳細に記載されている。この出願も、引
用により本出願に含まれるものとする。適応ロジック、
フィードバック・ループおよび様々な適応補償回路の回
路および動作をより詳細に説明するために、これら２つ
の文書を参照すべきであろう。簡潔に言えば、５個のフ
ィードバック・ループの各々は、適応ロジック６８と対
応する適応補償回路５０、５２、５６、６２または６４
との間に、デジタル積分器７０、７２、７４、７６、７
８をそれぞれ備える。デジタル積分器のブロック図を図
５に示す。各フィルタは、アップ／ダウン・カウンタ８
０およびその後段のデジタル−アナログ変換機８２を含
む。デジタル積分器の出力は、対応する適応補正回路を
直接制御する信号である。
応補償回路が適切な補償を与えているか否かを比較器の
出力から判定するため、および様々なフィードバック・
ループを介して適応補償回路を制御して最も理想的な信
号劣化の補償を与えるための回路および／またはソフト
ウエアを備える。適応ロジック・ブロック６８およびフ
ィードバック経路は、Ａｄａｐｔｉｎｇ Ｅｑｕａｌｉ
ｚａｔｉｏｎ Ｇａｉｎａｎｄ Ｏｆｆｓｅｔ ｆｏｒ Ｄ
ａｔａ Ｔｒａｎｓｍｉｓｓｉｏｎ（データ伝送のため
の適応等化利得およびオフセット）と題する米国特許出
願番号第０８／９９４，８６２号に詳しく記載されてい
る。この出願は、引用により本出願に含まれるものとす
る。更に、適切な時点に受信データ信号のサンプリング
を行うためのクロック信号（複数の信号）のクロック発
生器６９は、１９９８年２月１０日に出願された、Ａｓ
ｙｎｃｈｒｏｎｏｕｓ Ｃｌｏｃｋ ｆｏｒ Ａｄａｐｔ
ｉｖｅ Ｅｑｕａｌｉｚａｔｉｏｎ（適応等化のための
非同期クロック）と題する米国特許出願第０９／０２
１，３２９号に詳細に記載されている。この出願も、引
用により本出願に含まれるものとする。適応ロジック、
フィードバック・ループおよび様々な適応補償回路の回
路および動作をより詳細に説明するために、これら２つ
の文書を参照すべきであろう。簡潔に言えば、５個のフ
ィードバック・ループの各々は、適応ロジック６８と対
応する適応補償回路５０、５２、５６、６２または６４
との間に、デジタル積分器７０、７２、７４、７６、７
８をそれぞれ備える。デジタル積分器のブロック図を図
５に示す。各フィルタは、アップ／ダウン・カウンタ８
０およびその後段のデジタル−アナログ変換機８２を含
む。デジタル積分器の出力は、対応する適応補正回路を
直接制御する信号である。
【００４１】デジタル積分器７０、７２、７４、７６、
７８のデジタル−アナログ変換機８２は、高性能の回路
である必要はない。すなわち、それらの特定の役割にお
いて適切な性能を与えるため、言い換えるとＤＣバイア
ス電圧を調整するために、高速または高精度は必要な
い。従って、好適な実施形態では、これらのデジタル−
アナログ変換機は、電力消費およびダイ面積を最小に抑
えるために、それほど高くない性能特性に形成する。こ
れらのデジタル−アナログ変換機の一好適実施形態は、
１９９８年３月１１日に出願された、Ｄｉｆｆｅｒｅｎ
ｔｉａｌ Ｒｅｓｉｓｔｏｒ−Ｓｔｒｉｎｇ Ｄｉｇｉｔ
ａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ（差動
抵抗列デジタル−アナログ変換機）と題する米国特許出
願番号第０９／０３８，４２３号に開示されている。こ
の出願は、引用により本出願にも含まれるものとする。
７８のデジタル−アナログ変換機８２は、高性能の回路
である必要はない。すなわち、それらの特定の役割にお
いて適切な性能を与えるため、言い換えるとＤＣバイア
ス電圧を調整するために、高速または高精度は必要な
い。従って、好適な実施形態では、これらのデジタル−
アナログ変換機は、電力消費およびダイ面積を最小に抑
えるために、それほど高くない性能特性に形成する。こ
れらのデジタル−アナログ変換機の一好適実施形態は、
１９９８年３月１１日に出願された、Ｄｉｆｆｅｒｅｎ
ｔｉａｌ Ｒｅｓｉｓｔｏｒ−Ｓｔｒｉｎｇ Ｄｉｇｉｔ
ａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ（差動
抵抗列デジタル−アナログ変換機）と題する米国特許出
願番号第０９／０３８，４２３号に開示されている。こ
の出願は、引用により本出願にも含まれるものとする。
【００４２】本発明の好適な実施形態では、費用のかか
る適応補償回路の調整を回避するために、カウンタ８０
は、適応ロジックからの全パルスに応答してＤＡＣに対
する出力値を変えることはない。カウンタは、関連する
イベントのために発生したエラー信号の現カウントを維
持する。このため、適応ロジック６８が、適切な極性
（必要な調整の方向を示す）の調整パルスを発行した場
合、カウンタは、ＤＡＣに対する出力を必ずしも変更し
ない。カウンタがその出力を増分または減分するのは、
カウンタが維持する現カウントが特定の値に達した後の
みである。
る適応補償回路の調整を回避するために、カウンタ８０
は、適応ロジックからの全パルスに応答してＤＡＣに対
する出力値を変えることはない。カウンタは、関連する
イベントのために発生したエラー信号の現カウントを維
持する。このため、適応ロジック６８が、適切な極性
（必要な調整の方向を示す）の調整パルスを発行した場
合、カウンタは、ＤＡＣに対する出力を必ずしも変更し
ない。カウンタがその出力を増分または減分するのは、
カウンタが維持する現カウントが特定の値に達した後の
みである。
【００４３】このため、例えば、カウンタ８０内の現カ
ウントが現在はゼロの値であり、次の６個のイベントが
それぞれ、等化を（１）増加、（２）低下、（３）低
下、（４）低下、（５）増加および（６）増加すること
を示す場合、現カウント値は、第１のイベント後は１で
あり、第２のイベント後はゼロであり、第３のイベント
後はマイナス１であり、第４のイベント後はマイナス２
であり、第５のイベント後はマイナス１であり、第６の
イベント後はゼロである。このシステムで、例えば、カ
ウンタの出力を減分する前に現カウント値がマイナス５
に達することが必要であり、カウンタの出力を増分する
前に現カウントがプラス５の値に達することが必要であ
る場合、カウンタの出力は、これらの６個のイベントの
間、変化していない。実質的に、エラー信号は、時間が
経つと共に平均化されている。
ウントが現在はゼロの値であり、次の６個のイベントが
それぞれ、等化を（１）増加、（２）低下、（３）低
下、（４）低下、（５）増加および（６）増加すること
を示す場合、現カウント値は、第１のイベント後は１で
あり、第２のイベント後はゼロであり、第３のイベント
後はマイナス１であり、第４のイベント後はマイナス２
であり、第５のイベント後はマイナス１であり、第６の
イベント後はゼロである。このシステムで、例えば、カ
ウンタの出力を減分する前に現カウント値がマイナス５
に達することが必要であり、カウンタの出力を増分する
前に現カウントがプラス５の値に達することが必要であ
る場合、カウンタの出力は、これらの６個のイベントの
間、変化していない。実質的に、エラー信号は、時間が
経つと共に平均化されている。
【００４４】フィードバック経路上に調整パルスが発生
されると、デジタル積分器の対応するアップ／ダウン・
カウンタ８０は、パルスの極性に応じて増分または減分
する。例えば、オフセット補正回路６４が提供するオフ
セット補正が大きすぎると判定された場合、適応ロジッ
ク６８は、カウント・ダウン・パルスをデジタル積分器
７４に送出する。一方、ＤＣオフセット補正が小さすぎ
る場合、適応ロジックは、カウント・アップ・パルスを
積分器７４に送出する。次いで、対応するアップ／ダウ
ン・カウンタが、これに応じて増分または減分を行う。
アップ／ダウン・カウンタの出力は、デジタル−アナロ
グ変換機（ＤＡＣ）８２を通過し、ＤＡＣの出力信号レ
ベルは、オフセット補正回路６４に送出される。これに
応答して、オフセット補正回路６４は、デジタル積分器
７４のデジタル−アナログ変換機８２の出力が増加した
か低下したかに応じて、そのオフセット補正を増大また
は低減させる。他の適応補償回路は全て、同様のデジタ
ル積分器によって、同様に制御される。
されると、デジタル積分器の対応するアップ／ダウン・
カウンタ８０は、パルスの極性に応じて増分または減分
する。例えば、オフセット補正回路６４が提供するオフ
セット補正が大きすぎると判定された場合、適応ロジッ
ク６８は、カウント・ダウン・パルスをデジタル積分器
７４に送出する。一方、ＤＣオフセット補正が小さすぎ
る場合、適応ロジックは、カウント・アップ・パルスを
積分器７４に送出する。次いで、対応するアップ／ダウ
ン・カウンタが、これに応じて増分または減分を行う。
アップ／ダウン・カウンタの出力は、デジタル−アナロ
グ変換機（ＤＡＣ）８２を通過し、ＤＡＣの出力信号レ
ベルは、オフセット補正回路６４に送出される。これに
応答して、オフセット補正回路６４は、デジタル積分器
７４のデジタル−アナログ変換機８２の出力が増加した
か低下したかに応じて、そのオフセット補正を増大また
は低減させる。他の適応補償回路は全て、同様のデジタ
ル積分器によって、同様に制御される。
【００４５】クロック駆動比較器および連続時間比較器
が別個であることの利点の１つは、適応ループからタイ
ミング回復を分離することである。受信機は、通常、タ
イミング回復回路からクロックを抽出し、それを用いて
比較器にクロックを供給する。しかしながら、クロック
が正確に回復されない場合、比較器には正しいタイミン
グでクロックが供給されない。これは、このアーキテク
チャが、補償信号を発生するために正しい決定を下して
いないことを意味する。従って、等化は正しく適応せ
ず、このためタイミング回復に対する入力は信頼性が低
い。このため、結局は、クロック・タイミングを正確に
捕捉することができない行き詰まりの状況となる。
が別個であることの利点の１つは、適応ループからタイ
ミング回復を分離することである。受信機は、通常、タ
イミング回復回路からクロックを抽出し、それを用いて
比較器にクロックを供給する。しかしながら、クロック
が正確に回復されない場合、比較器には正しいタイミン
グでクロックが供給されない。これは、このアーキテク
チャが、補償信号を発生するために正しい決定を下して
いないことを意味する。従って、等化は正しく適応せ
ず、このためタイミング回復に対する入力は信頼性が低
い。このため、結局は、クロック・タイミングを正確に
捕捉することができない行き詰まりの状況となる。
【００４６】本発明の好適実施形態では、ベースライン
ふらつき補正を共に実行するハイ・パス・フィルタ５０
およびロー・パス・フィルタ６２は、可変時定数（極）
を有する単純なＲＣ回路である。図６および７は、それ
ぞれ、ハイ・パス・フィルタおよびロー・パス・フィル
タの好適実施形態を示す。図からわかるように、これら
は単純なＲＣ回路であり、対応するデジタル積分器７８
および７０のそれぞれの出力が制御する可変抵抗によっ
て、時定数を調整可能である。
ふらつき補正を共に実行するハイ・パス・フィルタ５０
およびロー・パス・フィルタ６２は、可変時定数（極）
を有する単純なＲＣ回路である。図６および７は、それ
ぞれ、ハイ・パス・フィルタおよびロー・パス・フィル
タの好適実施形態を示す。図からわかるように、これら
は単純なＲＣ回路であり、対応するデジタル積分器７８
および７０のそれぞれの出力が制御する可変抵抗によっ
て、時定数を調整可能である。
【００４７】本質的に、本発明は、連続時間比較器およ
びクロック駆動比較器の組み合わせを用いて、入来する
受信信号における様々なイベントを検出する。連続時間
比較器は、入来データ・パターンにおいてある一定の遷
移を検出する。クロック駆動比較器は、ビット・レート
の倍数であると共に、連続時間比較器が検出する遷移か
らずれた間隔で、データ・パターンのサンプリングを行
う。この間隔におけるこれらのクロック駆動比較器の出
力を、適応ロジックに送出する。適応ロジックは、これ
らの出力を予想出力と比較して、等化器、ＡＧＣ補正回
路、ＢＬＷ補正回路、およびＤＣオフセット補正回路を
互いに独立して適応させるために必要なエラー信号を取
得する。
びクロック駆動比較器の組み合わせを用いて、入来する
受信信号における様々なイベントを検出する。連続時間
比較器は、入来データ・パターンにおいてある一定の遷
移を検出する。クロック駆動比較器は、ビット・レート
の倍数であると共に、連続時間比較器が検出する遷移か
らずれた間隔で、データ・パターンのサンプリングを行
う。この間隔におけるこれらのクロック駆動比較器の出
力を、適応ロジックに送出する。適応ロジックは、これ
らの出力を予想出力と比較して、等化器、ＡＧＣ補正回
路、ＢＬＷ補正回路、およびＤＣオフセット補正回路を
互いに独立して適応させるために必要なエラー信号を取
得する。
【００４８】クロック駆動比較器出力および連続時間比
較器出力の組み合わせを用いることによって、フラット
な損失とは無関係の、受信データ信号上の符号化干渉量
に関する情報を取得することができるが、単純なピーク
検出では、符号間干渉、フラットな損失、およびベース
ラインふらつき間の解読を行うことはできない。同様
に、本発明によれば、クロック駆動比較器は、符号間干
渉とは無関係の、フラットな損失を表す情報を提供す
る。この情報を用いて、ＡＧＣ回路を独立して制御し、
フラットな損失を補正する。
較器出力の組み合わせを用いることによって、フラット
な損失とは無関係の、受信データ信号上の符号化干渉量
に関する情報を取得することができるが、単純なピーク
検出では、符号間干渉、フラットな損失、およびベース
ラインふらつき間の解読を行うことはできない。同様
に、本発明によれば、クロック駆動比較器は、符号間干
渉とは無関係の、フラットな損失を表す情報を提供す
る。この情報を用いて、ＡＧＣ回路を独立して制御し、
フラットな損失を補正する。
【００４９】適応アルゴリズムおよび適応アルゴリズム
の実施において必要なエラー信号を発生するために連続
比較器およびクロック駆動比較器により用いられる統計
的手法については、前述の米国特許出願番号第０８／９
９４，８６２号に記載されている。
の実施において必要なエラー信号を発生するために連続
比較器およびクロック駆動比較器により用いられる統計
的手法については、前述の米国特許出願番号第０８／９
９４，８６２号に記載されている。
【００５０】ＢＬＷ補正回路５０および６２と組み合わ
せたＡＧＣ回路５２は、以前から公知の技法に対して、
より効果的な復元を達成する。また、受信データ・シー
ケンスを予め等化するための方法も提供する。すなわ
ち、適応アルゴリズムが安定化している場合、受信チャ
ネル出力Ｙは、送信データ・シーケンスＵの再現である
ことが予想される。この仮定に基づくと、比較器に対す
る完全に補正された出力信号Ｙは、以下の式によって与
えられる。
せたＡＧＣ回路５２は、以前から公知の技法に対して、
より効果的な復元を達成する。また、受信データ・シー
ケンスを予め等化するための方法も提供する。すなわ
ち、適応アルゴリズムが安定化している場合、受信チャ
ネル出力Ｙは、送信データ・シーケンスＵの再現である
ことが予想される。この仮定に基づくと、比較器に対す
る完全に補正された出力信号Ｙは、以下の式によって与
えられる。
【数１】 ここで、αはＡＧＣパラメータ、βはチャネルのフラッ
トな損失、λはアナログ・ハイ・パス・フィルタ５０の
適応パラメータ、δはアナログ・ロー・パス・フィルタ
６２の適応パラメータである。
トな損失、λはアナログ・ハイ・パス・フィルタ５０の
適応パラメータ、δはアナログ・ロー・パス・フィルタ
６２の適応パラメータである。
【００５１】通常、Ｙ＝Ｕを保証するためには、条件α
＝βかつλ＝δが必要であろう。しかしながら、フラッ
トな損失が存在するが、アナログ・ハイ・パス・フィル
タ信号経路にＡＧＣが配置されていないシステムでは、
条件α＝βを満足させることはできない。この結果、様
々なケーブル長および変圧器の設計に対して最適なベー
スラインふらつきの補正を行うことは、実現不可能であ
る。なお、ＡＧＣパラメータαを調整することによっ
て、α／βが１よりも大きい場合は進み回路を実現可能
であり、α／βが１未満の場合は遅れ回路を実現可能で
あることを注記しておく。この特徴は、長いケーブル長
で有利であることが指摘されている。とりわけ、本発明
によって、データ信号を予め等化すること（すなわち主
等化器５６の前の等化）が可能となり、従って、様々な
ケーブル長について、より最適な適応受信機とすること
ができる。すなわち、様々なケーブル長における必要に
応じてαおよびλを調整することによって、低周波数位
相等化を達成可能である。
＝βかつλ＝δが必要であろう。しかしながら、フラッ
トな損失が存在するが、アナログ・ハイ・パス・フィル
タ信号経路にＡＧＣが配置されていないシステムでは、
条件α＝βを満足させることはできない。この結果、様
々なケーブル長および変圧器の設計に対して最適なベー
スラインふらつきの補正を行うことは、実現不可能であ
る。なお、ＡＧＣパラメータαを調整することによっ
て、α／βが１よりも大きい場合は進み回路を実現可能
であり、α／βが１未満の場合は遅れ回路を実現可能で
あることを注記しておく。この特徴は、長いケーブル長
で有利であることが指摘されている。とりわけ、本発明
によって、データ信号を予め等化すること（すなわち主
等化器５６の前の等化）が可能となり、従って、様々な
ケーブル長について、より最適な適応受信機とすること
ができる。すなわち、様々なケーブル長における必要に
応じてαおよびλを調整することによって、低周波数位
相等化を達成可能である。
【００５２】更に、図４に開示したシステムでは、量子
化フィードバック・ロー・パス・フィルタ・ループによ
る正のフィードバックがあるので、システム信号がドリ
フトする、および／またはシステムが不安定になる可能
性がある。しかしながら、ＤＣオフセット補正回路経路
を用いて、不安定さを防止すると共に、ＤＣオフセット
の補正を行うことができる。
化フィードバック・ロー・パス・フィルタ・ループによ
る正のフィードバックがあるので、システム信号がドリ
フトする、および／またはシステムが不安定になる可能
性がある。しかしながら、ＤＣオフセット補正回路経路
を用いて、不安定さを防止すると共に、ＤＣオフセット
の補正を行うことができる。
【００５３】本発明の少なくとも１つの好適実施形態で
は、アナログ・ロー・パス・フィルタ６２は、高度に正
確な性能を維持しつつ、固定の時定数を有する（すなわ
ち適応的でない）場合がある。
は、アナログ・ロー・パス・フィルタ６２は、高度に正
確な性能を維持しつつ、固定の時定数を有する（すなわ
ち適応的でない）場合がある。
【００５４】要約すると、本発明によれば、実質的に全
ての信号経路の処理回路が適応的である。更に、回路全
体が主としてアナログ形式に保たれることを可能とする
ことにより、極めて高い性能が提供され、従って量子化
の不正確さは取り除かれる。更に、適応フィードバック
・ループはデジタルであり、その各々に含まれるデジタ
ル積分器は漏出がなく、適応フィードバック・システム
内に積分器オフセット・エラーを発生しない。アーキテ
クチャは、自動利得制御回路、等化器、ベースラインふ
らつき補正回路、およびオフセット補正回路を独立して
適応させ、このため、ＩＳＩ（表皮効果）、フラットな
損失、ベースラインふらつきおよびＤＣオフセットを適
応的に補正する。また、本発明によるＤＣオフセット補
正回路は、システム内の正のフィードバック・ループの
ために起こり得るシステムの不安定さを防止する。更に
また、このシステムは、ＡＧＣのαパラメータおよびハ
イ・パス・フィルタのλパラメータの調整によって、位
相を（低周波数で）予め等化するための方法を具現化す
る。
ての信号経路の処理回路が適応的である。更に、回路全
体が主としてアナログ形式に保たれることを可能とする
ことにより、極めて高い性能が提供され、従って量子化
の不正確さは取り除かれる。更に、適応フィードバック
・ループはデジタルであり、その各々に含まれるデジタ
ル積分器は漏出がなく、適応フィードバック・システム
内に積分器オフセット・エラーを発生しない。アーキテ
クチャは、自動利得制御回路、等化器、ベースラインふ
らつき補正回路、およびオフセット補正回路を独立して
適応させ、このため、ＩＳＩ（表皮効果）、フラットな
損失、ベースラインふらつきおよびＤＣオフセットを適
応的に補正する。また、本発明によるＤＣオフセット補
正回路は、システム内の正のフィードバック・ループの
ために起こり得るシステムの不安定さを防止する。更に
また、このシステムは、ＡＧＣのαパラメータおよびハ
イ・パス・フィルタのλパラメータの調整によって、位
相を（低周波数で）予め等化するための方法を具現化す
る。
【００５５】このように、本発明のいくつかの特定の実
施形態を説明してきたが、当業者には、様々な改変、変
更、および改良が容易に想起されよう。この開示によっ
て明らかとなる、かかる改変、変更、および改良は、本
明細書中で明示的に述べられていなくとも、この説明の
一部であると意図され、本発明の精神および範囲内にあ
るものと意図される。前述の説明は例示のみであり、限
定ではない。本発明は、以下の請求の範囲およびそれの
均等物に規定されるようによってのみ限定されるものと
する。
施形態を説明してきたが、当業者には、様々な改変、変
更、および改良が容易に想起されよう。この開示によっ
て明らかとなる、かかる改変、変更、および改良は、本
明細書中で明示的に述べられていなくとも、この説明の
一部であると意図され、本発明の精神および範囲内にあ
るものと意図される。前述の説明は例示のみであり、限
定ではない。本発明は、以下の請求の範囲およびそれの
均等物に規定されるようによってのみ限定されるものと
する。
【図１】従来技術による、等化フィードバック・ループ
を有する受信局のフロントエンドのブロック図である。
を有する受信局のフロントエンドのブロック図である。
【図２】第１の実施形態による、従来技術のベースライ
ンふらつきの補償を行う適応等化器を有する受信局のフ
ロントエンドのブロック図である。
ンふらつきの補償を行う適応等化器を有する受信局のフ
ロントエンドのブロック図である。
【図３】第２の実施形態による、従来技術のベースライ
ンふらつきの補償を行う適応等化器を有する受信局のフ
ロントエンドのブロック図である。
ンふらつきの補償を行う適応等化器を有する受信局のフ
ロントエンドのブロック図である。
【図４】本発明による、信号劣化の補正を有する受信局
のフロントエンドのブロック図である。
のフロントエンドのブロック図である。
【図５】図４に示すデジタル積分器のブロック図であ
る。
る。
【図６】本発明の一好適実施形態による、図４のアナロ
グ・ハイ・パス・フィルタの回路図である。
グ・ハイ・パス・フィルタの回路図である。
【図７】本発明の一好適実施形態による、図４のアナロ
グ・ロー・パス・フィルタの回路図である。
グ・ロー・パス・フィルタの回路図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート ヘンリー レオノウィッチ アメリカ合衆国 19560 ペンシルヴァニ ア，テンプル，クリスタル ロック ロー ド 418 (72)発明者 アヤル ショヴァル アメリカ合衆国 18052 ペンシルヴァニ ア，ホワイトホール，アパートメント シ ー−12，ノース サーティーンス ストリ ート 1311
Claims (30)
- 【請求項１】 媒体を介して送信されるデータを受信す
るための受信機であって：前記媒体からデータ信号を受
信するための入力端子と；前記信号の前記データ信号の
劣化を補償すると共に補償したデータ信号を出力するた
めの、前記データ信号の経路における少なくとも１つの
補償回路と；前記補償データ信号を受信し、前記データ
信号の前記劣化の特性を判定し、前記少なくとも１つの
補償回路が与えた前記実際の補償と所望の補償との間の
エラーの少なくとも１つの方向を示す信号を発生するよ
うに結合された適合回路と；前記適合回路と前記少なく
とも１つの補償回路との間に結合され、前記エラー信号
に応答して前記補償回路の伝達関数を制御し、デジタル
積分器を含むフィードバック・ループと；を備えること
を特徴とする受信機。 - 【請求項２】 請求項１に記載の受信機において、前記
デジタル積分器が、アップ／ダウン・カウンタおよびそ
の後段のデジタル−アナログ・カウンタを備えることを
特徴とする受信機。 - 【請求項３】 請求項２に記載の受信機において、前記
デジタル積分器が、前記エラー信号の時間平均をとるこ
とを特徴とする受信機。 - 【請求項４】 請求項３に記載の受信機において、前記
アップ／ダウン・カウンタが、前記適合回路から受信し
たエラー信号の現カウントを維持し、前記現カウントが
所定の値に達した後にのみ前記デジタル−アナログ・フ
ィルタへのその出力を変更することを特徴とする受信
機。 - 【請求項５】 請求項１に記載の受信機において、前記
データ信号がデジタル信号のアナログ表現であり、前記
受信機が更に、前記補償データ信号のデジタル値を検出
するための連続時間比較器と、前記補償データ信号を受
信するための少なくとも第１のクロック駆動比較器とを
備え、前記クロック駆動比較器が、前記適合回路に結合
された出力を有し、前記適合回路が、前記エラー信号を
発生するために前記クロック駆動比較器出力を用いるこ
とを特徴とする受信機。 - 【請求項６】 請求項５に記載の受信機において、前記
連続時間比較器が前記適合回路に結合された出力を有
し、前記適合回路が、前記エラー信号を発生するために
前記連続時間比較器出力を用いることを特徴とする受信
機。 - 【請求項７】 請求項６に記載の受信機において、前記
少なくとも１つのクロック駆動比較器が、異なる時点で
前記補償データ信号のサンプリングを行うようにクロッ
クを供給される、第１、第２、および第３のクロック駆
動比較器を備えることを特徴とする受信機。 - 【請求項８】 請求項５に記載の受信機において、前記
少なくとも１つの補償回路が、前記データ信号のデータ
経路において、符号間干渉信号劣化を補償する等化回路
を備えることを特徴とする受信機。 - 【請求項９】 請求項８に記載の受信機において、前記
少なくとも１つの補償回路が、更に、前記データ経路に
おいて、フラットな損失を補償する適応利得制御回路を
備えることを特徴とする受信機。 - 【請求項１０】 請求項９に記載の受信機において、前
記少なくとも１つの補償回路が、更に、ベースラインふ
らつき補正回路を備え、該ベースラインふらつき補正回
路が：前記データ経路に結合されている、調整可能時定
数を有する適応ハイ・パス・フィルタと；前記連続時間
比較器の周囲のフィードバック経路に結合され、前記連
続時間比較器の出力に結合された入力と、前記等化回路
の入力に結合された出力とを有するロー・パス・フィル
タと；前記データ経路に結合され、前記ロー・パス・フ
ィルタの出力を前記ハイ・パス・フィルタの出力と加算
する加算回路と；を備えることを特徴とする受信機。 - 【請求項１１】 請求項１０に記載の受信機において、
前記ハイ・パス・フィルタおよび加算器が、前記等化回
路の前に、前記データ経路に結合されていることを特徴
とする受信機。 - 【請求項１２】 請求項１１に記載の受信機において、
前記少なくとも１つの補償回路が、更に、ＤＣオフセッ
トを補償する適応オフセット補正回路を備え、前記オフ
セット回路が、前記適合回路からエラー信号を受信する
と共に前記加算器にＤＣオフセット補正信号を出力する
ように結合された入力を有し、前記加算器が、更に、前
記データ信号に前記ＤＣオフセット補正信号を加算する
ことを特徴とする受信機。 - 【請求項１３】 請求項１２に記載の受信機において、
前記等化回路、前記利得制御回路、前記ハイ・パス・フ
ィルタ、前記ロー・パス・フィルタ、および前記オフセ
ット補正回路の各々の伝達関数が、前記適合回路から前
記回路へのフィードバック経路を介して、前記適合回路
によって制御されることを特徴とする受信機。 - 【請求項１４】 請求項１３に記載の受信機において、
前記適合回路が、前記補償回路の各々に対応する別個の
エラー信号を発生し、前記エラー信号を前記該当フィー
ドバック経路に与えることを特徴とする受信機。 - 【請求項１５】 請求項１４に記載の受信機において、
前記補償回路を制御するための前記フィードバック経路
の各々が、前記対応するエラー信号を平均化するための
デジタル積分器を備えることを特徴とする受信機。 - 【請求項１６】 媒体を介して受信されるデータ信号の
信号劣化を補償する方法であって： （１）前記媒体を介して前記データ信号を受信するステ
ップと； （２）前記データ信号の劣化を補償するステップと； （３）前記補償されたデータ信号を標準と比較すると共
に、前記補償データ信号と前記標準との間のエラーの少
なくとも１つの方向を示す信号を発生することによって
前記データ信号の前記劣化の特性を判定するステップ
と； （４）前記エラー信号に応答して調整信号をフィードバ
ックして、前記補償ステップにおいて与えられる補償を
調整し、前記補償データ信号を前記標準と更に合致させ
るステップと；を備えることを特徴とする方法。 - 【請求項１７】 請求項１６に記載の方法において、更
に：（３．１）前記エラー信号をデジタル的に積分し
て、前記フィードバック・ステップの前に前記調整信号
を発生するステップ；を備えることを特徴とする方法。 - 【請求項１８】 請求項１７に記載の方法において、ス
テップ（３．１）が、前記エラー信号の時間平均をとる
ステップを備えることを特徴とする方法。 - 【請求項１９】 請求項１８に記載の方法において、ス
テップ（３．１）が： （３．１．１）エラー信号の現カウントを維持するステ
ップと； （３．１．２）前記現カウントが所定の値に達した後に
のみ、デジタル−アナログ・フィルタに対する前記調整
を変更するステップと；を備えることを特徴とする方
法。 - 【請求項２０】 請求項１９に記載の方法であって、ス
テップ（３．１）が、更に： （３．１．３）ステップ（４）の前に前記調整信号をア
ナログ形態に変換するステップ；を備えることを特徴と
する方法。 - 【請求項２１】 請求項１６に記載の方法において、前
記データ信号はデジタル信号のアナログ表現であり、ス
テップ（３）が： （３．０．１）連続時間比較器を用いて前記補償データ
信号のデジタル値を検出するステップと； （３．０．２）クロック駆動比較器を用いて少なくとも
１つの時点で前記補償データ信号の値を検出するステッ
プと； （３．０．３）前記エラー信号を発生させるためにステ
ップ（３．０．２）で検出した前記値を用いるステップ
と；を備えることを特徴とする方法。 - 【請求項２２】 請求項２１に記載の方法において、ス
テップ（３）が、更に： （３．０．４）前記エラー信号を発生するためにステッ
プ（３．０．１）で検出した前記値を用いるステップ；
を備えることを特徴とする方法。 - 【請求項２３】 請求項２２に記載の方法において、ス
テップ（３．０．２）は、クロック駆動比較器を用いて
少なくとも３つの時点で前記補償データ信号の値を検出
するステップを備えることを特徴とする方法。 - 【請求項２４】 請求項２１に記載の方法において、ス
テップ（２）は： （２．０．１）前記データ信号を適応的に等化して、符
号間干渉劣化を補償するステップ；を備えることを特徴
とする方法。 - 【請求項２５】 請求項２４に記載の方法において、ス
テップ（２）は、更に： （２．０．２）前記データ経路における利得を適応的に
制御して、フラットな損失を補償するステップ；を備え
ることを特徴とする方法。 - 【請求項２６】 請求項２５に記載の方法において、ス
テップ（２）は、更に： （２．０．３）前記データ信号のベースラインふらつき
を補償するステップ；を備えることを特徴とする方法。 - 【請求項２７】 請求項２６に記載の方法において、ス
テップ（２．０．３）は：調整可能時定数を有するハイ
・パス・フィルタによって、前記データ信号を適応的に
濾波するステップと；前記連続時間比較器の周囲のフィ
ードバック経路に結合されたロー・パス・フィルタによ
って、前記連続時間比較器の出力を適応的に濾波するス
テップと；前記ロー・パス・フィルタの出力を前記ハイ
・パス・フィルタの出力と加算するステップと；を備え
ることを特徴とする方法。 - 【請求項２８】 請求項２７に記載の方法において、ス
テップ（２．０．３）はステップ（２．０．１）の前に
実行されることを特徴とする方法。 - 【請求項２９】 請求項２８に記載の方法において、ス
テップ（２）は、更に： （２．０．４）ＤＣオフセットを適応的に補償するステ
ップ；を備えることを特徴とする方法。 - 【請求項３０】 請求項２９に記載の方法において：ス
テップ（３）は、ステップ（２．０１）、（２．０
２）、（２．０３）、および（２．０４）の各々につい
て別個のエラー信号を発生するステップを備え；ステッ
プ（４）は、ステップ（２．０１）、（２．０２）、
（２．０３）、および（２．０４）の各々について別個
の調整信号をフィードバックするステップを備える；こ
とを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/164022 | 1998-09-30 | ||
| US09/164,022 US6038266A (en) | 1998-09-30 | 1998-09-30 | Mixed mode adaptive analog receive architecture for data communications |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005165138A Division JP4727303B2 (ja) | 1998-09-30 | 2005-06-06 | データ通信のための混合モード適応アナログ受信アーキテクチャ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000278185A true JP2000278185A (ja) | 2000-10-06 |
Family
ID=22592640
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11278085A Pending JP2000278185A (ja) | 1998-09-30 | 1999-09-30 | データ通信のための混合モード適応アナログ受信アーキテクチャ |
| JP2005165138A Expired - Fee Related JP4727303B2 (ja) | 1998-09-30 | 2005-06-06 | データ通信のための混合モード適応アナログ受信アーキテクチャ |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005165138A Expired - Fee Related JP4727303B2 (ja) | 1998-09-30 | 2005-06-06 | データ通信のための混合モード適応アナログ受信アーキテクチャ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6038266A (ja) |
| JP (2) | JP2000278185A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040809 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20041109 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20041112 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050209 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050307 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050606 |