JP4727303B2 - データ通信のための混合モード適応アナログ受信アーキテクチャ - Google Patents

Description

本発明は、データ通信に関し、特定すれば、ワイヤ接続を介したデータ通信に関する。更に特定すれば、本発明は、信号劣化の補正を用いたデータ通信システムのための受信アーキテクチャに関する。

データ通信とは、媒体を介した情報伝送を指す。媒体とは、例えば、空気（例えばワイヤレスまたは無線通信システム）、ファイバ（例えば光ファイバ通信ネットワーク）、または銅（例えばワイヤ導体通信システム）をいう。伝達するデータは、デジタル（純粋のデジタルおよびデジタル・コードのアナログ表現を含む）またはアナログとすることができる。本発明は、特に、デジタル・データ通信システムの送信局と受信局との間のワイヤ接続上の信号劣化を補正するための方法および装置を対象とする。しかしながら、本発明の概念はより広く、データ通信システムの他の様々な形式に適用可能である。

ワイヤを介したデータ伝送は、送信局を、任意の長さのリンク（銅ケーブル）を介して受信局に接続することを伴う。通常、デジタル情報は、パルス列として送信される。典型的なデジタル通信方式の１つは、特定の継続時間および特定の振幅を有するパルスによってデジタル１を表し、かかるパルスが指定したタイム・スロットに存在しないことによってデジタル・ゼロを表すことである。例示的なシステムでは、デジタル１を表すために、３ミリ秒の１ボルトおよび／または−１ボルトの振幅のパルスを用い得る。デジタル・ゼロは、同じ継続時間の０ボルトによって表せば良い。

受信局のフロントエンドは、入来する信号のデータ・レートおよび位相に対し同期を取るために、位相ロック・ループ等の装置を含む。このため、受信機は、そのクロックを入来するデータに同期させて、入来するデータ信号のタイム・スロット割り当てに対して適正な時点で信号レベルを検出することができる。むろん、受信局は、通常、入来するデジタル信号を復号し、受信データを意図する目的に用いるための装置も含む。

データのスループット（所与の時間期間で送出可能な情報量）を最大にし、従ってデータ伝送速度の高速化を図るために、パルスをできる限り高密度に圧縮する。すなわち、パルスの継続時間を短くし、立ち上がりエッジおよび立ち下がりエッジを鋭くする。

周知のように、パルスの立ち上がりおよび立ち下がりエッジは、同一振幅の基準周波数正弦波の複数整数倍から構成される。エッジが鋭くなればなるほど、信号を形成する周波数成分が多くなる。従って、立ち上がりおよび立ち下がりエッジが鋭くなればなるほど、信号はより高い周波数成分を含むことになる。

しかしながら、信号の周波数成分が増すと、実際の導体、例えば銅に信号が浸透する深さが小さくなる。この結果、低周波数の信号よりも、高周波数の信号に対して、ケーブルの抵抗が大きくなる。この導線の特徴は、「表皮効果」と呼ばれている。表皮効果のために、ある距離に渡って導線上で送信される信号の減衰は、信号の周波数の平方根に対して線形に増大する。更に、位相応答は、周波数に対して線形に増大する。このように、周波数に応じて減衰および位相応答が変動し得るので、パルスを形成する異なる周波数成分が受信機に到達する際には、変動し得る減衰のために振幅が異なり、位相の変動のために遅延が異なっている。従って、受信機に到達する信号の周波数成分は、送信局が当初送信したデジタル信号を正確には表現しない。

この結果として、裾の広がったひずんだパルスに帰する。この広がりが顕著である場合、隣接するシンボル（パルス）が、互いに重複し、干渉し合う。このタイプの信号劣化および干渉は、符号間干渉すなわちＩＳＩとして知られている。劣化が著しい場合、パルスおよび信号に含まれる情報を、受信局によって解読することができない。

従って、かかる信号劣化を補正するために、様々な方法および装置が考案されている。ＩＳＩを補正するプロセスは、等化と呼ばれる。等化は、媒体が引き起こす減衰および位相ひずみを補償し、このため少なくとも理論的には信号を当初送信された形態に復元する回路に、受信信号を通過させることを伴う。このタイプの等化は、チャネル応答の逆転と呼ばれる。なぜなら、等化の目標が、ワイヤの減衰および位相応答の逆によって受信信号を修正することだからである。別の公知の解決策は、チャネル応答を完全に逆転させるのではなく、入来するパルスを、ＩＳＩを保持し得るような公知の応答に整形することである。

また、ワイヤ接続を介したデータ伝送は、抵抗損として知られるものを伴う。すなわち、ワイヤを介して送信されるいかなる信号も、距離と共に減衰する。抵抗損は、あらゆる周波数に等しく影響を及ぼし、このためフラットな損失と呼ばれる。距離が長くなればなるほど、抵抗損すなわち減衰も大きくなる。抵抗損の補正は、通常、利得制御回路の使用を伴う。

有線データ通信システムの別の特徴は、受信機および送信機が、特に互いに地理的に離れている場合に、異なる接地電位にあり得るので、互いに電気的に絶縁させる必要があることである。従って、受信局および送信局は通常、何らかの機構によって、伝送媒体すなわちワイヤから絶縁されている。典型的な絶縁機構は、各通信局（受信機または送信機）とワイヤとの間で絶縁変圧器を用いることである。しかしながら、絶縁変圧器には、送信パルスの低周波数成分を阻止する低周波数ポールを招くという望ましくない副次的作用がある。この作用は、有線通信における別の形態の信号劣化である。また、変圧器の低周波数阻止特性は、データの直接的な損失も引き起こす恐れがある。例えば、連続したデジタル１の長い列は、本質的に、変圧器が阻止する可能性がある低周波数アナログ信号である。

絶縁変圧器のこの望ましくない副次的作用を軽減するために、送信パルスが低周波数成分を全く含まないことを保証することができる。しかしながら、回線コードによっては、いくつかの低周波数成分を含むものがある。回線コード（送信パルス・シーケンス）が低周波数トーンを含む場合、変圧器によって、送信パルス・シーケンス上に、変圧器および送信パターンに依存する、ベースラインのふらつきすなわちＢＬＷとして公知の低周波数妨害が生じる。その名が示すように、ベースラインふらつきは、ワイヤの接地電圧電位が所望の電位からドリフトする作用である。ベースラインふらつきが生じるのは、ワイヤを介して送出する信号が、時間の経過と共にＤＣバランスを欠く場合であり、これは通信システムにおいて非常に一般的なものである。このため、受信局には、更に、変圧器が招く低周波数損失を補償する回路を備えることができる。

これまでの説明から、有線通信システムにおいて、少なくとも３つの作用が信号劣化の一因となることがわかる。すなわち、抵抗損（伝送レベルの不正確さおよび、コネクタの抵抗損のみならずケーブルからの抵抗損も含み、これらをまとめてフラットな損失と呼ぶ）、ベースラインふらつきすなわちＢＬＷ、ならびに、可変減衰および可変位相変動を含む周波数依存劣化である。これらの作用は、（１）ケーブル長、（２）ケーブルの構成、（３）送信機の出力レベルの不正確さ、（４）変圧器の種類、および（５）リンク毎に変動し得る他の環境的な条件、のうち１つ以上の関数である。従って、これらの作用を克服するためのエラー訂正または補償の技法は、性質上、適応的すなわち自己補正的でなければならない。なぜなら、これらの要因の多くが、受信データ・リンク毎に変動する可能性があるからである。

適応補償の概念は、通信プロトコルが、受信局において容易に識別可能な既知の間欠信号を含むという事実に基づいている。実際に受信される劣化した信号を、この既知の信号の理想的なバージョンと比較することができる。２つの信号間の差を判定し、２つの信号間の差を正確に補正する補償を信号に適用することができる。例えば、パルスの特定の立ち下がりエッジが予想される時を既知とすれば良い。更に、パルスの立ち下がりエッジが０．５ボルトを通過した場合、それから一定時間後、例えば４ナノ秒後に０ボルトに達することが知られている。例えば、０ボルトに達するのに４ナノ秒よりも長くかかる場合、この受信信号は、補正すべきＩＳＩ劣化を含む。

信号劣化の一因となる上述の作用に加えて、受信局で見出すことができる電子回路等の集積回路を製造する製造プロセスは、いくつかの非理想的な性質を含む。簡単に述べると、所与のプロセスによって製造される各ダイは、互いに完全に同一ではなく、理想的に制御することが不可能な製造プロセスの変動のために、相違がある。受信局回路におけるこのプロセスの非理想的性質によって、入来信号上にＤＣオフセットが重ねられることになる。その名が示すように、ＤＣオフセットは、結果として、入来信号上に受信局のフラットなオフセットを生じる。例えば、０ボルトであるように意図される入来信号が、何らかの他のボルトのＤＣレベルで認識される可能性がある。オフセットが著しいと、デジタル１をゼロとして、またはその逆として誤って解釈してしまう結果を生じ得る。

図１、２、および３は、上述の信号劣化作用の１つ以上を補正するために従来技術で採用されている様々な技法を示す。

例えば、図１は、従来技術の１つの典型的な適応等化方式を採用した受信機のフロントエンドを示す。図示のように、送信局から有線ネットワークを介して受信した入力信号を、入力端子１２で受信する。比較器１６は、（タイム・スロット内の）所与の時点の信号をデジタル１またはデジタル０のいずれとして解釈するかを判定するために、入力信号を所定のレベルまたは複数のレベルと比較する。例えば、特定の継続期間の０ボルトによって０を表し、１ボルトまたは−１ボルトのパルスによってデジタル１を表す通信システムでは、タイム・スロット内のシンボルをデジタル１またはデジタル０として解釈することを判定するために、比較器は信号を＋０．５ボルトおよび−０．５ボルトと比較すれば良い。位相ロック・ループ（ＰＬＬ）から成るものとすれば良いタイミング回復回路１８は、信号のタイミングを回復させて、受信局がそれ自体を信号のパルスのタイム・スロット・タイミングに同期させることを可能とする。タイミング回復回路１８は、検出した受信信号を更に別の回路（図示せず）に出力する。この回路は、何らかの意図する目的のためにデータを処理および／または使用する。例えば、受信局が電話通信ネットワーク上のファクシミリ機械である場合、タイミング回復回路の後段の回路は、受信したパルスを画像に変換し、この画像を１枚の紙に印刷する。

周波数依存劣化を補正するために入来データの整形を行う等化回路は、受信経路で比較器の前段に配置されている適応等化器１４ならびに、等化器の出力からエラー信号を抽出するアルゴリズムを実行するためのエラー発生回路２０および回路２２を含むフィードバック・ループを備える。通常、等化器ブロック１４は、調整可能な極およびゼロを有するフィルタを備える。極およびゼロを調整することによって、いかなる媒体に対しても等化器の転送応答を最適化し、従ってＩＳＩを低減させることができる。最適化は、平均最小二乗（ＬＭＳ）アルゴリズムとして一般的に既知のアルゴリズムを必要とする。このアルゴリズムによって、等化器の出力から、エラー信号が、エラー発生ブロック２０によって抽出され、平均最小二乗アルゴリズムを実行する回路２２に供給される。次いで、ＬＭＳ回路２２は、抽出したエラー信号に基づいて等化器の制御を行う。

最適化の手順のために、各々の適応的な極およびゼロ毎に傾斜信号が必要である。この要求は、回路の複雑さ、電力損失および面積を増大させる。従って、より簡略化されたアーキテクチャに対する要望がある。

図２および３は、信号劣化を補正するアーキテクチャの第２の一般的なタイプの２つの変形を示す。

これらのアーキテクチャでは、潜在的なケーブルの変動の全範囲に対応する可能な経路範囲に渡って、等化器の極およびゼロを事前に計算する。この設計の概念は、Ｎ個の可能な転送関数を有するプログラム可能な等化器を形成することである。フィードバック回路を用いて、入力端子１２で受信した信号の特徴に基づいて、適応的な方法で、Ｎ個の可能な転送関数のうち１つを選択する。動作において、等化器３２の出力からエラー信号を発生し、最小化ルーチンを用いて、このエラー信号を、Ｎ個のプログラムされた転送関数のうち１つの関数として最小化する。また、この回路内には、ベースラインふらつきを補償する技法も含まれる。

最初に図２を参照すると、受信信号を、適応等化器３２に入力する。比較器１６およびタイミング回復回路１８は、本質的に、図１に関して上述したものと同一である。ロー・パス・フィルタ３６が比較器１６の周囲のループに結合されており、等化器３２と比較器１６との間にハイ・パル・フィルタ３４が追加されている。加算回路４４は、ロー・パス・フィルタ３６およびハイ・パス・フィルタ３４の出力を加算した後に、それを比較器の入力に送出する。ハイ・パス・フィルタ３４は、送信パルス・シーケンスの低周波数成分を阻止する。これによって、前述のようなベースラインふらつきが生じる。ロー・パス・フィルタ３６は、等化された出力から低周波数成分を再生する。２つの成分を加算回路４４によって加算して、全信号を再生する。これは、量子化フィードバック技法として公知である。

等化に関しては、等化器３２の出力をフィードバックして、ピーク検出回路３８を介して等化器を制御する。ピーク検出器３８は、本質的に、フィードバック信号を基準信号と比較する比較器である。基準信号は予想ピーク・レベルである。例えば、ここで用いている例では、ピーク・レベルは１ボルトまたは−１ボルトである。ピーク検出回路３８は、等化器の出力のピーク値Ｌ∞ｎｏｒｍを計算し、この値を予想値と比較し、出力信号を生成して、差（すなわちエラー信号）が最小になるまで等価器を調整する。

第２のロー・パス・フィルタ４０（ＬＰＦＴ）を用いて、入力シーケンスのいくつかのパルスに渡ってエラー信号を平均化する。

図２のシステムの１つの欠点は、アナログのロー・パス・フィルタ４０を用いることである。すなわち、アナログ・ロー・パス・フィルタが実施する積分器は、漏出がある（非理想的）。更に、アクティブの積分器は、ＤＣオフセットを呈し、これが最適化アルゴリズムを劣化させる。ピーク検出の実施は、フラットな損失を分離できないので、最適とは言えない。ピーク検出回路３８の他の選択肢は、ピーク追跡、平均値追跡（Ｌ１ｎｏｒｍ）またはパワー推定（Ｌ２ｎｏｒｍ）である。しかしながら、これらの手法も、ＩＳＩとフラットな損失とを区別しない（これは、ベースラインふらつきが存在する場合は更に複雑化する）。従って、正確な伝送振幅および既知のチャネルフラットな損失がない場合には、最適な等化は達成不可能である。これらの要求が実現されることは、ほとんどない。

ハイ・パス・フィルタ３４およびロー・パス・フィルタ３６をそれぞれ配置するために、２つの潜在的な位置がある。第１の選択肢は、図１に示し、上述したものである。図３は、第２の選択肢を示す。図２の実施形態では、ハイ・パス・フィルタ３４を、等化器３２と比較器１６との間に配置し、ロー・パス・フィルタ３６を、比較器１６の周囲のフィードバック・ループに配置している。加算回路は、比較器の前段かつフィードバック・ループ内に位置付けられている。ロー・パス・フィルタ３６およびハイ・パス・フィルタ３４は、通常、同一の極周波数（すなわち同一の時定数）を有するように実施する。極周波数は、通常、受信局の変圧器（図示せず）の低周波数ポールと同一またはこれより高く選択する。しかしながら、ケーブル長に応じて、送信および受信変圧器の組み合わせの効果的な極周波数は、変動する可能性がある。結果として、典型的な量子化フィードバック技法が有効なのは、限られたケーブル長の変動に対してのみであり、実際、有効な範囲外のケーブル長では、全体的な性能が劣化する恐れがある。このため、典型的な非適応量子化フィードバックベースラインふらつき補正回路技法では、最適なベースラインふらつき補正を達成することができない。

図２のシステムの欠点は、可能な信号包絡線の範囲で、ベースラインふらつきの作用が増大することである。このため、等化器３２は、より広いダイナミック・レンジで動作する必要がある。これは常に達成可能なわけではないので、入来信号を減衰させて、そのダイナミック・レンジを、等化器３２が対処可能な範囲内に低減させなければならない。この結果、信号パワーが低下するにつれて信号対ノイズ比が増大し得るので、性能の劣化が生じる。

この技法の図３の実施形態は、この問題を解消する。本実施形態では、ハイ・パス・フィルタを等化回路３２の前段に配置し、ロー・パス・フィルタ３６のフィードバック・ループが等化器を含む。この実施形態の利点は、信号が等化器３２を通過する前に、ハイ・パス・フィルタ３４、ロー・パス・フィルタ３６および加算器４４の組み合わせによって、ベースラインふらつきの作用が補正されることである。このため、本実施形態では、信号のダイナミック・レンジは、等化器３２を通過する前に補正され、低減される。しかしながら、この実施形態の欠点は、ＤＣ再生（ベースラインふらつきの補正）の有効性が、未知であるチャネルフラットな損失の影響を受けやすいことである。また、図２または図３のいずれかの実施形態のベースラインふらつき補正方式のロー・パス・フィルタ・ループ部分における量子化フィードバックは、正のフィードバック・システムである。従って、システムが不安定になる可能性がある。

［発明の要旨］
本発明は、利得変動、符号間干渉、ベースラインふらつき、フラットな損失、およびＤＣオフセットを適応的に補償する回路を含む、データ通信システムのための受信局アーキテクチャおよび関連する方法である。

本発明によれば、入来信号は、一連の適応補償回路によって変更した後に、連続時間比較器によって検出される。連続時間比較器の出力を、入来信号のタイミングを捕捉するためのタイミング回復回路に供給する。タイミング回復回路の出力は、受信機フロンドエンドのデータ出力である。好適な実施形態では、受信信号は、少なくとも１つ、好ましくは少なくとも３つのクロック駆動比較器にも送出される。各比較器は、信号の特定の時点を検出するようにクロックを供給される。連続時間比較器および各クロック駆動比較器の出力は、適応ロジック・ブロックに送出される。このブロックは、選択した信号部分を取得し、検出したイベントに基づいて、いずれかの適応補正回路の伝達関数を変更するか否かを判定し、その結果に応じてそれらの回路を制御する。データ経路における適応補正回路は、等化器、自動利得制御回路、ベースラインふらつき補正のためのハイ・パス・フィルタおよびロー・パス・フィルタの組み合わせ、ならびにＤＣオフセット補正回路を含む。補正回路の各々は、適応ロジックによって、他のものとは別々に個別に制御する。

また、好適な実施形態では、各フィードバック経路は、適応ロジックと対応する適応補償回路との間に、アップ／ダウン・カウンタおよびその後段のデジタル−アナログ変換機から成るデジタル積分器を含む。これらの回路は、本質的に、オフセットを呈しない実質的に完全な積分器を構成するデジタル積分器を構成する。

図４に、ブロック図の形態で、本発明の受信局アーキテクチャのフロントエンドの一好適実施形態を示す。受信機フロントエンドのデータ経路は、ブロック５０、５２、５４、５６、５８および６０から成る。従来技術においてと同様、比較器５８は、入来するデータ信号の各タイム・スロットにおける値がデジタル１またはデジタル０のいずれを表すかを検出し、タイミング回復回路６０は、入来信号のタイミングを捕捉して、受信局を入来データ信号に同期させる。更に、タイミング回復回路は、データを、復号のための更に別の回路に出力して用いる。直接データ経路における残りのブロックであるブロック５０、５２、５４、および５６が、適応補正回路である。

ハイ・パス・フィルタ５０は、データ経路における第１の適応補償回路である。これは、ロー・パス・フィルタ６２と共に、量子化フィードバック技法で機能し、以下で更に詳細に説明するように、ベースラインふらつきを補正する。自動利得制御（ＡＧＣ）回路５２は、フラットな損失を補正する適応補正回路である。

加算回路５４は、（ハイ・パス・フィルタ５０およびＡＧＣ回路５２を通過した後の）データ信号を、ロー・パス・フィルタ６２を通過した後の比較器の出力に加算する。これら２つの信号の加算は、前述のように、ベースラインふらつき作用を補正する。また、加算回路は、オフセット補正回路６４の出力において加算を行う。オフセット補正回路６４は、製造プロセスの非理想的な性質の結果生じるＤＣオフセット、および、ベースラインふらつき補償のための量子化フィードバック回路の正のフィードバックの作用を補正する。これらは、補正しない場合には不安定さを招く恐れがある。加算回路５４の出力を、等化回路５６の入力に送出する。前述のように、等化回路は、データ信号の周波数依存位相変動および周波数依存振幅減衰すなわち符号化干渉（ＩＳＩ）を補正する。

図４に示す回路の残りは、様々な適応補償回路、すなわち、ＡＧＣ５２、オフセット補正回路６４、等化器５６、ならびにベースラインふらつき補正回路コンポーネント５０（ハイ・パス・フィルタ）および６２（ロー・パス・フィルタ）を制御するための５つの別個のフィードバック経路を含む。

このため、この方法および装置は、４つの信号劣化特性を補正するために、５つの別個の回路コンポーネントを含む。すなわち、ハイ・パス・フィルタ５０およびロー・パス・フィルタ６２は、共にベースラインふらつきを補償する。図４に見られるように、この補償は、等化回路５６の前段の加算回路５４によって実行され、データ信号に付加される。従って、等化回路のダイナミック・レンジは、ベースラインふらつき補償を先行して行わない場合のデータ信号に固有の、より広いダイナミック・レンジに対処するように、拡張する必要はない。

ＡＧＣ回路５２は、フラットな損失、すなわち全周波数に渡って平坦な振幅減衰を補正する。次に、等化器５６は、周波数依存の位相および振幅変動を補正する。最後に、オフセット補正回路６４は、製造プロセスの非理想的性質のために生じるＤＣオフセットを補正する。

これより、適応補償回路の各々を適応的に制御するためのフィードバック・ループおよび関連する回路について説明する。本出願の専門用語において、符号Ｕは、何らかの信号劣化が生じる前の、送信機から実際に送出された信号を示し、符号Ｘは、受信局の入力端子４８において受信される信号を表し、符号Ｗは、加算回路の出力（これは等化回路に対する入力でもある）を表し、符号Ｙは、等化回路の出力／比較器の入力を表し、完全に補正された受信データ信号であり、符号＿は、連続時間比較器の出力であり、これは、アナログ・ロー・パス・フィルタ６２に対するフィードバック信号であると共に、タイミング回復回路６０、およびこれを介して受信局回路の残り（図示せず）に送出されるデジタル・データ出力信号である。

好適な実施形態では、受信局フロントエンドは、連続時間比較器５８の他に、少なくとも１つのクロック駆動比較器６６を含む。好適な実施形態では、３つの別個のクロック駆動比較器が、データ・シンボルのタイム・スロット内の３つの異なる時点をサンプリングするようにクロックを供給される。クロック駆動比較器６６および連続時間比較器５８の出力は、適応ロジック・ブロック６８に送出される。

適応ロジック・ブロック６８は、様々な適応補償回路が適切な補償を与えているか否かを比較器の出力から判定するため、および様々なフィードバック・ループを介して適応補償回路を制御して最も理想的な信号劣化の補償を与えるための回路および／またはソフトウエアを備える。適応ロジック・ブロック６８およびフィードバック経路は、Ａｄａｐｔｉｎｇ Ｅｑｕａｌｉｚａｔｉｏｎ Ｇａｉｎ ａｎｄ Ｏｆｆｓｅｔ ｆｏｒ Ｄａｔａ Ｔｒａｎｓｍｉｓｓｉｏｎ（データ伝送のための適応等化利得およびオフセット）と題する米国特許出願番号第０８／９９４，８６２号に詳しく記載されている。この出願は、引用により本出願に含まれるものとする。更に、適切な時点に受信データ信号のサンプリングを行うためのクロック信号（複数の信号）のクロック発生器６９は、１９９８年２月１０日に出願された、Ａｓｙｎｃｈｒｏｎｏｕｓ Ｃｌｏｃｋ ｆｏｒ Ａｄａｐｔｉｖｅ Ｅｑｕａｌｉｚａｔｉｏｎ（適応等化のための非同期クロック）と題する米国特許出願第０９／０２１，３２９号に詳細に記載されている。この出願も、引用により本出願に含まれるものとする。適応ロジック、フィードバック・ループおよび様々な適応補償回路の回路および動作をより詳細に説明するために、これら２つの文書を参照すべきであろう。簡潔に言えば、５個のフィードバック・ループの各々は、適応ロジック６８と対応する適応補償回路５０、５２、５６、６２または６４との間に、デジタル積分器７０、７２、７４、７６、７８をそれぞれ備える。デジタル積分器のブロック図を図５に示す。各フィルタは、アップ／ダウン・カウンタ８０およびその後段のデジタル−アナログ変換機８２を含む。デジタル積分器の出力は、対応する適応補正回路を直接制御する信号である。

デジタル積分器７０、７２、７４、７６、７８のデジタル−アナログ変換機８２は、高性能の回路である必要はない。すなわち、それらの特定の役割において適切な性能を与えるため、言い換えるとＤＣバイアス電圧を調整するために、高速または高精度は必要ない。従って、好適な実施形態では、これらのデジタル−アナログ変換機は、電力消費およびダイ面積を最小に抑えるために、それほど高くない性能特性に形成する。これらのデジタル−アナログ変換機の一好適実施形態は、１９９８年３月１１日に出願された、Ｄｉｆｆｅｒｅｎｔｉａｌ Ｒｅｓｉｓｔｏｒ−Ｓｔｒｉｎｇ Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ（差動抵抗列デジタル−アナログ変換機）と題する米国特許出願番号第０９／０３８，４２３号に開示されている。この出願は、引用により本出願にも含まれるものとする。

本発明の好適な実施形態では、費用のかかる適応補償回路の調整を回避するために、カウンタ８０は、適応ロジックからの全パルスに応答してＤＡＣに対する出力値を変えることはない。カウンタは、関連するイベントのために発生したエラー信号の現カウントを維持する。このため、適応ロジック６８が、適切な極性（必要な調整の方向を示す）の調整パルスを発行した場合、カウンタは、ＤＡＣに対する出力を必ずしも変更しない。カウンタがその出力を増分または減分するのは、カウンタが維持する現カウントが特定の値に達した後のみである。

このため、例えば、カウンタ８０内の現カウントが現在はゼロの値であり、次の６個のイベントがそれぞれ、等化を（１）増加、（２）低下、（３）低下、（４）低下、（５）増加および（６）増加することを示す場合、現カウント値は、第１のイベント後は１であり、第２のイベント後はゼロであり、第３のイベント後はマイナス１であり、第４のイベント後はマイナス２であり、第５のイベント後はマイナス１であり、第６のイベント後はゼロである。このシステムで、例えば、カウンタの出力を減分する前に現カウント値がマイナス５に達することが必要であり、カウンタの出力を増分する前に現カウントがプラス５の値に達することが必要である場合、カウンタの出力は、これらの６個のイベントの間、変化していない。実質的に、エラー信号は、時間が経つと共に平均化されている。

フィードバック経路上に調整パルスが発生されると、デジタル積分器の対応するアップ／ダウン・カウンタ８０は、パルスの極性に応じて増分または減分する。例えば、オフセット補正回路６４が提供するオフセット補正が大きすぎると判定された場合、適応ロジック６８は、カウント・ダウン・パルスをデジタル積分器７４に送出する。一方、ＤＣオフセット補正が小さすぎる場合、適応ロジックは、カウント・アップ・パルスを積分器７４に送出する。次いで、対応するアップ／ダウン・カウンタが、これに応じて増分または減分を行う。アップ／ダウン・カウンタの出力は、デジタル−アナログ変換機（ＤＡＣ）８２を通過し、ＤＡＣの出力信号レベルは、オフセット補正回路６４に送出される。これに応答して、オフセット補正回路６４は、デジタル積分器７４のデジタル−アナログ変換機８２の出力が増加したか低下したかに応じて、そのオフセット補正を増大または低減させる。他の適応補償回路は全て、同様のデジタル積分器によって、同様に制御される。

クロック駆動比較器および連続時間比較器が別個であることの利点の１つは、適応ループからタイミング回復を分離することである。受信機は、通常、タイミング回復回路からクロックを抽出し、それを用いて比較器にクロックを供給する。しかしながら、クロックが正確に回復されない場合、比較器には正しいタイミングでクロックが供給されない。これは、このアーキテクチャが、補償信号を発生するために正しい決定を下していないことを意味する。従って、等化は正しく適応せず、このためタイミング回復に対する入力は信頼性が低い。このため、結局は、クロック・タイミングを正確に捕捉することができない行き詰まりの状況となる。

本発明の好適実施形態では、ベースラインふらつき補正を共に実行するハイ・パス・フィルタ５０およびロー・パス・フィルタ６２は、可変時定数（極）を有する単純なＲＣ回路である。図６および７は、それぞれ、ハイ・パス・フィルタおよびロー・パス・フィルタの好適実施形態を示す。図からわかるように、これらは単純なＲＣ回路であり、対応するデジタル積分器７８および７０のそれぞれの出力が制御する可変抵抗によって、時定数を調整可能である。

本質的に、本発明は、連続時間比較器およびクロック駆動比較器の組み合わせを用いて、入来する受信信号における様々なイベントを検出する。連続時間比較器は、入来データ・パターンにおいてある一定の遷移を検出する。クロック駆動比較器は、ビット・レートの倍数であると共に、連続時間比較器が検出する遷移からずれた間隔で、データ・パターンのサンプリングを行う。この間隔におけるこれらのクロック駆動比較器の出力を、適応ロジックに送出する。適応ロジックは、これらの出力を予想出力と比較して、等化器、ＡＧＣ補正回路、ＢＬＷ補正回路、およびＤＣオフセット補正回路を互いに独立して適応させるために必要なエラー信号を取得する。

クロック駆動比較器出力および連続時間比較器出力の組み合わせを用いることによって、フラットな損失とは無関係の、受信データ信号上の符号化干渉量に関する情報を取得することができるが、単純なピーク検出では、符号間干渉、フラットな損失、およびベースラインふらつき間の解読を行うことはできない。同様に、本発明によれば、クロック駆動比較器は、符号間干渉とは無関係の、フラットな損失を表す情報を提供する。この情報を用いて、ＡＧＣ回路を独立して制御し、フラットな損失を補正する。

適応アルゴリズムおよび適応アルゴリズムの実施において必要なエラー信号を発生するために連続比較器およびクロック駆動比較器により用いられる統計的手法については、前述の米国特許出願番号第０８／９９４，８６２号に記載されている。

ＢＬＷ補正回路５０および６２と組み合わせたＡＧＣ回路５２は、以前から公知の技法に対して、より効果的な復元を達成する。また、受信データ・シーケンスを予め等化するための方法も提供する。すなわち、適応アルゴリズムが安定化している場合、受信チャネル出力Ｙは、送信データ・シーケンスＵの再現であることが予想される。この仮定に基づくと、比較器に対する完全に補正された出力信号Ｙは、以下の式によって与えられる。

ここで、αはＡＧＣパラメータ、βはチャネルのフラットな損失、λはアナログ・ハイ・パス・フィルタ５０の適応パラメータ、δはアナログ・ロー・パス・フィルタ６２の適応パラメータである。

通常、Ｙ＝Ｕを保証するためには、条件α＝βかつλ＝δが必要であろう。しかしながら、フラットな損失が存在するが、アナログ・ハイ・パス・フィルタ信号経路にＡＧＣが配置されていないシステムでは、条件α＝βを満足させることはできない。この結果、様々なケーブル長および変圧器の設計に対して最適なベースラインふらつきの補正を行うことは、実現不可能である。なお、ＡＧＣパラメータαを調整することによって、α／βが１よりも大きい場合は進み回路を実現可能であり、α／βが１未満の場合は遅れ回路を実現可能であることを注記しておく。この特徴は、長いケーブル長で有利であることが指摘されている。とりわけ、本発明によって、データ信号を予め等化すること（すなわち主等化器５６の前の等化）が可能となり、従って、様々なケーブル長について、より最適な適応受信機とすることができる。すなわち、様々なケーブル長における必要に応じてαおよびλを調整することによって、低周波数位相等化を達成可能である。

更に、図４に開示したシステムでは、量子化フィードバック・ロー・パス・フィルタ・ループによる正のフィードバックがあるので、システム信号がドリフトする、および／またはシステムが不安定になる可能性がある。しかしながら、ＤＣオフセット補正回路経路を用いて、不安定さを防止すると共に、ＤＣオフセットの補正を行うことができる。

本発明の少なくとも１つの好適実施形態では、アナログ・ロー・パス・フィルタ６２は、高度に正確な性能を維持しつつ、固定の時定数を有する（すなわち適応的でない）場合がある。

要約すると、本発明によれば、実質的に全ての信号経路の処理回路が適応的である。更に、回路全体が主としてアナログ形式に保たれることを可能とすることにより、極めて高い性能が提供され、従って量子化の不正確さは取り除かれる。更に、適応フィードバック・ループはデジタルであり、その各々に含まれるデジタル積分器は漏出がなく、適応フィードバック・システム内に積分器オフセット・エラーを発生しない。アーキテクチャは、自動利得制御回路、等化器、ベースラインふらつき補正回路、およびオフセット補正回路を独立して適応させ、このため、ＩＳＩ（表皮効果）、フラットな損失、ベースラインふらつきおよびＤＣオフセットを適応的に補正する。また、本発明によるＤＣオフセット補正回路は、システム内の正のフィードバック・ループのために起こり得るシステムの不安定さを防止する。更にまた、このシステムは、ＡＧＣのαパラメータおよびハイ・パス・フィルタのλパラメータの調整によって、位相を（低周波数で）予め等化するための方法を具現化する。

このように、本発明のいくつかの特定の実施形態を説明してきたが、当業者には、様々な改変、変更、および改良が容易に想起されよう。この開示によって明らかとなる、かかる改変、変更、および改良は、本明細書中で明示的に述べられていなくとも、この説明の一部であると意図され、本発明の精神および範囲内にあるものと意図される。前述の説明は例示のみであり、限定ではない。本発明は、以下の請求の範囲およびそれの均等物に規定されるようによってのみ限定されるものとする。

従来技術による、等化フィードバック・ループを有する受信局のフロントエンドのブロック図である。 第１の実施形態による、従来技術のベースラインふらつきの補償を行う適応等化器を有する受信局のフロントエンドのブロック図である。 第２の実施形態による、従来技術のベースラインふらつきの補償を行う適応等化器を有する受信局のフロントエンドのブロック図である。 本発明による、信号劣化の補正を有する受信局のフロントエンドのブロック図である。 図４に示すデジタル積分器のブロック図である。 本発明の一好適実施形態による、図４のアナログ・ハイ・パス・フィルタの回路図である。 本発明の一好適実施形態による、図４のアナログ・ロー・パス・フィルタの回路図である。

Claims (10)

1. 媒体を介して送信されるデータを受信するための受信機であって、
   該媒体からデータ信号を受信するための入力端子４８と、
   該入力端子からのデータ信号のベースラインふらつきを補償するハイ・パス・フィルタ５０と、
   該ハイ・パス・フィルタからのデータ信号のフラットな損失を補償する自動利得制御回路５２と、
   該自動利得制御回路からのデータ信号と、ロー・パス・フィルタ６２及びオフセット補正回路６４からのデータ信号とを加算することにより、ＤＣオフセット及びベースラインふらつきを補償する加算回路５４であって、該ロー・パス・フィルタはベースラインふらつきを補償し、該オフセット補正回路はＤＣオフセットを補償し、
   該加算回路からのデータ信号の周波数依存性及び振幅変動を補償する等価回路５６と、
   該ハイ・パス・フィルタ、自動利得制御回路、ロー・パス・フィルタ、オフセット補正回路、及び等価回路の各々は、伝達関数を有し、
   該等価回路からの補償されたデータ信号を受信し、該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路、及び等価回路の各々に対して、それらにより提供される実際の補償と所望の補償との間の誤差の方向から必要な調整の方向を示す各調整パルスを発生するための適合回路６８と、
   該適合回路と該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路、及び等価回路の各々との間に結合され、それらの伝達関数を該各調整パルスに応じて制御するための、互いに独立した複数のフィードバック・ループと、を含み、
   該フィードバック・ループの各々は、デジタル積分器ＩＮＴを含み、該デジタル積分器は、アップ／ダウン・カウンタを備え、このアップ／ダウン・カウンタに後続してデジタル−アナログ変換器ＤＡＣが接続されており、そして、
   該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路、及び等価回路の各々の伝達関数は、該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路及び等価回路の各々の補償を提供するために各アップ／ダウン・カウンタの出力を増減する各フィードバック・ループを介する各調整パルスにより制御される、受信機。
   
2. 請求項１に記載の受信機において、
   該デジタル積分器の各々が該エラー信号の時間平均をとるよう機能し、
   該アップ／ダウン・カウンタが、各々該適合回路から受信された調整パルスの現カウント値を維持し、およびその出力を、該現在のカウント値が予め定められた値に達した後にのみ該デジタル−アナログ変換器へのその出力を変更するようになっている受信機。
   
3. 請求項１に記載の受信機において、
   該データ信号が、デジタル信号のアナログ表現であり、該受信機がさらに、
   該等価回路に接続された、該補償されたデータ信号のデジタル値を検出するための連続時間比較器５８、および、該等価回路に接続された、該補償されたデータ信号を受信するための少なくとも第１のクロック駆動比較器６６を備え、該クロック駆動比較器が、該適合回路に結合された出力を有し、該適合回路が、該クロック駆動された比較器の出力を利用して該エラー信号の各々を発生するようになっている受信機。
   
4. 請求項３に記載の受信機において、
   該連続時間比較器が該適合回路に結合された出力を有し、該適合回路が該連続時間比較器の出力を利用して該エラー信号を発生するようになっている受信機。
   
5. 請求項４に記載の受信機において、
   該少なくとも１つのクロック駆動比較器が、該補償されたデータ信号を異なる時点においてサンプルするようクロック駆動された第１、第２、および第３のクロック駆動比較器を含むものである受信機。
   
6. 媒体を介して受信されるデータ信号の信号劣化を補償する方法であって、
   入力端子４８により、該データ信号を、該媒体を介して受信するステップと、
   ハイ・パス・フィルタ５０により、該入力端子からのデータ信号のベースラインふらつきを補償するステップと、
   自動利得制御回路５２により、該ハイ・パス・フィルタからのデータ信号のフラットな損失を補償するステップと、
   加算回路５４において、ロー・パス・フィルタ６２及びオフセット補正回路６４からのデータ信号と該自動利得制御回路からのデータ信号とを加算することにより、該自動利得制御回路からのデータ信号のＤＣオフセットおよびベースラインふらつきを補償するステップであって、該ロー・パス・フィルタがベースラインふらつきを補償し、該オフセット補正回路がＤＣオフセットを補償する、ステップと、
   等価回路５６により、該加算回路からのデータ信号の周波数依存の位相および振幅変動を補償するステップと、
   該等価回路からのデータ信号を受信する適合回路６８により、該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路、等価回路の各々に対して、それらにより提供される実際の補償と所望の補償の間の誤差の方向を示すエラー信号を発生するステップと、
   該適合回路と該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路、等価回路の各々との間に結合され、互いに独立する複数のフィードバック・ループの各々において、該エラー信号をデジタル的に積分して、調整信号を発生するステップであって、該フィードバック・ループの各々は、デジタル積分器ＩＮＴを含み、該デジタル積分器は、アップ／ダウン・カウンタを備え、このアップ／ダウン・カウンタに後続してデジタル−アナログ変換器ＤＡＣとが接続されている、ステップと、
   該フィードバック・ループの各々を介して、該ハイ・パス・フィルタ、自動利得制御回路、オフセット補正回路、等価回路の各々により提供される補償を調整するための調整信号をフィードバックし、該所望の補償に合致させるようにするステップとを含み、
   該デジタル的に積分するステップが、エラー信号の現カウントを維持し、この現カウントが予め定められた値に達したときにのみ、該調整信号を変更させるようにする、方法。
   
7. 請求項６に記載の方法において、該デジタル的に積分するステップが、さらに
   該フィードバックするステップの前に、該調整信号をアナログ形式に変換するステップを含み、
   前記データ信号は、デジタル信号のアナログ表現であり、
   前記エラー信号を発生するステップは、
   連続時間比較器５８を用いて該補償データ信号のデジタル値を検出するステップと、
   クロック駆動比較器６６を用いて少なくとも１つの時点で該補償されたデータ信号の値を検出するステップと、
   該補償されたデータ信号の値を検出するステップにおいて検出された値を利用して、該エラー信号を発生するステップとを含む方法。
   
8. 請求項７に記載の方法において、該補償されたデータ信号の値を検出するステップが、クロック駆動比較器を用いて少なくとも３つの時間において該補償されたデータ信号の値を検出する処理を含む方法。
   
9. 前記ロー・パス・フィルタにより提供される実際の補償と対応する所望の補償との間の誤差の方向を示すロー・パス・フィルタ・エラー信号を発生するステップと、
   前記適合回路とロー・パス・フィルタ間に接続されたロー・パス・フィルタ・フィードバック・ループのロー・パス・フィルタ調整信号を生成するために、前記ロー・パス・フィルタ・エラー信号をデジタル的に積分するステップであって、前記ロー・パス・フィルタ・フィードバック・ループは、他の前記フィードバック・ループに対して独立であり、前記ロー・パス・フィルタ・フィードバック・ループは、ロー・パス・フィルタ・デジタル積分器ＩＮＴを含み、前記ロー・パス・フィルタ・デジタル積分器ＩＮＴは、アップ／ダウン・カウンタと、それに続くデジタル−アナログ変換器ＤＡＣとを含む、ステップと、
   前記ロー・パス・フィルタにより提供される補償を前記所望の補償と一致するように、前記ロー・パス・フィルタ・フィードバック・ループを通じて、前記ロー・パス・フィルタ調整信号をフィードバックするステップとを含み、
   前記デジタル的に積分するステップは、エラー信号の現カウントを維持し、前記現カウントが予め定められた値に達した後にのみ、前記ロー・パス・フィルタ調整信号を変更するステップを含むことを特徴とする、請求項６に記載の方法。
   
10. 前記適合回路が、前記ロー・パス・フィルタにより提供される実際の補償と対応する所望の補償との間の誤差の方向を示すロー・パス・フィルタ・エラー信号を発生し、
    前記受信機が、さらに、前記ロー・パス・フィルタの調整パルスに応答して、前記ロー・パス・フィルタの伝達関数を制御するための、前記適合回路とロー・パス・フィルタ間に接続された独立したロー・パス・フィルタ・フィードバック・ループを含み、
    前記ロー・パス・フィルタ・フィードバック・ループはデジタル積分器ＩＮＴを含み、
    前記デジタル積分器ＩＮＴは、アップ／ダウン・カウンタと、それに続くデジタル−アナログ変換器ＤＡＣとを含み、
    前記ロー・パス・フィルタの伝達関数は、前記ロー・パス・フィルタの補償を提供するために、前記対応するアップ／ダウン・カウンタの出力を増減する前記ロー・パス・フィルタ・フィードバック・ループを介する前記ロー・パス・フィルタ調整パルスにより制御されることを特徴とする請求項１に記載の受信機。

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