CN113472708A - 用于并行数字均衡器的眼图监测器 - Google Patents

用于并行数字均衡器的眼图监测器 Download PDF

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Abstract

本发明涉及用于并行数字均衡器的眼图监测器。说明性集成接收器电路实施例包括：模数转换器的集合，其响应于交错时钟信号对接收信号进行采样，以提供并行的经采样的接收信号的集合；均衡器，其将该并行的经采样的接收信号的集合转换为并行的经均衡的信号的集合；一个或多个量化器，其从该并行的经均衡的信号的集合中导出码元判决；数字定时电路，其基于该并行的经均衡的信号的集合来生成交错时钟信号；以及时钟偏斜调整电路，其提供所述交错时钟信号中的至少一个交错时钟信号相对于交错时钟信号中的至少一个其他交错时钟信号的可控偏斜。包括监测电路，用于提供码元判决的可靠性指示符；以及控制器，控制器确定可靠性指示符对可控偏斜的依赖性。

Description

用于并行数字均衡器的眼图监测器
背景技术
数字通信通过具有一个或多个指定通信信道(例如，载波波长或频带)的中间通信介质(例如，光纤线缆或绝缘铜线)在发送设备与接收设备之间发生。每个发送设备通常以固定的码元速率传送码元，同时每个接收设备检测可能损毁的码元序列并且试图重构所传送的数据。
“码元”是持续达固定时间段的信道的状态或有效条件，该固定时间段被称为“码元间隔”。码元可以是例如电压或电流电平、光学功率电平、相位值或者特定频率或波长。从一个信道状态到另一个信道状态的改变被称为码元转变。每个码元可以表示(即，编码)数据的一个或多个二进制位。可替代地，数据可以由码元转变或由两个或更多个码元的序列来表示。最简单的数字通信链路每个码元只使用一个位；二进制“0”由一个码元(例如，第一范围内的电压或电流信号)来表示，而二进制“1”由另一码元(例如，第二范围内的电压或电流信号)来表示。
信道非理想性产生可以造成每个码元扰乱其邻近码元的分散，造成码元间干扰(ISI)。随着码元速率增大，ISI可能使得接收设备难以确定在每个间隔(尤其是在这种ISI与加性噪声组合时)发送哪些码元。公开的文献公开了许多均衡和解调技术，即使在存在ISI的情况下也能从变差的接收信号中恢复数字数据。
用于评估信道和均衡技术的一种技术是“眼图”，即信号在给定码元间隔内可能遵循的所有可能路径的表示，通常经由许多码元间隔的叠加来获得。通常，最佳采样时刻是在码元间隔的中点附近，其中希望在表示不同码元值的信号路径之间能够找到开口。如果存在此类开口，则可以通过比较器检测到所传送的码元，该比较器将经采样的值与开口的中心处的判决阈值进行比较。此类判决的可靠性取决于与决定阈值与开口的边缘之间的距离相关的噪声量。
通常，所接收的信号的眼图具有很少或没有开口，在这种情况下，可以采用均衡器来创建或增加与平均噪声水平相关的开口尺寸。为了评估此类情况中的接收器性能，通常期望监测经均衡的信号(即在码元判决元件的输入处存在的信号)的眼图。此类监测对于在数十千兆赫范围内操作的数字通信接收器而言，可能是具有挑战性的，在这种情况下，集成电路实现方式接近硅基器件设计的物理极限。
发明内容
因此，本文公开了一种眼图监测器，该眼图监测器在不显著地增加硬件要求或复杂性的情况下，利用并行数字均衡器的结构来实现监测。一种说明性集成接收器电路实施例包括：模数转换器的集合，数模转换器的集合响应于交错时钟信号对接收信号进行采样，以提供并行的经采样的接收信号的集合；均衡器，该均衡器将该并行的经采样的接收信号的集合转换为并行的经均衡的信号的集合；一个或多个量化器，该一个或多个量化器从该并行的经均衡的信号的集合中导出码元判决；数字定时电路，该数字定时电路基于该并行的经均衡的信号的集合来生成交错时钟信号；以及时钟偏斜调整电路，该时钟偏斜调整电路提供所述交错时钟信号中的至少一个交错时钟信号相对于交错时钟信号中的至少一个其他交错时钟信号的可控偏斜。包括监测电路，用于提供码元判决的可靠性指示符；以及控制器，控制器确定可靠性指示符对可控偏斜的依赖性。
一种制造集成接收器电路的说明性方法，包括对集成电路衬底进行图案化以提供前述组件。
一种说明性眼图监测方法包括：(a)响应于交错时钟信号而操作数模转换器的集合，以提供并行的经采样的接收信号的集合；(b)对并行的经采样的接收信号的集合进行滤波，以获得并行的经均衡的信号的集合；(c)对并行的经均衡的信号的集合进行量化，以导出码元判决；(d)基于并行的经均衡的信号的集合来生成交错时钟信号；(e)控制交错时钟信号中的至少一个交错时钟信号相对于交错时钟信号中的至少一个其他交错时钟信号的偏斜；(f)监测码元判决的可靠性指示符；以及(g)确定可靠性指示符对偏斜的依赖性。
前述实施例中的每一者可以单独或组合地实现，并且可以以任何合适的组合来用以下特征中的任何一者或多者来实现：1.可靠性指示符是信号裕度测量。2.可靠性指示符是比特差错率。3.时钟偏斜调整电路提供交错时钟信号中的每一个交错时钟信号相对于交错时钟信号中的至少一个其他交错时钟信号的可控偏斜。4.控制器设置交错时钟信号中的每一个交错时钟信号的可控偏斜以优化可靠性指示符。5.控制器系统地设置可控偏斜以跨判决眼图的整个宽度映射可靠性指示符。6.作为生成交错时钟信号的一部分，数字定时电路通过迭代校正所估计的定时误差，将交错时钟信号中的转变与接收信号中的最佳采样时刻对齐，定时误差是通过将并行的经均衡的信号的集合与码元判决相结合来估计的。7.作为迭代校正的一部分，数字定时电路排除由可控偏斜支配的那些所估计的定时误差。8.时钟偏斜调整电路控制用于交错时钟信号中的至少一个交错时钟信号的可编程延迟线。9.时钟偏斜调整电路控制相位插值器的至少一个相位偏移，该至少一个相位偏移控制交错时钟信号中的至少一个交错时钟信号的相位。
附图说明
图1是说明性有源以太网线缆(“AEC”)的立体图。
图2是说明性AEC的框图。
图3是说明性数字通信接收器的框图。
图4是说明性判决反馈均衡器(“DFE”)的框图。
图5是说明性交错时钟信号的图形。
图6是说明性并行DFE的框图。
图7是说明性眼图。
图8是具有偏斜调整的说明性时钟信号的图形。
图9是说明性时钟偏斜调整电路的框图。
图10是说明性眼图监测方法的流程图。
具体实施方式
尽管在附图和以下描述中给出了特定实施例，但是请记住它们不限制本公开。相反，它们为普通技术人员提供用于辨别包含在所附权利要求书的范围内的替代形式、等效物和修改的基础。
图1是说明性有源以太网线缆("AEC")的立体图，该以太网线缆(“AEC”)可用于在路由网络(诸如用于数据中心、服务器场以及互连交换的那种)中的设备之间提供高带宽通信链路。路由网络可以是例如互联网、广域网、局域网或存储区域网络的部分或者可包括例如互联网、广域网、局域网或存储区域网络。所链接的设备可以是计算机、交换机、路由器等等。线缆包括经由电绳中的电导体106连接的第一连接器100和第二连接器101。电导体106可以(诸如利用双轴导体)以成对的形式布置。(双轴导体可以比作同轴导体，但其具有两个内导体而不是一个内导体。)内导体可以用差分信号来驱动，并且它们共享的屏蔽件可操作以减少与线缆中其他双轴导体的串扰。取决于性能标准，可以采用其他成对的导体或单端的导体实现方式。
根据以太网标准，每个导体对可提供对差分信号的单向传输。为了甚至在扩展的线缆长度(例如大于3米、6米或9米)上实现稳健的性能，每个连接器102、104可以包括在每个方向上执行时钟和数据恢复(“CDR”)以及数据流的重新调制的供电收发器。此类供电收发器也被称为数据恢复和重新调制(“DRR”)设备。值得注意的是，收发器不仅会在输出数据流离开线缆时对输出数据流执行CDR和重新调制，还会在输入数据流进入线缆时对输入数据流进行CDR和重新调制。
连接器100、101可以是兼容可插拔模块标准(例如，SFP、SFP-DD、QSFP、QSFP-DD、OSFP)中任一者的可插拔模块。在至少一个构想的实施例中，线缆连接器100、101是四方小形状因子可插拔(“QSFP”)收发器模块，并且更具体地是与主机交换CAUI-4数据流的QSFP28收发器模块。在其他构想的实施例中，线缆连接器是与主机交换100GBASE-KR2数据流的双小形状因子可插拔(“DSFP”)或小形状因子可插拔的双密度(“SFP-DD”)收发器模块。在又一其他构想的实施例中，线缆连接器是不同的，诸如QSFP28至SFP-DD线缆、QSFP28至DSFP线缆或者SFP-DD至DSFP线缆。
图2是说明性AEC的框图。连接器100包括插头200，插头200适于适配第一主机设备中的标准兼容的以太网端口，以接收承载来自主机设备的数据流的输入电信号并且提供承载去往主机设备的数据流的输出电信号。类似地，连接器101包括适配第二主机设备的以太网端口的插头201。连接器100包括第一DRR设备202，第一DRR设备101用于对在连接器100处进入和离开线缆的数据流执行CDR和重新调制，并且连接器204包括第二DRR设备101，第二DRR设备304用于对在连接器301处进入和离开线缆的数据流执行CDR和重新调制。DRR设备202、204可以是安装在印刷电路板上并经由电路板迹线连接到边缘连接器触点的集成电路。电导体106以及屏蔽件可被焊接到印刷电路板上的、电连接到DRR设备的对应焊盘。
在至少一些构想的实施例中，印刷电路板还各自支持微控制器单元(“MCU”)206。每个DRR设备202、204经由第一双线总线耦合至配置该DRR设备的操作的相应的MCU设备206。在通电时，MCU设备206将均衡参数和/或其他操作参数从闪存207加载至DRR设备的配置寄存器208中。主机设备可以经由第二双线总线访问MCU设备206，该第二双线总线根据I2C总线协议和/或更快速的MDIO协议来进行操作。利用对MCU设备206的此种访问，主机设备可以调节线缆的操作参数并监测线缆的性能。
每个DRR设备202、204包括用于与主机设备进行通信的发射器(TX)和接收器(RX)集合220以及用于经由沿线缆长度的导体对进行发送和接收的发射器和接收器集合222。面向线缆的收发器222优选在每个通道上沿每个方向在26.5625GBd下使用差分NRZ进行发送和接收，或者在一半的通道上沿每个方向在26.5625GBd下使用差分PAM4进行发送和接收。为了提供所期望的范围，使用较大截面的铜线进行差分PAM4信令可能是必要的。
所图示出的面向主机的收发器220支持用于与主机设备进行双向通信的八个通道LN0-LN7，每个双向通道由利用26.5625GBd下的差分PAM4信令的两个单向连接来形成，诸如可以利用400GBASE-KR8来实现。在其他构想的实施例中，面向主机的收发器220支持使用根据CAUI-4规范的差分NRZ信令的四个通道。DRR设备包括用于在发射器和接收器集合220、222之间提供先进先出(FIFO)缓冲的存储器224。嵌入式控制器228通过例如设置初始均衡化参数并确保在使发射器和接收器能够进入数据传输阶段之前跨所有通道和链路完成训练阶段来协调发射器和接收器的操作。嵌入式控制器228采用寄存器集合208来接收命令和参数值并提供潜在地包括状态信息和性能数据的响应。
在至少一些构想的实施例中，面向主机的发射器和接收器集合220采用独立于线缆(即，它们不是在逐个线缆的基础上定制的)的固定均衡化参数。面向中心的发射器和接收器集合222优选采用在逐个线缆的基础上定制的依赖于线缆的均衡化参数。依赖于线缆的均衡化参数可以是适应性的或固定的，并且可以在线缆的制造商测试期间确定这些参数的初始值。均衡化参数可包括发射器中的预均衡器滤波器的滤波器系数值、以及接收器的增益和滤波器系数值。
在描述可能优选用于DRR设备202、204的高速率数字通信接收器中的每一者的并行数字均衡器设计之前，描述诸如图3和4中所示的非并行接收器设计可能是有帮助的。
如图3所示，说明性数字接收器包括模数转换器(“ADC”)304，模数转换器(“ADC”)304在与采样时钟信号305中的转变相对应的采样时间对模拟接收信号302进行采样，从而将数字接收信号提供到解调器306。解调器306使用例如匹配的滤波器、判决反馈均衡器、或任何其他合适的解调技术来应用均衡化和码元检测。所得的经解调的码元流308可根据相关协议进行处理，以从数据流中提取相关信息，例如，包括对齐、解交织、纠错和解扰操作。
说明性接收器包括用于生成合适的采样时钟信号305的数字定时电路。在图3中，数字定时电路包括定时误差估计器310，该定时误差估计器310将码元判决与经采样的信号(或更优选地，与经均衡的信号)进行组合以生成定时误差估计。合适的定时误差估计公式可以例如在Mueller-Müller的“数字同步数据接收器的定时恢复(Timing Recovery inDigital Synchronous Data Receivers)”，IEEE通信期刊，1976年5月，第24卷第5号中找到。定时环路滤波器312对估计的定时误差信号进行滤波以获得用于相位插值器320的定时控制信号。在图3的实施例中，定时环路滤波器312是具有求和器314的二阶比例积分(PI)滤波器，二阶比例积分(PI)滤波器沿着第一路径接收定时误差信号的比例(即通过常数系数kP缩放)分量，并且沿着第二路径接收定时误差信号的积分(即，通过常数系数k1缩放并由积分器316积分)分量。将接收到的分量相加并提供给第二积分器318，第二积分器318对总和进行积分以将定时控制信号提供给相位插值器320。
相位插值器320还接收来自锁相环(PLL)322的时钟信号。定时控制信号通过以使定时误差的预期值最小化的方式调整时钟信号的相位来使相位插值器320产生采样信号。换言之，定时控制信号补偿时钟信号相对于模拟数据信号302的频率偏移和相位误差两者，由此将采样时钟305与模拟接收信号中的数据码元相位对齐。
由PLL 322产生的时钟信号是来自参考振荡器324的参考时钟信号的倍频形式。压控振荡器(“VCO”)326将时钟信号供应给相位插值器320和计数器328两者，计数器328将时钟信号的频率除以常数或可变模数N。计数器将分频时钟信号供应给相位频率检测器(“PFD”)330。PFD 330可以使用电荷泵(“CP”)作为确定哪个输入(即，分频时钟信号或参考时钟信号)具有比另一者更早或更频繁的转变的部分。低通滤波器332对PFD 330的输出进行滤波以向VCO 326提供控制电压。选择滤波器系数，使得分频后的时钟与参考振荡器相位对齐。
应注意，对于至少一些预期的用途，接收器使用的参考时钟通常会相对于发射器使用的参考时钟漂移，并且可能相差数百ppm。在图3的实施例中，PLL的时钟信号输出与模拟数据信号之间的所得频率偏移将需要通过在相位插值器320中进行连续的相位旋转来校正。其他数字定时电路实现方式在公开文献中可获得，其他数字定时电路实现方式也将适合用于所公开的实施例中。
图4示出了解调器306的一个说明性实施例。在采样之前，模拟信道信号302通过连续时间线性均衡器(“CTLE”)400进行滤波，以衰减带外噪声，并任选地提供一些频谱整形以改善对接收信号的高频分量的响应。提供ADC 304以对接收信号进行数字化，并且数字滤波器(也称为前馈均衡器或“FFE”)402执行进一步的均衡，以进一步对系统的整体信道响应进行整形，并最小化前导ISI对当前码元的影响。作为整体信道响应的整形的部分，FFE402也可以被设计为缩短经滤波的信号的信道响应，同时最小化任何伴随的噪声增强。
加法器405从FFE 402的输出中减去可选的反馈信号，以最小化跟踪ISI对当前码元的影响，从而产生耦合到判决元件(“限幅器(slicer)”)406的经均衡信号。判决元件包括一个或多个比较器，该一个或多个比较器将经均衡信号与相对应的判决阈值进行比较，以确定对于每一个码元区间，信号的值最紧密地对应于哪个星座码元。在此，经均衡信号也可以在本文中被称为“经组合的信号”。
判决元件406相应地产生码元判决序列(表示为Ak，其中k是时间索引)。在某些构想的实施例中，信号星座图是表示-1和+1的双极(不归零)星座图，需要使用判决阈值为零的仅一个比较器。在某些其他构想的实施例中，信号星座图是PAM4(-3、-1、+1、+3)，需要三个比较器，该三个比较器采用各自的判决阈值-2、0和+2。(出于一般性，省略用于表达码元和阈值的单位，但是为了解释的目的可以假定为伏特。实际上，将采用比例因子)。比较器输出可被集体地视为输出码元判决的温度计编码数字表示，例如，其中000表示-3，100表示-1，110表示+1，并且111表示+3。替代地，比较器输出可以转换为二进制或格雷编码表示。
反馈滤波器(“FBF”)407使用存储近期输出码元判决(Ak-1、Ak-1、……、Ak-N，其中N是滤波器系数fi的数量)的一系列延迟元件(例如，锁存器、触发器或寄存器)来导出反馈信号。将每一个存储的码元与对应的滤波器系数fi相乘，并将这些乘积组合以获得反馈信号。
另外，我们在此注意到接收器还包括滤波器系数适配单元，但是此类考虑在文献中被处理并且为本领域技术人员所熟知。然而，我们在此注意到，至少一些构想的实施例包括判决元件406中的一个或多个附加比较器，以被用于将经组合的信号与码元值中的一者或多者进行比较，由此提供可以用于定时恢复和/或系数适配的误差信号。
随着码元速率增加到千兆赫范围，对于ADC 304和解调器306组件而言，在每个码元间隔内完全执行它们所需的操作变得越来越困难，此时，将它们的操作并行化变得有利。并行化总体上涉及多个组件的使用，这些组件通过轮流而分担工作负荷，并且从而为各个组件中的每个组件提供更多的时间来完成其操作。此类并行组件由交错时钟信号的集合驱动，诸如图5所示的那些信号。四倍并行化采用四个时钟信号的集合，每个时钟信号具有码元速率的四分之一的频率，使得在交错时钟信号的集合中，每个码元间隔包含仅一个向上转变。虽然在此出于讨论的目的使用了四倍并行化，但实际的并行化程度可以更高，例如，8倍、16倍、32倍或64倍。此外，并行化的程度并不限于2的幂。
图6示出了具有并行均衡器实现方式(包括用于DFE的任选的反馈滤波器)的说明性接收器。与图4的实现方式一样，CTLE 400对信道信号进行滤波以提供接收信号，该接收信号被并行地提供到模数转换器(ADC0-ADC3)阵列。ADC元件中的每一个ADC元件被提供有来自图5的交错时钟信号中的相应的一个交错时钟信号。时钟信号具有不同的相位，使ADC元件轮流对接收信号进行采样和数字化，使得在任何给定的时间，ADC元件输出中的仅一者正在转变。
FFE(FFE0到FFE3)阵列，每一个FFE形成ADC元件输出的加权和。加权和采用相对于彼此循环移位的滤波器系数。FFE0对来自ADC3(在CLK0之前操作的元件)、ADC0(响应于CLK0的元件)、和ADC1(在CLK0之后操作的元件)的保持信号进行操作，使得在CLK2的断言期间，由FFE0产生的加权和与FFE 402(图4)的输出相对应。FFE1对来自ADC0(在CLK1之前操作的元件)、ADC1(响应于CLK1的元件)、和ADC2(在CLK1之后操作的元件)的保持信号进行操作，使得在CLK3的断言期间，加权和与FFE 402的加权和相对应。并且阵列中剩余FFE的操作与相关相移遵循相同的模式。实际上，滤波器抽头的数量可以更小，或者阵列中的元件的数量可以更大，以便提供更长的有效输出窗口。
与图4的接收器一样，加法器可以将每一个FFE的输出与反馈信号组合，以向相应的判决元件提供经均衡的信号。图6示出了判决元件(限幅器0到限幅器3)的阵列，每个判决元件对从相应的FFE输出导出的经均衡的信号进行操作。与图4的判决元件一样，所图示出的判决元件采用比较器来确定经均衡的信号最可能表示的码元。在对应的FFE输出有效时做出判决(例如，限幅器0在CLK2被断言时操作，限幅器1在CLK3被断言时操作，等等)。优选地，在输出总线上并行地提供判决，以使得能够将更低的时钟速率用于后续操作。
反馈滤波器(FBF0到FBF3)的阵列对前面的码元判决进行操作，以提供用于加法器的反馈信号。与FFE一样，FBF的输入是循环移位的，并且仅当输入对应于FBF 407(图4)的内容时才提供有效输出，与相应的FFE的时间窗口一致。实际上，反馈滤波器抽头的数量可以比示出的更小，或者阵列元件的数量可以更大，以便提供更长的有效输出窗口。
与图4的判决元件一样，图6中的判决元件可以各自采用附加比较器以提供定时恢复信息、系数训练信息和/或预计算以展开反馈滤波器的一个或多个抽头。在图6的实施例中，数字定时电路也是并行的，定时误差估计器610并行地接受码元判决和经均衡的信号，以确定将由估计器310(图3)产生的定时误差估计。定时环路滤波器612生成将由滤波器312产生的定时控制信号，并且相位插值器620与相位插值器320类似地操作以将PLL时钟信号转换为具有均匀间隔的相位以及码元对齐的转变的交错时钟信号的集合。提供了延迟线(DL0-DL3)的集合，以用于根据需要相对于彼此微调各个时钟相位，以例如补偿各个ADC元件的不同传播延迟。
延迟线可由时钟偏斜调整电路644基于来自控制器642的参数进行单独调整。控制器642可基于来自监测电路的可靠性指示符来优化时钟偏斜调整设置。在图6中，监测电路是计算经均衡的信号与判决阈值之间的最小差值(或等效地，计算经均衡的信号与标称码元值之间的最大误差)的裕度计算器640。如图7所示，裕度取决于采样时刻。如果采样发生在最佳采样时间TO，则经均衡的信号裕度702最大化。(裕度702被示出为矩形，以考虑定时抖动。)如果时钟偏斜Δ延迟了采样时刻，则经均衡的信号裕度704减小(或者等效地增加经均衡的信号误差)。
为了实现监测裕度的变化，裕度计算器640可以分开地重新确定一系列时间窗口中的每一者的最小差值，任选地确定加权平均值以平滑裕度测量。并且为了进一步实现对交错时钟中的每一者的时钟偏斜优化，裕度计算器可以分开地跟踪每个时间窗口内的每个ADC元件的最小差值。
图8中图示出了用于测量和控制交错时钟之间的偏斜的时钟偏斜调整电路644的一种合适的技术。图8示出CLK1相对于CLK0从其正常相位延迟偏斜Δ，并且进一步示出从两个时钟导出的具有异或(或者替代地，具有逻辑或)函数的经组合的信号。经组合的信号的占空比是偏斜Δ的线性函数。
图9是使用该偏斜测量技术的时钟偏斜调整电路644的说明性实施例。异或门导出经组合的时钟信号，并且低通滤波器(“LPF”)测量经组合的时钟信号的占空比。比较器将占空比与由控制器提供的参考电压(“V参考”)进行比较，产生误差信号。环路滤波器将误差信号转换为用于延时线DL1的控制信号以根据需要调整偏斜，从而将误差信号驱动到零。
时钟调整电路644包括用于控制每对相邻的交错时钟信号之间的相对偏斜的附加的偏斜测量和控制环路。时钟偏斜调整电路的替代实施例控制相位插值器以调整交错时钟信号的相对相位。
在正常操作期间，数字定时环路将采样时钟信号与模拟接收信号的最佳采样时刻对齐。任选地，控制器642可以通过确定信号裕度(或另一信号质量指示符)对相对偏斜的依赖性来微调交错时钟信号的相对偏斜。在一个实现方式中，控制器可以执行具有给定符号的小偏斜调整，并且如果信号质量降低，则控制器可以反转符号以供后续的偏斜调整。
然而，其他采样时刻的信号质量对于诊断性能问题、评估信道和表征抖动公差而言是有价值的。眼图监测涉及在信道码元间隔内的采样相位范围内测量信号质量。理想地，这个范围跨越眼图中的眼开口的宽度，但较小的范围通常能够足以将信道性能表征为抖动的函数。相反地，可以为给定的信道性能确定抖动公差，无论以信噪比、信号裕度、或比特差错率来指定。
由于在给定的码元间隔内快速操作高速率接收器的ADC元件以获得多个样本是不切实际的，并且提供附加的ADC元件是不期望地昂贵，因此在此提出故意地改变交错时钟信号中至少一者的相对偏斜，以在每第n个信道码元间隔内以不同的相位进行采样，其中n是ADC元件的数量。为了防止利用偏斜的时钟信号所采集的样本破坏数字定时环路的性能，定时误差估计器610可以被配置成用于排除或抑制从这些样本中导出的定时误差估计。只要在每个周期中有足够多的定时误差估计，时钟信号中的多于一个时钟信号可以被偏斜，以实现对开眼开口的更快测量。
注意，利用偏斜的时钟信号采集的样本将使在这些样本上操作的FFE元件的性能降级，但这种降级预期是“优雅的降级”，即逐渐的、受控制的降级。然而，对于判决反馈均衡器而言，潜在的问题是经由FBF元件的误差传播，这使得降级可能是突发的和不可预测的。这个问题可以通过最小化与码元判决相关联的FBF抽头的幅度来避免，码元判决强烈依赖于偏斜的时钟样本。在一些实现方式中，可以完全禁用FBF元件。
图10示出了可由图6的接收器实现的说明性眼图监测方法。最初，在框1002中，接收器正常操作以对接收信号进行数字化和解调，其中数字定时环路操作用于使交错时钟信号与接收信号中码元间隔的最佳采样时刻同步。在数字定时环路已锁定到最佳定时之后，控制器在框1004中选择交错时钟信号中的哪一个时钟信号或哪些时钟信号将被偏斜以映射眼开口并且通过暗示，交错时钟信号中的哪一个时钟信号将保持在最佳采样相位并继续被采用以维持定时锁定。在至少一些实施例中，控制器迭代通过交错时钟信号中的每一者，依次对时钟信号中的每一者执行眼图监测和相位优化。
在框1006中，控制器配置定时误差估计器以排除或抑制依赖于使用偏斜的时钟信号采集的样本的估计，仅使用未偏斜的时钟信号维持定时锁定。
在框1008中，控制器系统地改变所选择的时钟信号的偏斜，以确定作为偏斜量的函数的信号裕度和/或码元判决可靠性的其他指示符。在一些实施例中，偏斜范围跨越整个眼开口。在其他构想的实施例中，偏斜范围被限制为将信号裕度(或信噪比或另一可靠性指示符)降低到预定值以下所需的任何程度。
在框1010中，控制器分析可靠性指示符对偏斜的依赖性以确定所选择的(多个)时钟信号的最佳偏斜值。在框1012中，控制器确定时钟信号中的每一个时钟信号是否已经被选择并且被优化，并且如果没有，则该方法重复框1004-1012。一旦时钟信号偏斜中的每个时钟信号偏斜都已被优化，则该方法完成。
一旦完全了解以上公开内容，则众多替代形式、等效物和修改方案对于本领域技术人员将变得显而易见。旨在将权利要求书解释为涵盖包含在所附权利要求书的范围内的所有这些替代形式、等效物和修改方案。

Claims (20)

1.一种集成接收器电路，包括：
模数转换器的集合，所述数模转换器的集合响应于交错时钟信号而对接收信号进行采样，以提供并行的经采样的接收信号的集合；
均衡器，所述均衡器将所述并行的经采样的接收信号的集合转换为并行的经均衡的信号的集合；
一个或多个量化器，所述一个或多个量化器从所述并行的经均衡的信号的集合中导出码元判决；
数字定时电路，所述数字定时电路基于所述并行的经均衡的信号的集合来生成所述交错时钟信号；
时钟偏斜调整电路，所述时钟偏斜调整电路提供所述交错时钟信号中的至少一个交错时钟信号相对于所述交错时钟信号中的至少一个其他交错时钟信号的可控偏斜；
监测电路，所述监测电路提供所述码元判决的可靠性指示符；以及
控制器，所述控制器确定所述可靠性指示符对所述可控偏斜的依赖性。
2.如权利要求1所述的集成接收器电路，其特征在于，所述可靠性指示符是信号裕度测量。
3.如权利要求1所述的集成接收器电路，其特征在于，所述可靠性指示符是比特差错率。
4.如权利要求1所述的集成接收器电路，其特征在于，所述控制器设置所述可控偏斜以优化所述可靠性指示符。
5.如权利要求4所述的集成接收器电路，其特征在于，所述时钟偏斜调整电路提供所述交错时钟信号中的每一个交错时钟信号相对于所述交错时钟信号中的至少一个其他交错时钟信号的可控偏斜，并且其中所述控制器设置所述交错时钟信号中的每一个交错时钟信号的所述可控偏斜以优化所述可靠性指示符。
6.如权利要求1所述的集成接收器电路，其特征在于，所述控制器系统地设置所述可控偏斜以跨判决眼图的整个宽度映射所述可靠性指示符。
7.如权利要求1所述的集成接收器电路，其特征在于，作为生成所述交错时钟信号的一部分，所述数字定时电路通过迭代校正所估计的定时误差，将所述交错时钟信号中的转变与所述接收信号中的最佳采样时刻对齐，所述定时误差是通过将所述并行的经均衡的信号的集合与所述码元判决相结合来估计的。
8.如权利要求7所述的集成接收器电路，其特征在于，作为所述迭代校正的一部分，所述数字定时电路排除由所述可控偏斜支配的那些所估计的定时误差。
9.如权利要求1所述的集成接收器电路，其特征在于，所述时钟偏斜调整电路控制用于所述交错时钟信号中的所述至少一个交错时钟信号的可编程延迟线。
10.如权利要求1所述的集成接收器电路，其特征在于，所述时钟偏斜调整电路控制相位插值器的至少一个相位偏移，所述至少一个相位偏移控制所述交错时钟信号中的所述至少一个交错时钟信号的相位。
11.一种制造集成接收器电路的方法，所述方法包括对集成电路衬底进行图案化，以提供以下各项：
模数转换器的集合，所述数模转换器的集合响应于交错时钟信号而对接收信号进行采样，以提供并行的经采样的接收信号的集合；
均衡器，所述均衡器将所述并行的经采样的接收信号的集合转换为并行的经均衡的信号的集合；
一个或多个量化器，所述一个或多个量化器从所述并行的经均衡的信号的集合中导出码元判决；
数字定时电路，所述数字定时电路基于所述并行的经均衡的信号的集合来生成所述交错时钟信号；
时钟偏斜调整电路，所述时钟偏斜调整电路提供所述交错时钟信号中的至少一个交错时钟信号相对于所述交错时钟信号中的至少一个其他交错时钟信号的可控偏斜；
监测电路，所述监测电路提供所述码元判决的可靠性指示符；以及
控制器，所述控制器确定所述可靠性指示符对所述可控偏斜的依赖性。
12.如权利要求11所述的方法，进一步包括：配置所述控制器以设置所述可控偏斜以优化所述可靠性指示符。
13.如权利要求12所述的方法，其特征在于，所述时钟偏斜调整电路被配置用于提供所述交错时钟信号中的每一个交错时钟信号相对于所述交错时钟信号中的至少一个其他交错时钟信号的可控偏斜，并且其中所述控制器被配置用于设置所述交错时钟信号中的每一个交错时钟信号的所述可控偏斜以优化所述可靠性指示符。
14.一种方法，所述方法包括：
响应于交错时钟信号而操作数模转换器的集合，以提供并行的经采样的接收信号的集合；
对所述并行的经采样的接收信号的集合进行滤波，以获得并行的经均衡的信号的集合；
对所述并行的经均衡的信号的集合进行量化，以导出码元判决；
基于所述并行的经均衡的信号的集合来生成所述交错时钟信号；
控制所述交错时钟信号中的至少一个交错时钟信号相对于所述交错时钟信号中的至少一个其他交错时钟信号的偏斜；
监测所述码元判决的可靠性指示符；以及
确定所述可靠性指示符对所述偏斜的依赖性。
15.如权利要求14所述的方法，其特征在于，所述可靠性指示符是信号裕度测量。
16.如权利要求14所述的方法，其特征在于，所述可靠性指示符是比特差错率。
17.如权利要求14所述的方法，进一步包括：设置所述偏斜以优化所述可靠性指示符。
18.如权利要求14所述的方法，其特征在于，所述确定包括跨判决眼图的整个宽度映射所述可靠性指示符的所述依赖性。
19.如权利要求14所述的方法，其特征在于，所述生成所述交错时钟信号包括通过迭代校正所估计的定时误差，将所述交错时钟信号中的转变与所述接收信号中的最佳采样时刻对齐，所述定时误差是通过将所述并行的经均衡的信号的集合与所述码元判决相结合来估计的。
20.如权利要求19所述的方法，其特征在于，所述迭代校正仅采用不被所述偏斜支配的那些所估计的定时误差。
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