JP2960086B2 - 最小２乗平均アルゴリズムを実施するためのパイプライン式プロセッサ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、一般的にはデータプロセッサに関し、より
特定的には適応フィルタ型データプロセッサに関する。

［従来の技術］ 一般に、伝達関数はリニアな、時間不変システム、あ
るいは時間変化、適応型システムを表わす。リニアな時
間不変システムに関しては、所定のインパルス関数が励
起およびインパルス応答結果のために用いられる。何ら
かの他の入力波形が与えられた場合、インパルス応答を
入力波形とコンボルブすることにより該インパルス応答
を出力を決定するために利用することができる。これに
対して、適応型システムにおいては、インパルス関数は
各データサンプル点においてあるいはデータサンプルの
各組において変化している。従って、適応型システムは
時間変化しておりあるいはノンリニアである。デジタル
フィルタがフィルタの所望の関数に応じて適応プロセス
により特定の伝達関数に向けられている。デジタルフィ
ルタの１つの応用は所定の伝達関数により１組のデータ
をろ波する場合における最小２乗平均誤差を得ることで
ある。この関数は最小２乗平均（LMS:least-mean-squar
e）アルゴリズムとして知られている。この場合のエラ
ーは何らかの所望の目標とフィルタが実際に出力してい
るものとの間の誤差を表わしかつフィルタの誤調整の測
定値となる。LMSアルゴリズムは、（１）部分的に先の
エラーに基づくフィルタの係数の更新である適応計算、
（２）所定の係数値およびデータ値の積の累積であるコ
ンボリューション計算、（３）そしてエラー計算を含
む。エラー計算はコンボリューション計算の出力値を所
定の所望値から減算することである。

商業的に入手可能な適応フィルタ型プロセッサは富士
通社のMB87XXAFPが例にあげられ、これはLMS適応FIRフ
ィルタアルゴリズムをサポートすることが可能である。
知られたLMSアルゴリズムシステムにおいては、コンボ
リューション計算が最初に行なわれそこからエラーが決
定される。次に前記エラーが利用される、更新計算がな
される。非常に高度な多重タップのフィルタに対して
は、このことはすべてのタップに対するコンボリューシ
ョン計算が最初に計算されなければならず、そして次に
すべてのタップに対するエラーおよび更新計算がなされ
なければならない。

［発明が解決しようとする課題］ この知られたLMSアルゴリズムの設備に対する不都合
は多重タップフィルタを実施するために非常に多くのプ
ロセッサのクロックサイクルが必要となり、係数、デー
タおよびエラー値を格納するために多重メモリ構造を使
用する必要があり、そしてパイプライン式多重かつ分離
されたフィルタにおける効率の悪さを含む。典型的に
は、パイプライン様式で多重フィルタ機能を実施する従
来のシステムはカスケード構造で動作する個々の集積回
路製品を使用した。

従って、本発明の目的は、最小平均２乗（LMS）アル
ゴリズムを実施するための改良されたパイプライン式プ
ロセッサを提供することにある。

本発明の他の目的は、適応型フィルタを実施するため
の改良されたデジタルフィルタ構造を提供することにあ
る。

本発明のさらに他の目的は、最小平均２乗（LMS）ア
ルゴリズムを実施するための改良された方法を提供する
ことにある。

［課題を解決するための手段および作用］ 本発明におけるこれらおよび他の目的を実施するにあ
たり、１つの形式として、Ｎを整数とした場合に、Ｎタ
ップのフィルタにおける最小２乗平均（LMS）アルゴリ
ズムを実施するための方法およびパイプライン式プロセ
ッサが提供される。一連のデータ値および係数値のコン
ボリューションがＮのタップに対して計算される。実質
的に同時に、フィルタの各タップに対する係数値を更新
することによりプロセッサは一連の係数値の適応計算を
達成する。パイプライン式プロセッサの更新部は所定の
時間期間の間所定数の更新計算を行なう。コンボリュー
ション部が更新部に結合され同じ時間期間の間所定数の
コンボリューション積を達成する。記憶部が更新部およ
びコンボリューション部に結合され最小平均２乗アルゴ
リズムを実施するために更新部およびコンボリューショ
ン部の双方によって要求されるデータ値および係数値を
選択的に提供する。

これらおよび他の目的、特徴および利点は添付の図面
と組合わせて以下の詳細な説明からより明瞭に理解でき
るであろう。

［実施例］ 一般的に、LMSアルゴリズムは２つの相互依存する方
程式によって構成される。２つの方程式の内の１つは典
型的には更新（update）方程式と称されかつ他方の方程
式はコンボリューション方程式として言及される。更新
方程式はデジタルフィルタの適応部分であり伝統的なニ
ュートンーラルフソン反復アルゴリズムと同様の様式で
フィルタ係数を修正する。コンボリューション方程式は
伝統的なFIRフィルタ方程式である。双方の方程式は各
データサンプル期間にフィルタの各タップにおいて達成
される。

第１図にはLMSアルゴリズムによって要求されるコン
ボリューションを実施するための時間不変フィルタ構造
10が示されている。このコンボリューションは次の方程
式で表わされる。

上述の式において、ｊはタップ番号値を表わし、ｋは
時間そしてＮはフィルタにおけるタップ数を表わす。フ
ィルタ構造10の入力端子はタップ０および時間ｋにおけ
るデータ値Ｘを表わすＸ（0,k）と称されるデータ入力
を受ける。データ入力値は乗算器11の第１の端子に接続
されかつＺ領域におけるZ^-1で表わされる遅延機能を有
する遅延回路12の入力に接続されている。Ｗ（０）で表
わされる係数値が乗算器11の第２の入力に接続されてい
る。遅延回路12の出力はタップ１および時間ｋにおける
データ値Ｘを表わすデータ入力Ｘ（1,k）を与える。遅
延回路12の出力は乗算器13の第１の入力および遅延回路
14の入力に接続されている。Ｗ（１）で表わされる係数
値が乗算器13の第２の入力に接続されている。遅延回路
14の出力はタップ２および時間ｋにおけるデータ値Ｘを
表わすデータ入力Ｘ（2,k）を与える。遅延回路14の出
力は乗算器15の第１の入力に接続されている。乗算器15
の第２の入力はＷ（２）で表わされる係数値を受ける。
乗算器15の出力は加算器回路16の第１の入力に接続され
ている。加算器回路16の第２の入力は２進ゼロ値を受け
る。加算器回路16の出力は加算器回路17の第１の入力に
接続されている。乗算器13の出力は加算器回路17の第２
の入力に接続されている。加算器回路17の出力は加算器
回路18の第１の入力に接続されている。乗算器11の出力
は加算器回路18の第２の入力に接続されている。加算器
回路18の出力は方程式（１）で規定されるコンボリュー
ション出力信号Ｙ（ｋ）を与える。

動作においては、加算器回路16,17および18は所定の
係数値およびタップデータ値の積を表わす個々の積を受
ける。加算器回路16,17および18はこれらの積を加算し
て方程式１で規定される時間ｋにおける累積された出力
信号Ｙ（ｋ）を提供する。最初は、タップ２におけるデ
ータ入力はＷ（２）で乗算されかつゼロと加算される。
次に同じ時間インターバルｋにおいて、最初の積がＷ
（１）により乗算されたタップ１におけるデータ入力の
積と加算される。加算器回路17の加算結果はＷ（０）に
より乗算されたタップゼロにおける出力データから得ら
れる積と加算されＹ（ｋ）を与える。係数値Ｗ（０）,W
（１）およびＷ（２）は固定された、変化しない係数で
ありこれがインパルス応答が時間的に不変であるという
理由である。

第２図には知られたフィルタ構造20が示されており、
この構連は方程式１で表わされるように、適応計算およ
びコンボリューション演算の双方が行なわれる適応型ま
たは時間変化型フィルタの単一フィルタタップを表わ
す。言替えれば、第１図の係数値Ｗ（０）,W（１）およ
びＷ（２）が各時間期間に形成され時間的に変化する。
このLMSアルゴリズムに対する適応計算は次のように表
わされる。

Ｗ（j,k）＝Ｗ（j,k−１）＋β＊ｅ（ｋ−１）＊Ｘ（j,
k−１） …（２） 上式において、ｊ＝0,…,N−１であり、 かつｋ＝0,1,2,…，∞． 遅延回路21はデータ入力Ｘ（1,k）を受けるための入
力を有する。遅延回路21の出力はデータ入力Ｘ（2,k）
を提供しかつ乗算器22の第１の入力および乗算器25の第
１の入力の双方に接続されている。乗算器22の第２の入
力はエラー信号βｅ（ｋ）に接続されている。βの項は
フィルタの用途に応じて選択される所定の定数値であ
る。乗算器22の出力は加算器23の第１の入力に接続され
ている。加算器23の出力は遅延回路24の入力に接続され
ている。遅延回路24の出力は加算器回路23の第２の入力
および乗算器25の第２の入力の双方に接続されている。
遅延回路24は更新された係数値Ｗ（2,k）を提供する。
乗算器25の出力は加算器回路26の第１の入力に接続され
ている。加算器回路26の第２の入力は２進ゼロ入力を受
ける。加算器回路26の出力は式１のコンボリューション
アルゴリズムにおける信号Ｙ（ｋ）の第１の累積を与え
る。

動作においては、データ入力Ｘ（1,k）がタップ位置
１から遅延回路21によって受信される。遅延回路21はデ
ータ入力Ｘ（2,k）を提供しこれは乗算器22および乗算
器25の双方に結合される。乗算器25は同時に係数値Ｗ
（2,k）を受けかつ方程式１に従って乗算器25の出力に
初期コンボリューション積を提供する。同時に、係数値
Ｗ（2,k）が［Ｘ（2,k）＊βｅ（Ｋ）］の積と加算され
乗算回路25による引き続く使用のために更新された係数
値Ｗ（2,k＋１）が提供される。このようにして、タッ
プ位置２に対する係数値が遅延回路21およびエラー項β
ｅ（ｋ）により提供されるタップ値の関数として常に変
更される。フィルタ構造20のような構造が各タップに対
し必要とされるから、マルチタップのフィルタに対し要
求される回路の量は非常に大きい。

第３図には第２図の構造20の変形であるフィルタ構造
30が示されている。構造30においては、データ入力Ｘ
（1,k）が遅延回路31の入力に接続されている。遅延回
路31の出力はデータ入力Ｘ（2,k）を提供しこれは遅延
回路33の入力および乗算器37の第１の入力の双方に結合
されている。遅延回路33の出力は遅延されたデータ入力
Ｘ（2,k−１）を提供しかつ乗算器34の第１の入力に接
続されている。乗算器34の第２の入力はエラー項βｅ
（ｋ−１）を受ける。乗算器34の出力は加算器回路35の
第１の入力に接続されている。加算器回路35の出力は係
数値Ｗ（2,k）を提供しかつ遅延回路36の入力および乗
算器37の第２の入力の双方に接続されている。遅延回路
36の出力は係数値Ｗ（2,k−１）を提供しかつ加算器回
路35の第２の入力に接続されている。乗算器37の出力は
加算器回路38の第１の入力に接続されている。加算器回
路38の第２の入力は論理ゼロの値に接続されている。加
算器回路38の出力は方程式（１）のコンボリューション
アルゴリズムを実施するうえで信号Ｙ（ｋ）の第１の累
積を提供する。

動作においては、フィルタ構造30は第２図の遅延回路
24の位置を再配置することによりフィルタ構造20とかな
り構造的に異なっているが機能的には等価である。第２
図の遅延回路24の機能を加算器23の前に位置づけること
によって、同じ機能を達成することができる。従って、
第３図においては、第２図の遅延回路24によって実施さ
れた遅延機能は遅延回路33および36そしてエラー項βｅ
（ｋ−１）を乗算器34に結合することにより達成され
る。フィルタ構造20のように、フィルタ構造30は方程式
１の適応規則および方程式２のコンボリューションアル
ゴリズムの双方を行なうことによってLMSアルゴリズム
を実施する。

第４図にはフィルタ構造30の延長でありかつLMSアル
ゴリズムを実施するための３タップフィルタであるフィ
ルタ構造40が示されている。本発明は、任意の数のフィ
ルタタップを実施するためにも利用できかつ第４図にお
ける３タップの実施例は限定ではなく説明のためだけに
すぎない。データ入力Ｘ（0,k）が遅延回路42の入力お
よび乗算器44の第１の入力に結合されている。遅延回路
42の出力は遅延された入力データＸ（1,k）を提供しか
つ乗算器46の第１の入力に接続されている。乗算器46の
第２の入力はエラー項βｅ（ｋ−１）に接続されてい
る。乗算器46の出力は加算器回路48の第１の入力に接続
されている。加算器回路48の出力は更新された係数値Ｗ
（0,k）を提供しかつ乗算器44の第２の入力および遅延
回路50の入力の双方に接続されている。遅延回路50の出
力は加算器回路48の第２の入力に接続されている。遅延
回路42の出力はまた乗算器52の第１の入力および遅延回
路54の入力の双方に接続されている。遅延回路54の出力
は遅延されたデータ入力Ｘ（2,k）を提供しかつ乗算器5
6の第１の入力に接続されている。乗算器56の第２の入
力はエラー項βｅ（ｋ−１）に接続されている。乗算器
56の出力は加算器回路58の第１の入力に接続されてい
る。加算器回路58の出力は更新された係数値Ｗ（1,k）
を提供しかつ乗算器52の第２の入力および遅延回路60の
入力の双方に接続されている。遅延回路60の出力は加算
器回路58の第２の入力に接続されている。遅延回路54の
出力はまた乗算器64の第１の入力および遅延回路62の入
力の双方に接続されている。遅延回路62の出力は遅延さ
れたデータ入力Ｘ（3,k）を提供しかつ乗算器66の第１
の入力に接続されている。乗算器66の第２の入力はエラ
ー項βｅ（ｋ−１）に接続されている。乗算器66の出力
は加算器回路68の第１の入力に接続されている。加算器
回路68の出力は更新された係数値Ｗ（2,K）を提供しか
つ乗算器64の第２の入力および遅延回路70の入力の双方
に接続されている。遅延回路70の出力は加算器回路68の
第２の入力に接続されている。乗算器64の出力は加算器
回路72の第１の入力に接続されている。加算器回路72の
第２の入力は２進ゼロの値に接続されている。加算器回
路72の出力は加算器回路74の第１の入力に接続されてい
る。乗算器52の出力は加算器回路74の第２の入力に接続
されている。加算器回路74の出力は加算器回路76の第１
の入力に接続されている。乗算器44の出力は加算器回路
76の第２の入力に接続されている。加算器回路76の出力
はLMSアルゴリズムのコンボリューション出力信号Ｙ
（ｋ）を提供する。

動作においては、時間変化LMSフィルタ構造40におけ
る各タップ計算は更新計算（方程式２）およびコンボリ
ューション計算（方程式１）を必要とする。これらの２
つの計算を達成するために各々の新しいデータサンプル
に対しフィルタタップごとに２つの乗算／加算操作が必
要とされる。フィルタ構造40は乗算および加算の操作の
みならず更新およびコンボリーシュン計算のパイプライ
ン化をも可能とする。各加算器および各乗算器はそのそ
れぞれの計算を形成するため完全な半サイクルを持つ事
を許容されるであろう。タップデータ入力Ｘおよび係数
値Ｗが示すように、各タップ位置におけるすべての操作
はサイクルｋのような単一時間サイクルの間に実質的に
同時に起っている。例えば、タップ位置３においては、
乗算器64および66が時間サイクルｋの最初の半分の間に
機能している。時間サイクルｋの第２の半分の間に、加
算器68および72が機能している。同様に、タップ位置２
の乗算器52および56とタップ位置１の乗算器44および46
もまた時間サイクルｋの最初の半分の間に機能してい
る。タップ位置２の加算器58および74とタップ位置１の
加算器48および76もまた時間サイクルｋの第２の半分の
間に機能している。

時間サイクルｋの最初の半分の間、乗算器64は方程式
１のコンボリューションアルゴリズムの積部分を実施す
るためＷ（2,k）およびＸ（2,k）を乗算している。同時
に、乗算器66はＸ（3,k）およびβｅ（ｋ−１）の積を
形成しておりこれは方程式２の適応アルゴリズムの部分
である。データ入力Ｘ（3,k）はＸ（2,k−１）と等価で
あることに注意すべきであるが、ここで（ｋ−１）は時
間サイクルｋの前の時間サイクルである。従って、時間
サイクルｋに対する更新された係数値Ｗは先の時間サイ
クル（ｋ−１）からのデータおよびエラー情報でもって
時間サイクルｋに形成される。

時間サイクルｋの第２の半分の間、加算器72は先に形
成されたＷ（2,k）およびＸ（2,k）の積を強制された２
進ゼロと加算している。引き続きかつ順次に加算器74お
よび76は引き続くタップに対するトータルの累積を完了
し方程式１のコンボリューションアルゴリズムの実行を
完了する。時間サイクルｋの第２の半分の間に同時に加
算器68は遅延回路70によって提供された先の係数値Ｗ
（2,k）を乗算器66により提供された積と加算し次の時
間サイクル（ｋ十１）に対する更新された係数値Ｗ（2,
k十１）を提供している。各タップ位置に対する計算の
各々は実質的に同時に起っているが、計算は順次パイプ
ライン化されかつ右側の最も高いタップ位置から左側の
最も低いタップ位置へと計算できることに注目すべきで
ある。

図示された形式では、第４図に示された３タップの各
タップのフィルタ構造が第３図の個々のタップ構造と異
なることに注目すべきである。特に、第３図のフィルタ
構造30の遅延回路33は第４図のフィルタ構造40の各フィ
ルタのタップ位置において削除されている。例えば、フ
ィルタ構造40のフィルタタップ位置０においては、この
遅延機能は遅延回路42によって提供される。フィルタタ
ップ位置１においては、該遅延機能は遅延回路54により
提供され、かつフィルタタップ位置２においては遅延機
能は遅延回路62によって提供される。多重タップフィル
タを実施するのに必要とされる遅延回路の数を最小化す
ることに加え、フィルタ構造40はまた遅延回路42の出力
から双方の乗算器46および52を同時に駆動または再符号
化（recode）しかつ遅延回路54の出力から双方の乗算器
56および64を駆動または再符号化するために単一のデー
タ値を用いることができるという利点を提供する。以下
に示されるように、２つの乗算器の同時的な再符号化能
力は速度、サイズおよびパイプライン化の利点を提供す
る。

第５図には所定の整数Ｎのタップに対する第４図のフ
ィルタ構造40を実施するパイプライン式プロセッサ79が
示されている。特に、プロセッサ79はLMSアルゴリズム
を実行するよう機能する。プロセッサ79は双方向データ
バス80により通信する。一般に、プロセッサ79は時間変
化する係数値を与えるための更新部81、コンボリューシ
ョン部82、そして制御部83を有するものと考えることが
できる。ラッチ85の入力はデータバス80に接続されてい
る。ラッチ85の出力はマルチプレクサ86の第１の入力に
接続されている。制御信号C4はマルチプレクサ86の制御
入力に接続されている。マルチプレクサ86の第２の入力
は２進ゼロの値に接続されている。マルチプレタサ86の
出力は乗算器87の第１の入力に接続されている。乗算器
87の出力はラッチ88の第１の入力に接続されている。ラ
ッチ89の入力はデータバス80に接続されている。ラッチ
89の出力はマルチプレクサ90の第１の入力に接続されて
いる。「C1」と名付けられた制御信号はマルチプレタサ
90の制御入力に結合されている。マルチプレクサ90の出
力はレコーダ（再符号化器）回路92および93の各々の入
力に接続されておりかつラッチ94の入力に接続されてい
る。レコーダ回路92の第１の出力は乗算器87の第２の入
力に接続されている。レコーダ回路92の第２の出力はラ
ッチ88の第２の入力に接続されている。ラッチ88の第１
の出力は「Ｃ」と名付けられた信号を提供しかつ加算器
96の第１の入力に接続され、そしてラッチ88の第２の出
力は加算器96の制御入力に接続されている。加算器96の
出力はラッチ97の入力に接続されている。ラッチ97の出
力はラッチ98の入力に接続されている。ラッチ94および
98の各々の出力はランダムアクセスメモリ（RAM）99の
入力に接続されている。制御信号「C2」および「C3」は
RAM99のそれぞれの制御入力に結合されている。RAM99の
出力はラッチ101およびラッチ102の双方の入力に接続さ
れている。ラッチ102の出力はマルチプレクサ90の第２
の入力に接続されており、かつラッチ101の出力はラッ
チ104の入力に接続されている。ラッチ104の出力は加算
器96の第２の入力に接続されている。

コンボリューション部82においては、乗算器106の第
１の入力が「Ｗ」と名付けられた信号を受信するために
ラッチ97の出力に接続されている。レコーダ93の第１の
出力は乗算器106の第２の入力に接続されている。乗算
器106の出力はラッチ108の第１の入力に接続されてい
る。レコーダ93の第２の出力はラッチ108の第２の入力
に接続されている。ラッチ108の出力は「Ｔ」と名付け
られた信号を提供しかつ加算器110の第１の入力に接続
されている。加算器110の加算または減算動作モードの
いずれかを選択するためのラッチ108の制御出力は加算
器110に接続されている。加算器110の出力はラッチ112
の入力に接続されている。ラッチ112の出力はラッチ114
および116の双方の入力に接続されている。ラッチ114の
出力は加算器110の第２の入力に接続されている。リセ
ット信号がラッチ114のリセット端子に接続されてお
り、かつ制御信号C5がラッチ116の制御入力に結合され
ている。ラッチ116の出力はバス駆動回路118の入力に接
続されている。バス駆動回路118の出力はデータバス80
に接続されている。

動作においては、プロセッサ79は更新およびコンボリ
ューション操作を連続して達成するためにパイプライン
様式で機能する。プロセッサ79はまたLMSアルゴリズム
を実施するために必要とされる乗算および加算操作をパ
イプライン処理する。このようにして計算を組織化する
ことにより各加算器および乗算器がその結果を形成する
ために完全な半サイクルを持つことを許容する。また、
単一のRAM構造がタップ重み付けおよびフィルタデータ
の双方を保持するために利用されている。係数およびデ
ータに対する独立のRAMの使用を除去することによりか
なりの量の回路領域を節約する。

第６図を参照すると、プロセッサ79の動作がより容易
に理解できる。第６図には１つのコンボリューション出
力Ｙ（ｋ）を提供するために発生するマシン操作を図示
するタイミングシーケンス図が示されている。図示され
たステップは次に後続の時間変化する出力信号Ｙ（ｋ）
を提供するために繰返される。図示された形態において
は、第４図に示されるような３タップフィルタが示され
そこでは出力を提供するために４マシンクロックサイク
ルが必要とされる。一般的に、本発明はＮタップのフィ
ルタを（Ｎ＋１）クロックサイクルで実施するが、ここ
でＮは整数である。各クロックサイクルは２つの位相、
即ちφ１およびφ２を有し、これらはほぼ50％のディー
ティサイクルを有するオーバラップしないクロックであ
る。クロック位相φ１の間は、更新部81の加算器96およ
びコンボリューション部82の加算器110が動作してい
る。クロック位相φ２の間は、更新部81の乗算器87およ
びコンボリューション部82の乗算器106が動作してい
る。第１のクロックサイクルの第１のクロック位相にお
いては加算器96はいまだ必要とされずかつ動作していな
い。RAM99はデータバス80からラッチ89およびマルチプ
レクサ90を介して先に受信された入力データＸ（3,k）
を提供するために読まれる。加算器110はラッチ114を通
りフィードバック経路を介して与えられるＹ（ｋ）の現
在の値を時間期間（ｋ−１）の間に乗算器106によって
与えられる最後の乗算器出力値Ｔ（0,k−１）と加算す
ることにより先の時間期間（ｋ−１）から更新されたＹ
（ｋ）の値を提供するよう機能する。動作の非常に始め
の部分においては、この値はゼロである。同時に、係数
値Ｗ（2,k−１）が加算器96の第１の入力においてクロ
ックサイクル２での引き続く使用のためRAM99から読ま
れる。係数値Ｗ（2,k−１）が正しい値であるという理
由は第３のタップ位置において第４図のフィルタ構造40
から確認することができる。

第１のクロックサイクルの第２のクロック位相におい
ては、乗算器87は出力信号ｃ（2,k）を提供するよう機
能しこの出力信号は引き続き加算器96によって使用され
る。データ入力Ｘ（3,k）がRAM99からマルチプレクサ90
を介してレコーダ92に結合される。エラー項βｅ（ｋ−
１）がデータバスからラッチ85およびマルチプレクサ86
を介して提供される。最初は、マルチプレクサ86は制御
信号C4によって制御されエラー更新がないことを表わす
ゼロ値入力を提供する。LMSアルゴリズムのＹ（ｋ）の
引き続く計算のために、図示しない回路が乗算器87によ
る使用のためエラー項βｅ（ｋ−１）を提供する。レコ
ーダ92は乗算器87による使用のための所定の再符号化ア
ルゴリズムを実施するよう機能する。レコーダ92と共に
付加的なレコーダを用いてより高い精度のデータに備え
ることができることを理解すべきである。第１のクロッ
クサイクルにおいては、乗算器106は出力を提供しない
が、これは加算器96がいまだＷオペランドに対する値を
提供していないからである。第１のクロックサイクルに
おいてRAM99のアドレスＡがアドレスされ、かつクロッ
クサイクルφ１の間にRAM99が読み取られることに注目
すべきである。また第１のクロックサイクルの第２のク
ロック位相の間ラッチ114はゼロにリセットされる。

第２のクロックサイクルの第１のクロック位相におい
ては、RAM99は乗算器87による後続の使用のためにデー
タ入力Ｘ（2,k）を提供するために読み取られる。係数
値Ｗ（2,k−１）およびオペランドＣ（2,k）はそれぞれ
RAM99および乗算器87から各々加算器96の第１および第
２の入力に接続される。また、第２のクロックサイクル
の第１の位相の間は、加算器110は動作していないが、
これは乗算器106が加算器110にＴオペランドを提供する
ために第１のクロックサイクルにおいて動作していなか
ったからである。係数値Ｗ（1,k−１）はまた加算器96
による後続の使用のために第１のクロック位相の間にRA
M99から読まれる。

第２のクロックサイクルの第２のクロック位相におい
ては、RAM99は第１のクロック位相で計算された係数値
Ｗ（2,k）および新しいデータ入力Ｘ（3,k＋１）の双方
を格納するために書き込まれる。レコーダ92にはデータ
入力Ｘ（2,k）が与えられ、即ちレコーダ92にはデータ
入力Ｘ（2,k）が与えられかつ乗算器106には係数値Ｗ
（2,k）が与えられる。乗算器87はＣ（1,k）を計算し、
かつ乗算器106はＴ（2,k）を計算する。第２のクロック
サイクルの間、RAM99のアドレスＢ位置が制御信号C2に
応答して選択される。

第３のクロックサイクルの第１のクロック位相におい
ては、RAM99が乗算器87による後の使用のためにＸ（1,
k）を提供しかつＷ（0,k−１）を提供するために読み取
られる。オペランドＷ（1,k−１）およびＣ（1,k）がそ
れぞれRAM99および乗算器87から加算器96の第１および
第２の入力にそれぞれ接続される。加算器96はＷ（1,
k）を計算しこれはラッチ97により格納されかつ後続の
クロック位相においてRAM99に書き込まれると共に乗算
器99に結合される。同時に、コンボリューション部82の
加算器110が乗算器106によって先のクロック位相におい
て提供されたオペランドＴ（2,k）をゼロオペランド値
と加算しオペランドＹ（ｋ）を提供する。第３のクロッ
クサイクルの間、RAM99のアドレスＣ位置が制御信号C2
に応じて選択される。第３のクロックサイクルの第２の
クロック位相においては、RAM99が第３のクロックサイ
クルの第１のクロック位相において計算された係数オペ
ランドＷ（1,k）および新しいデータ値Ｘ（2,k）の双方
を格納するために書き込まれる。データ入力Ｘ（1,k）
がレコーダ92および93の双方に結合され、かつ係数オペ
ランドＷ（1,k）が乗算器106に接続される。乗算器87は
Ｃ（0,k）を計算し、かつ乗算器106はＴ（2,k）を計算
する。

第４のクロックサイクルの第１のクロック位相におい
ては、RAM99は読み取られない。先に読まれた係数オペ
ランドＷ（0,k−１）および先に計算されたＣ（0,k）は
それぞれ加算器96の第１および第２の入力に接続され
る。また、第４のクロックサイクルの第１の位相の間、
加算器110は先のＹ（ｋ）の値を第３のクロックサイク
ルの第２のクロック位相において乗算器106により計算
されたＴ（1,k）と加算することにより更新されたＹ
（ｋ）の値を計算する。最後の値Ｙ（ｋ）がラッチ116
に格納されかつ制御信号C5に応答してデータバス80に出
力される。図示しない回路が次に出力されたＹ（ｋ）の
値を利用しかつこの値を所定の正しい値から減算して後
続の（ｋ＋１）時間フレームにおいて使用されるべき新
しいエラー項βｅ（ｋ）を計算する。

第４のクロックサイクルの第２のクロック位相におい
ては、RAM99が第１のクロック位相で計算された係数値
Ｗ（0,k）を格納するために書き込まれる。レコーダ93
にはデータ入力Ｘ（0,k）が与えられ、かつ乗算器106に
は係数値Ｗ（0,k）が与えられる。更新部81の乗算器87
は第４のクロックサイクルの間は機能しないが、それは
最低のタップ位置、ゼロ、に対するＣオペランドは先に
計算されたからである。第４のクロックサイクルの間、
RAM99のアドレスＡ位置は読み出しおよび書き込みのた
め制御信号C2に応答して再び選択され得る。

第４のクロックサイクルが終了した後、プロセッサ79
の動作は繰返される。即ち、Ｙ（ｋ＋１）のようなＹオ
ペランドに対する後続の値が計算されかつLMSアルゴリ
ズムが実施される。また、多重フィルタが単一の時間フ
レームにおいてパイプライン様式で実施できこの場合各
時間フレームは複数のクロックビートを含み、各複数の
ものは図示されたクロックの１つに等価である。以上の
説明により第４図の３タップフィルタ構造がプロセッサ
79により４クロックサイクルで実施されることが明らか
であろう。プロセッサ79はそれぞれ各形式のオペランド
を格納するために２つのRAMを使用することに反して、
フィルタ係数オペランド、Ｗ、およびデータオペラン
ド、Ｘ、の双方を格納するために単一のRAMが利用でき
るように実施される。また、乗算器56および乗算器64の
双方が同時に同じデータオペランドに結合される第４図
のフィルタ構造はレコーダ92および93が共にデータバス
80またはRAM99から同じデータオペランドによって同時
に駆動できるようにプロセッサ79が実施できることを意
味する。

本発明の他の見地はLMSアルゴリズムを実施する多重
フィルタのパイプライン式動作を含む。典型的には、他
の者がＮタップフィルタを用いあるプロセッサまたは集
積回路でＮのコンボリューション操作を完全に達成しか
つ次にコンボリューションおよび更新の双方の操作を行
なうための他のプロセッサまたは単一ハードウェア回路
の時分割多重によりＮの更新操作を行なうことによりLM
Sアルゴリズムを実施している。この場合、Ｎの更新操
作に関連するオペランドの各々は更新操作のそれぞれの
オペランドに選択的に結合されなければならなかった。
これに対し、本発明においては、更新構造は本質的にコ
ンボリューション構造において与えられる。言い換えれ
ば、本発明におけるＮタップフィルタはコンボリューシ
ョンおよび更新の双方をＮ回計算することにより達成し
て実施される。これはプロセッサの実行時間をかなり短
縮しかつＮタップフィルタを実施するために使用される
回路の量を最小化する。多重フィルタがこのようにして
独立のフィルタ間の遷移の間クロックサイクルの損失な
しに実施できる。本発明のプロセッサ構造は制御信号C4
を介しマルチプレクサ86を制御可能とすることにより係
数更新操作の外部制御を提供する。いずれの新しいデー
タサンプル対しても、外部制御回路はフィルタの係数が
更新されているか否かを決定することができる。伝統的
な外部制御回路もまたマルチプレクサ86において適応ベ
ータ（β）を選択することにより更新レートを決定する
ことができる。外部回路はまたもしそれが望ましい場合
にはタップデータを知られた状態にすることができる。

本発明が好ましい実施例に関連して説明されたが、当
業者には本発明は多くの方法で変形することができかつ
上に説明されたもの以外の多くの実施例を含むことがで
きることは明らかである。従って、添付の請求の範囲は
本発明の真の精神および範囲内にある発明のすべての変
形をも含むことを意図している。

【図面の簡単な説明】

第１図は、LMSアルゴリズムに対するコンボリューショ
ン方程式を実施するための知られたフィルタ構造を示す
ブロック図、 第２図は、LMSアルゴリズムに対する適応法則およびコ
ンボリューションを実施するための他の知られたフィル
タ構造を示すブロック図、 第３図は、LMSアルゴリズムに対する適応ルールおよび
コンボリューションを実施するための他の知られたフィ
ルタ構造を示すブロック図、 第４図は、本発明に係わるLMSアルゴリズムの適応ルー
ルを実施するためのフィルタ構造を示すブロック図、 第５図は、本発明に係わる第４図のフィルタ構造を実施
するためのパイプライン式プロセッサを示すブロック
図、そして 第６図は、本発明のプロセッサのパイプライン式動作を
説明するための図式的説明図である。 40:フィルタ構造、42,50,54,60,62,70:遅延回路、44,4
6,52,56,64,66:乗算器、48,58,68,72,74,76:加算器、7
9;パイプライン式プロセッサ、80:データバス、81:更新
部、82:コンボリューション部、83:制御部、85,88,89,9
4,97,98,101,104,108,112,114,116:ラッチ、86,90:マル
チプレクサ、87,106:乗算器、92,93:レコーダ、96,110:
加算器、99:RAM、118:バスドライバ回路。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】Ｎを整数とし、Ｎタップに対する一連のデ
   ータ値および係数値のコンボリューションを計算しかつ
   ほぼ同時にフィルタの各タップに対する係数値を更新す
   ることにより該一連の係数値の適応計算を行なうことに
   より、Ｎタップフィルタにおける最小２乗平均（LMS）
   アルゴリズムを実施するためのパイプライン式プロセッ
   サであって、該プロセッサは、 LMSアルゴリズムを実施するのに必要とされる係数値に
   対し所定数の更新計算を行なうための更新手段であっ
   て、前記更新計算は所定の期間の間に行なわれるもの、 前記更新手段に結合され同じ期間の間に各々所定の係数
   値と所定のデータ値を乗算することにより形成される所
   定数のコンボリューション積を加算し前記コンボリュー
   ションを表わす出力信号を提供するためのコンボリュー
   ション手段、そして 前記更新手段およびコンボリューション手段の双方に結
   合され前記更新手段およびコンボリューション手段の双
   方によって必要とされるデータ値および係数値を選択的
   に提供し最小２乗平均アルゴリズムを実施するための格
   納手段、 を具備することを特徴とするパイプライン式プロセッ
   サ。
2. 【請求項２】前記所定の期間は所定の周波数のクロック
   信号の（Ｎ＋１）クロックサイクルを有する請求項１に
   記載のパイプライン式プロセッサ。
3. 【請求項３】前記更新手段およびコンボリューション手
   段は各々再符号化された乗算器を具備しかつ前記格納手
   段は選択的に同時に前記更新手段およびコンボリューシ
   ョン手段の各々の再符号化された乗算器に同じデータ値
   を提供する請求項１に記載のパイプライン式プロセッ
   サ。
4. 【請求項４】データ値および係数値の双方を格納する前
   記格納手段は単一のメモリ構造である請求項１に記載の
   パイプライン式プロセッサ。
5. 【請求項５】前記更新手段はさらに、 被乗数オペランドを受けるための第１の入力、再符号化
   された乗算器オペランドを受けるための第２の入力、そ
   して出力を有する乗算器であって、該乗算器は前記フィ
   ルタのために選択された所定のエラーオペランドおよび
   再符号化されたデータオペランドを乗算して更新された
   係数値を提供するもの、そして 前記乗算器の出力に結合された第１の入力、そして前記
   格納手段に結合された第２の入力を有する加算器であっ
   て、該加算器は前記フィルタの各タップに対し係数更新
   値および前記格納手段により与えられた所定の先の係数
   の和を提供し、それにより適応計算を行なうもの、 を具備する請求項１に記載のパイプライン式プロセッ
   サ。
6. 【請求項６】前記コンボリューション手段はさらに、 被乗数オペランドを受けるための第１の入力、再符号化
   された乗算器オペランドを受けるための第２の入力、そ
   して出力を有する乗算器であって、前記乗算器は前記フ
   ィルタの各タップに対する所定の更新された係数値およ
   び再符号化されたデータオペランドを乗算しコンボリュ
   ーション項を提供するもの、そして 前記乗算器の出力に結合された第１の入力、そしてその
   出力に結合された第２の入力を有する加算器であって、
   該加算器は前記フィルタのＮのタップに対し一連のデー
   タ値および係数値のコンボリューションを実施するため
   にＮの累算を行なうもの、 を具備する請求項１に記載のパイプライン式プロセッ
   サ。
7. 【請求項７】Ｎを整数とすると、Ｎのタップに対する一
   連のデータ値および係数値のコンボリューションを計算
   しかつほぼ同時にフィルタの各タップに対する係数値を
   更新することにより前記一連の係数値の適応計算を行な
   うことによりＮタップのフィルタ機能を達成するパイプ
   ライン式プロセッサにおける最小２乗平均（LMS）アル
   ゴリズムを実施するための方法であって、該方法は、 所定の時間フレームの間に所定数の更新計算を行なうた
   めにプロセッサの更新回路部を時間多重する段階、 前記と同じ期間の間に所定数のコンボリューション積を
   行ない、最終コンボリューション積はLMSアルゴリズム
   の完了した計算を表わすコンボリューション回路部を時
   間多重する段階、そして 単一の格納手段を更新回路部およびコンボリューション
   回路部の双方に結合して最小２乗平均を実施するために
   更新回路部およびコンボリューション回路部の双方によ
   って必要とされるデータ値および係数値を提供する段
   階、 を具備することを特徴とする前記方法。
8. 【請求項８】さらに、 前記所定の時間フレームを規定するために所定の周波数
   のクロック信号を利用する段階であって、前記最小２乗
   平均アルゴリズムは時間フレームごとにＮの更新および
   コンボリューション積を計算するために（Ｎ＋１）サイ
   クルのクロック信号を必要とするもの、 を具備する請求項７に記載の方法。