JPS6037513B2 - デジタル回路 - Google Patents
デジタル回路Info
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- JPS6037513B2 JPS6037513B2 JP53157358A JP15735878A JPS6037513B2 JP S6037513 B2 JPS6037513 B2 JP S6037513B2 JP 53157358 A JP53157358 A JP 53157358A JP 15735878 A JP15735878 A JP 15735878A JP S6037513 B2 JPS6037513 B2 JP S6037513B2
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- signal
- shift register
- samples
- signals
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
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Description
【発明の詳細な説明】
この発明は離散信号を処理するためのたたみこみ器およ
び相関器、特に円形たたみこみ器または相関器に関する
。
び相関器、特に円形たたみこみ器または相関器に関する
。
連続信号値に対するたたみこみは次のたたみこみ積分を
解くことにより行われる。
解くことにより行われる。
Ｘ（ｔ）＊ｈ（ｔ）＝Ｊ‐※×（７）ｈ（ｔ−丁）ｄ７
または、Ｘ（ｔ）＊ｈ（リニノ一驚 ｈ（７）Ｘ（ｔ−
丁）ｄ７これらの式は、ｘ（ｔ）が入力信号関数、ｎ（
ｔ）がィンパルス応答関数のとき系の出力信号の予測に
特に有用である。
または、Ｘ（ｔ）＊ｈ（リニノ一驚 ｈ（７）Ｘ（ｔ−
丁）ｄ７これらの式は、ｘ（ｔ）が入力信号関数、ｎ（
ｔ）がィンパルス応答関数のとき系の出力信号の予測に
特に有用である。
相関はその形においてたたみこみに類似している。
すなわち、ＲｘＹ（７）＝Ｚｉｍｔｐ→の′もｐＸのｙ
（ｔ一丁幻ｔここで・、ＲｘＹ（７）＝クロス相関関数 ｔｐ＝問題の時間 ｘ（ｔ）＝第１の信号 ｙ（ｔ）＝第２の信号 ｙ（ｔ）をｘ（ｔ）で置換した関数Ｒｘｘ（７）を自己
相関関数と呼ぶ。
（ｔ一丁幻ｔここで・、ＲｘＹ（７）＝クロス相関関数 ｔｐ＝問題の時間 ｘ（ｔ）＝第１の信号 ｙ（ｔ）＝第２の信号 ｙ（ｔ）をｘ（ｔ）で置換した関数Ｒｘｘ（７）を自己
相関関数と呼ぶ。
相関はノイズからの信号の検出および決定理論において
有用である。信号が周期Ｔの周期性を持つときは、ＲＸ
Ｙ（丁）二手ノ吉Ｘ（ｔ）ｙ（ｔ−７）ｄｔ多くの実際
の信号処理では１つのチャンネルすなわち情報伝送路で
いくつかの信号を多重化伝送することができるためサン
プリング技法が用いられるが、その処理をデジタル的に
行なう場合にもサンプリングが用いられる。
有用である。信号が周期Ｔの周期性を持つときは、ＲＸ
Ｙ（丁）二手ノ吉Ｘ（ｔ）ｙ（ｔ−７）ｄｔ多くの実際
の信号処理では１つのチャンネルすなわち情報伝送路で
いくつかの信号を多重化伝送することができるためサン
プリング技法が用いられるが、その処理をデジタル的に
行なう場合にもサンプリングが用いられる。
後者の１例はデジタル炉波であって、サンプリングされ
る信号が連続的か否かにかかわらず、処理すべき信号は
離散信号になる。離散信号はアナログ的またはデジタル
的に処理することができるが、以下の説明ではアナログ
とデジタルとの区別をせず、註記は双方に適用できるも
のとする。連続信号のたたみこみ積分は離散的信号に対
して総和に変換される。
る信号が連続的か否かにかかわらず、処理すべき信号は
離散信号になる。離散信号はアナログ的またはデジタル
的に処理することができるが、以下の説明ではアナログ
とデジタルとの区別をせず、註記は双方に適用できるも
のとする。連続信号のたたみこみ積分は離散的信号に対
して総和に変換される。
例えば、Ｎ−１
ｘ（ｎ）＊ｈ（ｎ）＝ Ｚ ｘ化）ｈ（ｎ−ｋ）ｋ三０
または、Ｘ■＊ｈ（ｎ）＝ご幸三ｈ化）Ｘ（ｎ・ｋ）こ
こで、ｘ（ｎ）…ｘ（ｎ７）＝サンプリング時点ｎ７に
おけるｘ（ｔ）の離散値ｈ（ｎ）…ｈ（ｎ７）＝サンプ
リング時点ｎ丁におけるｈ（ｔ）の離散値７：
サンプリング点の時間間隔Ｎ ：サン
プリング点の数 同様に、離散信号の場合の相関関数は次式で与えられる
。
または、Ｘ■＊ｈ（ｎ）＝ご幸三ｈ化）Ｘ（ｎ・ｋ）こ
こで、ｘ（ｎ）…ｘ（ｎ７）＝サンプリング時点ｎ７に
おけるｘ（ｔ）の離散値ｈ（ｎ）…ｈ（ｎ７）＝サンプ
リング時点ｎ丁におけるｈ（ｔ）の離散値７：
サンプリング点の時間間隔Ｎ ：サン
プリング点の数 同様に、離散信号の場合の相関関数は次式で与えられる
。
ＲＸＹ（ｋ）：台母幸三Ｘ（ｎ）ｙ（ｎ■ｋ）計算の１
例として離散信号の場合においてｘ（ｔ）をＡｉで表わ
し、ｈ（ｔ）またはｙ（ｔ）をＢｉで表わすと共に、信
号は周期性を持ち、１周期に４回サンプリングされる（
Ｎ＝４）ものとすると、たたみこみについては、Ａ（ｎ
）＊Ｂ（ｎ）＝ｎ隼。
例として離散信号の場合においてｘ（ｔ）をＡｉで表わ
し、ｈ（ｔ）またはｙ（ｔ）をＢｉで表わすと共に、信
号は周期性を持ち、１周期に４回サンプリングされる（
Ｎ＝４）ものとすると、たたみこみについては、Ａ（ｎ
）＊Ｂ（ｎ）＝ｎ隼。
Ａ（ｋ）Ｂ（ｎ−ｋ）＝Ａ（０）Ｂ（ｎ）＋Ａ（１）Ｂ
（ｎ−１）十Ａ（２）Ｂ■−２）十ＡＧ）Ｂ（ｎ−３）
同様に相関については、 Ｒ舷）＝章ｋ≧ぐ■Ｂ（ｎ−Ｋ）＝きＡ（ｏ）Ｂ←Ｋ）
十章Ａ（１）Ｂ（・・Ｋ）＋章Ａ（２）Ｂね−Ｋ）＋き
Ａ（３）ＢＱ−Ｋ）上の総和におけるｎ，ｋの値は何れ
も０，１，２，３である。
（ｎ−１）十Ａ（２）Ｂ■−２）十ＡＧ）Ｂ（ｎ−３）
同様に相関については、 Ｒ舷）＝章ｋ≧ぐ■Ｂ（ｎ−Ｋ）＝きＡ（ｏ）Ｂ←Ｋ）
十章Ａ（１）Ｂ（・・Ｋ）＋章Ａ（２）Ｂね−Ｋ）＋き
Ａ（３）ＢＱ−Ｋ）上の総和におけるｎ，ｋの値は何れ
も０，１，２，３である。
この０から始まる添数を１から始め、下方に添数を付し
、信号が周期性を持つ仮定から添数がモジュローＮであ
ることに注意すると、上の総和は次の様に書くことがで
きる。たたみこみｎ＝０：Ａ．Ｂ，十Ａ２Ｂ４十Ａ３８
十Ａ４Ｂ２ｎ＝１：Ａ，Ｂ２十Ａ２Ｂ＋Ａ３Ｂ４十Ａ４
Ｂ３ｎ＝２：Ａ，Ｂ３十Ａ２８十Ａ３Ｂ＋Ａ４Ｂ４ｎ＝
３：Ａ，Ｂ４十Ａ２＆十Ａ３＆十Ａ４Ｂ，相関ｋ＝０：
Ａ，Ｂ，十Ａ２＆十Ａ３Ｂ＋Ａ４Ｂ４ｋ＝１：Ａ，Ｂ４
十Ａ２８十Ａ３＆十Ａ４Ｂ３ｋ＝２：Ａ，Ｂ３十Ａ２８
十Ａ３Ｂ＋Ａ４Ｂ２ｋ＝３：Ａ，Ｂ２十Ａ２８十Ａ３Ｂ
＋Ａ４Ｂ，上の表からどちらの処理においても１組の値
を逐次ずらせて別の絹を作り、その各別の紐の積の和を
作っていることがわかる。
、信号が周期性を持つ仮定から添数がモジュローＮであ
ることに注意すると、上の総和は次の様に書くことがで
きる。たたみこみｎ＝０：Ａ．Ｂ，十Ａ２Ｂ４十Ａ３８
十Ａ４Ｂ２ｎ＝１：Ａ，Ｂ２十Ａ２Ｂ＋Ａ３Ｂ４十Ａ４
Ｂ３ｎ＝２：Ａ，Ｂ３十Ａ２８十Ａ３Ｂ＋Ａ４Ｂ４ｎ＝
３：Ａ，Ｂ４十Ａ２＆十Ａ３＆十Ａ４Ｂ，相関ｋ＝０：
Ａ，Ｂ，十Ａ２＆十Ａ３Ｂ＋Ａ４Ｂ４ｋ＝１：Ａ，Ｂ４
十Ａ２８十Ａ３＆十Ａ４Ｂ３ｋ＝２：Ａ，Ｂ３十Ａ２８
十Ａ３Ｂ＋Ａ４Ｂ２ｋ＝３：Ａ，Ｂ２十Ａ２８十Ａ３Ｂ
＋Ａ４Ｂ，上の表からどちらの処理においても１組の値
を逐次ずらせて別の絹を作り、その各別の紐の積の和を
作っていることがわかる。
２つの処理の相違点はたたみこみの場合に処理の始まる
前に一方の絹の値（この例ではＢｉ）の順序が逆転され
ることである。
前に一方の絹の値（この例ではＢｉ）の順序が逆転され
ることである。
これは「鏡とスライド（ｍｉｎｏｒａｎｄｓｌｉｄｅ）
」というたたみこみの表現に適合する。従って相関の演
算を行なうことのできる装置は、一方の粗の値をその装
置に入力する前に逆順にすればたたみこみの演算を行な
うと考えることができる。逆に一方の絹の入力値を逆順
にすればたたみこみ器を相関器として用いることができ
る。上述の一般化に基づいて円形たたみこみ器または円
形相関器と呼ばれる型のプロセッサが開発されている。
この装置では通常１組の値が乗算器の１組の入力端子に
一定の形態で供給され、他の組の値が逐次後続する乗算
器の他の入力端子に循環的に供給される。これらの乗算
器からの積の値が加算されて相関またはたたみこみの値
を逐次生成する。この値の順序によってその回路がたた
みこみ器であるか相関器であるかがさまる。初期の円形
相関器およびたたみこみ器では、Ｎ点においてサンプリ
ングされた信号を生成するために州個の乗算器とが−１
個の遅延段が用いられた。
」というたたみこみの表現に適合する。従って相関の演
算を行なうことのできる装置は、一方の粗の値をその装
置に入力する前に逆順にすればたたみこみの演算を行な
うと考えることができる。逆に一方の絹の入力値を逆順
にすればたたみこみ器を相関器として用いることができ
る。上述の一般化に基づいて円形たたみこみ器または円
形相関器と呼ばれる型のプロセッサが開発されている。
この装置では通常１組の値が乗算器の１組の入力端子に
一定の形態で供給され、他の組の値が逐次後続する乗算
器の他の入力端子に循環的に供給される。これらの乗算
器からの積の値が加算されて相関またはたたみこみの値
を逐次生成する。この値の順序によってその回路がたた
みこみ器であるか相関器であるかがさまる。初期の円形
相関器およびたたみこみ器では、Ｎ点においてサンプリ
ングされた信号を生成するために州個の乗算器とが−１
個の遅延段が用いられた。
その後の改良によって乗算器と遅延段の数は減少したが
、第２の入力端子が２個必要であるため乗算器が複雑さ
を増した。数の減った遅延段を介して第２組の値を再循
環させることにより、乗算器の複雑さを増すことなく遅
延段と乗算器の数が減少したが、装置中のデータの流れ
を制御するために複数なタイミング回路が必要になった
。
、第２の入力端子が２個必要であるため乗算器が複雑さ
を増した。数の減った遅延段を介して第２組の値を再循
環させることにより、乗算器の複雑さを増すことなく遅
延段と乗算器の数が減少したが、装置中のデータの流れ
を制御するために複数なタイミング回路が必要になった
。
この発明によって、周期性を持つ第１の信号（例えばＡ
）の第２の信号（例えばＢ）に対するたたみこみ、ある
いは相関を行なうための進歩したデジタル回路が得られ
る。
）の第２の信号（例えばＢ）に対するたたみこみ、ある
いは相関を行なうための進歩したデジタル回路が得られ
る。
この発明のデジタル回路は、それぞれが第１及び第２の
入力端子と１つの出力端子とを有する複数個の乗算器（
例えば乗算器１４）と；上記第１の信号から引出されて
この第１の信号の１サイクルを表わす時間的に並列なサ
ンプル（例えばＡｉ，Ａｊ，Ａｋ）の連続する組を、た
たみこみ、あるいは相関を行う順に所定の速度（例えば
遠覆６，）で上記各乗算器の第１の入力端子へ供給する
ための第１のシフトレジス夕（例えばシフトレジスタ１
３，４２）を含む手段と；第２の信号から引出されてこ
の第２の信号を表わすサンプル（例えばＢ，Ｂ２，Ｂ３
）を上記各乗算器の第２の入力端子へ供給する手段と、
を備えている。そして、このデジタル回路では、上記第
１の信号の１サイクルを表わす１組のサンプルを上記シ
フトレジスタの段を介して移送するために必要な期間に
上記乗算器の出力端子において生成される信号の和（例
えば加算器１５で生成される信号の和）は上記第１及び
第２のたたみこみ、あるいは相関を表わし；上記第１の
シフトレジスタはその出力段からその入力段へ上記所定
の速度でサンプルを循環させ；上記第１のシフトレジス
タの段に対応する段を含む第２のシフトレジス夕（例え
ばシフトレジスタ１０，４０）は上記第１の信号の各サ
イクルの連続的に生ずるサンプルを受取って、この受取
ったサンプルを上記所定の通度あるいはこの所定の速度
よりも低い速度で上記第２のシフトレジスタの段に沿っ
て移送し；上記第２のシフトレジスタの段への１サイク
ルのサンプルの移送が完了した時に、転送手段（例えば
ゲート１１）が動作して、上記第１の信号のサンプルを
時間的に並列に上記第２のシフトレジスタの段から上記
第１のシフトレジスタの各段へ転送する；ようにされて
いる。第１図のブロック図は電荷結合装置（以後ＣＣＤ
と呼ぶ）および通常のシフトレジス夕による技法で実現
し得るこの発明の１実施例を示す。
入力端子と１つの出力端子とを有する複数個の乗算器（
例えば乗算器１４）と；上記第１の信号から引出されて
この第１の信号の１サイクルを表わす時間的に並列なサ
ンプル（例えばＡｉ，Ａｊ，Ａｋ）の連続する組を、た
たみこみ、あるいは相関を行う順に所定の速度（例えば
遠覆６，）で上記各乗算器の第１の入力端子へ供給する
ための第１のシフトレジス夕（例えばシフトレジスタ１
３，４２）を含む手段と；第２の信号から引出されてこ
の第２の信号を表わすサンプル（例えばＢ，Ｂ２，Ｂ３
）を上記各乗算器の第２の入力端子へ供給する手段と、
を備えている。そして、このデジタル回路では、上記第
１の信号の１サイクルを表わす１組のサンプルを上記シ
フトレジスタの段を介して移送するために必要な期間に
上記乗算器の出力端子において生成される信号の和（例
えば加算器１５で生成される信号の和）は上記第１及び
第２のたたみこみ、あるいは相関を表わし；上記第１の
シフトレジスタはその出力段からその入力段へ上記所定
の速度でサンプルを循環させ；上記第１のシフトレジス
タの段に対応する段を含む第２のシフトレジス夕（例え
ばシフトレジスタ１０，４０）は上記第１の信号の各サ
イクルの連続的に生ずるサンプルを受取って、この受取
ったサンプルを上記所定の通度あるいはこの所定の速度
よりも低い速度で上記第２のシフトレジスタの段に沿っ
て移送し；上記第２のシフトレジスタの段への１サイク
ルのサンプルの移送が完了した時に、転送手段（例えば
ゲート１１）が動作して、上記第１の信号のサンプルを
時間的に並列に上記第２のシフトレジスタの段から上記
第１のシフトレジスタの各段へ転送する；ようにされて
いる。第１図のブロック図は電荷結合装置（以後ＣＣＤ
と呼ぶ）および通常のシフトレジス夕による技法で実現
し得るこの発明の１実施例を示す。
以下の説明はＣＣＤを用いたものとして行うが、第１図
の相関器およびたたみこみ器には通常のシフトレジスタ
、転送ゲート等も用い得ることは当業者には自明である
。第１図において入力部はＣＣＤシフトレジス夕１０と
、複数個の転送ゲート１１と、タップ付きＣＣＤシフト
レジスタ１２とで構成されている。
の相関器およびたたみこみ器には通常のシフトレジスタ
、転送ゲート等も用い得ることは当業者には自明である
。第１図において入力部はＣＣＤシフトレジス夕１０と
、複数個の転送ゲート１１と、タップ付きＣＣＤシフト
レジスタ１２とで構成されている。
タップ付きシフトレジスタ１２からの第１の出力信号は
複数個の乗算器１４の各第１の入力に第１のオペランド
として供給される。各乗算器１４の第２の入力には第２
のオペランドを表わす第２のサンプル（以後サンプル信
号Ｂ，Ｂ２，馬で表わす）が１つずつ供給される。乗算
器１４からの出力信号は複数個の加算器１５で構成し得
る加算回路により加算されて出力信号を生ずる。前述の
信号Ａの第１の出力サンプル（以後サンプル信号と呼ぶ
）がまず３相クロック信号（ぐ．，Ｊ２，Ｊ３）の反復
率で決まる所定の速度でシフトレジスター０へ送りこま
れる。このシフトレジスタは通常型ＣＣＤ型共に当業者
に公知であるから、詳細な説明は省略する。第１の信号
の１サイクル中のサンプル信号（この例では３個のサン
プル信号）がシフトレジスタ１０の各段に直列に送り込
まれたとき、信号Ｖｃによって各ゲート１１が開かれて
シフトレジスタ１０の各段の内容（サンプル信号）が並
列にタップ付（並列入力）シフトレジスタ１２の対応追
剥こ転送される。シフトレジスタ１２の出力端子はその
入力端子に結合されているので、連続する３相クロック
入力信号によってその各段の内容が所定の速度で循環さ
せられ、出力信号が連続して入力段へ戻って行く。シフ
トレジスター２の内容が循環している間に次の組のサン
プル信号がシフトレジスタ１０へ送りこまれる。装層１
０，１ １，１２の相互接続については個別成分につい
て後述する。第１図の回路の利点はサンプル信号が記憶
され、実時間で連続的に処理されることである。
複数個の乗算器１４の各第１の入力に第１のオペランド
として供給される。各乗算器１４の第２の入力には第２
のオペランドを表わす第２のサンプル（以後サンプル信
号Ｂ，Ｂ２，馬で表わす）が１つずつ供給される。乗算
器１４からの出力信号は複数個の加算器１５で構成し得
る加算回路により加算されて出力信号を生ずる。前述の
信号Ａの第１の出力サンプル（以後サンプル信号と呼ぶ
）がまず３相クロック信号（ぐ．，Ｊ２，Ｊ３）の反復
率で決まる所定の速度でシフトレジスター０へ送りこま
れる。このシフトレジスタは通常型ＣＣＤ型共に当業者
に公知であるから、詳細な説明は省略する。第１の信号
の１サイクル中のサンプル信号（この例では３個のサン
プル信号）がシフトレジスタ１０の各段に直列に送り込
まれたとき、信号Ｖｃによって各ゲート１１が開かれて
シフトレジスタ１０の各段の内容（サンプル信号）が並
列にタップ付（並列入力）シフトレジスタ１２の対応追
剥こ転送される。シフトレジスタ１２の出力端子はその
入力端子に結合されているので、連続する３相クロック
入力信号によってその各段の内容が所定の速度で循環さ
せられ、出力信号が連続して入力段へ戻って行く。シフ
トレジスター２の内容が循環している間に次の組のサン
プル信号がシフトレジスタ１０へ送りこまれる。装層１
０，１ １，１２の相互接続については個別成分につい
て後述する。第１図の回路の利点はサンプル信号が記憶
され、実時間で連続的に処理されることである。
他のシフトレジスタで入力サンプルを回転させると、円
形たたみこみまたは相関の値を連続的に計算して、次の
サンプル群の記憶中（すなわち直列にレジスタ１０の各
段に送りこまれている間）に、これを出力信号端子に供
給することができる。第２図の論理回路図は第１図の回
路に３相クロック信号およびゲート信号ＶＧを供給する
に適するクロック回路を示す。
形たたみこみまたは相関の値を連続的に計算して、次の
サンプル群の記憶中（すなわち直列にレジスタ１０の各
段に送りこまれている間）に、これを出力信号端子に供
給することができる。第２図の論理回路図は第１図の回
路に３相クロック信号およびゲート信号ＶＧを供給する
に適するクロック回路を示す。
第２図の回路の動作は第３図を参照することによりさら
によく理解することができる。クロックパルス源（ＣＬ
Ｋ）２０から第３図ａに示すような基本パルス列が供給
され、これが２つのシフトレジスタ群２１，２２を駆動
する。シフトレジスタ群２１の２個のシフトレジスタか
らの出力信号は／アゲート２３の入力信号として供給さ
れ、このゲート２３は両シフトレジスタがリセットされ
たとき出力信号を発生するが、どちらかのシフトレジス
タがセット状態のときは出力を発しない。ゲート２３の
出力信号はシフトレジスタ群２１の第１のレジスタから
第２のレジスタに順次送られ、第３のシフト信号でこの
シフトレジス夕群２１はリセットされてゲート２３の出
力に出力信号を発生する。第３図ｂ，ｃ，ｄはノアゲー
ト２３の出力信号とシフトレジスタ群２１の第１および
第２のレジスタの出力信号とを示す。シフトレジスタ群
２２はロック信号源２０からの出力パルス９個ごとに出
力パルスを発するように構成されている。この例ではア
ンドゲート２５の出力信号Ｖｃが完全な１組の（１サイ
クル分の）サンプル信号（すなわち３個のサンプル信号
）の記憶が終了したのでこれを回転ごせるシフトレジス
タに送り出すべきであることを示す。ゲート２５の出力
信号は第３図ｅに示す。第４図は個別成分によって示さ
れたこの発明の論理回路図である。２個のシフトレジス
タ４０，４２はそれぞれの各段に印加されるシフト信号
によって前進する。
によく理解することができる。クロックパルス源（ＣＬ
Ｋ）２０から第３図ａに示すような基本パルス列が供給
され、これが２つのシフトレジスタ群２１，２２を駆動
する。シフトレジスタ群２１の２個のシフトレジスタか
らの出力信号は／アゲート２３の入力信号として供給さ
れ、このゲート２３は両シフトレジスタがリセットされ
たとき出力信号を発生するが、どちらかのシフトレジス
タがセット状態のときは出力を発しない。ゲート２３の
出力信号はシフトレジスタ群２１の第１のレジスタから
第２のレジスタに順次送られ、第３のシフト信号でこの
シフトレジス夕群２１はリセットされてゲート２３の出
力に出力信号を発生する。第３図ｂ，ｃ，ｄはノアゲー
ト２３の出力信号とシフトレジスタ群２１の第１および
第２のレジスタの出力信号とを示す。シフトレジスタ群
２２はロック信号源２０からの出力パルス９個ごとに出
力パルスを発するように構成されている。この例ではア
ンドゲート２５の出力信号Ｖｃが完全な１組の（１サイ
クル分の）サンプル信号（すなわち３個のサンプル信号
）の記憶が終了したのでこれを回転ごせるシフトレジス
タに送り出すべきであることを示す。ゲート２５の出力
信号は第３図ｅに示す。第４図は個別成分によって示さ
れたこの発明の論理回路図である。２個のシフトレジス
タ４０，４２はそれぞれの各段に印加されるシフト信号
によって前進する。
サンプル入力信号は第１のシフトレジスタ４０の各段に
送り込まれた後送り込み信号（ＬＯＡＤ）の生成に応じ
て並列に第２のシフトレジス夕４２の各段に送り込まれ
る。シフトしジスタ４２の出力信号は乗算器４４を介し
て加算器１５に供給され、加算器１５は出力信号（ＯＵ
Ｔ）を発生する。
送り込まれた後送り込み信号（ＬＯＡＤ）の生成に応じ
て並列に第２のシフトレジス夕４２の各段に送り込まれ
る。シフトしジスタ４２の出力信号は乗算器４４を介し
て加算器１５に供給され、加算器１５は出力信号（ＯＵ
Ｔ）を発生する。
たたみこみ器の場合の係数または相関器の場合の第２の
入力信号は各乗算器４４の他方の入力（ＣＯＥＦＦ）に
供給される。第５図の回路は第４図の回路とともに用い
るのに適するタイミング回路である。２個のフリップフ
ロップ５１，５２から成る変形スケール４のカウン夕が
クロックパルス源５０からのクロック信号により駆動さ
れ、このパルス源からの出力信号がトリガ可能のフリッ
プフロップ５４によって２で割算される。
入力信号は各乗算器４４の他方の入力（ＣＯＥＦＦ）に
供給される。第５図の回路は第４図の回路とともに用い
るのに適するタイミング回路である。２個のフリップフ
ロップ５１，５２から成る変形スケール４のカウン夕が
クロックパルス源５０からのクロック信号により駆動さ
れ、このパルス源からの出力信号がトリガ可能のフリッ
プフロップ５４によって２で割算される。
このフリップフロップ５４の出力信号が第４図に示す２
個のシフトレジス夕を駆動するシフト信号である。シフ
トレジスタ４０（第４図）に３つのシフト信号（そのサ
ンプル信号のサイクルのサンプルが乗算器１４に現われ
るとき）の送り込み終了後アンドゲート５３の出力信号
が送り込み信号（ＬＯＡＤ）を発生し、この信号によっ
てシフトレジスタ信号４０の内容がシフトレジスタ４２
に転送される。第２のアンドゲート５５は出力タイミン
グ・クロツク（ＯＵＴ）を生成して加算器１５から加算
の結果（和）を表わす信号を送り出す。第６図ａはクロ
ック回路５０の出力、第６図ｂは１′２フリップフロッ
プ５４の出力信号、第６図ｃおよび第６図ｄはそれぞれ
フリップフロップ５１，５２のセット出力信号を示す。
またアンドゲート５３のＬＯＡＤ出力信号は第６図ｅに
、アンドゲート５５の出力クロツクＯＵＴは第６図ｆに
示されている。シフトレジスタを駆動するシフト信号は
第６図ｂに示すものである。この発明を実施する第１図
および第４図の回路には、入力サンプルを回転するため
の補助シフトレジスタが、第２のサイクルの値が第１の
シフトレジスタに送り込まれている間に第１のサイクル
の入力値を乗算器を介して循環させることにより、サン
プルの連続処理を可能にする方法が示されている。
個のシフトレジス夕を駆動するシフト信号である。シフ
トレジスタ４０（第４図）に３つのシフト信号（そのサ
ンプル信号のサイクルのサンプルが乗算器１４に現われ
るとき）の送り込み終了後アンドゲート５３の出力信号
が送り込み信号（ＬＯＡＤ）を発生し、この信号によっ
てシフトレジスタ信号４０の内容がシフトレジスタ４２
に転送される。第２のアンドゲート５５は出力タイミン
グ・クロツク（ＯＵＴ）を生成して加算器１５から加算
の結果（和）を表わす信号を送り出す。第６図ａはクロ
ック回路５０の出力、第６図ｂは１′２フリップフロッ
プ５４の出力信号、第６図ｃおよび第６図ｄはそれぞれ
フリップフロップ５１，５２のセット出力信号を示す。
またアンドゲート５３のＬＯＡＤ出力信号は第６図ｅに
、アンドゲート５５の出力クロツクＯＵＴは第６図ｆに
示されている。シフトレジスタを駆動するシフト信号は
第６図ｂに示すものである。この発明を実施する第１図
および第４図の回路には、入力サンプルを回転するため
の補助シフトレジスタが、第２のサイクルの値が第１の
シフトレジスタに送り込まれている間に第１のサイクル
の入力値を乗算器を介して循環させることにより、サン
プルの連続処理を可能にする方法が示されている。
レジスタ１０および４０１こおける第１サイクルのサン
プルの送り込みの初期遅延を除いて、この発明によるた
たみこみ器または相関器からの出力信号は連続的かつ実
時間に基いて生成される。第４図の回路において乗算器
４４はこれに印加される係数入力Ｂ，〜Ｂ３に依存する
値を持つ加重抵抗で置換することができる。
プルの送り込みの初期遅延を除いて、この発明によるた
たみこみ器または相関器からの出力信号は連続的かつ実
時間に基いて生成される。第４図の回路において乗算器
４４はこれに印加される係数入力Ｂ，〜Ｂ３に依存する
値を持つ加重抵抗で置換することができる。
同様に加算器１５は適当な帰還インピーダンスを用いて
所要のスケール係数を付与した演算増幅加算回路で置換
することができる。このような変更によって加算器１５
からアナログ出力が得られるのは言うまでもないが、第
１図の回路には第４図の回路のように加重抵抗器を都合
よく利用できない。この発明の上記実施例はしジスタ１
０，４０１こおいてサンプル信号をシフトさせ、レジス
ター２，４２において同じ所定の速度ら，でサンプル信
号を回転させるようになっているが、レジスタ１２，４
２における回転の速度ｒ，より小さいある速度ｒ２でサ
ンプル信号をレジスター ０，４川こ送り込むことがで
き、サンプル信号がレジスター２，４２へ転送される前
にレジスター０，４０の各段にオペランドーサンプル信
号が必ず送り込まれるようにするために、転送用の信号
ＶｃおよびＬＯＡＤはシフト速度計２に対して適当に調
時する必要があることが判る。
所要のスケール係数を付与した演算増幅加算回路で置換
することができる。このような変更によって加算器１５
からアナログ出力が得られるのは言うまでもないが、第
１図の回路には第４図の回路のように加重抵抗器を都合
よく利用できない。この発明の上記実施例はしジスタ１
０，４０１こおいてサンプル信号をシフトさせ、レジス
ター２，４２において同じ所定の速度ら，でサンプル信
号を回転させるようになっているが、レジスタ１２，４
２における回転の速度ｒ，より小さいある速度ｒ２でサ
ンプル信号をレジスター ０，４川こ送り込むことがで
き、サンプル信号がレジスター２，４２へ転送される前
にレジスター０，４０の各段にオペランドーサンプル信
号が必ず送り込まれるようにするために、転送用の信号
ＶｃおよびＬＯＡＤはシフト速度計２に対して適当に調
時する必要があることが判る。
第１図はこの発明の好ましい実施例のブロック図、第２
図は第１図の実施例にするタイミングパルス発生器の論
理回路を示す図、第３図は第２図の回路における各信号
の相対関係を示すタイミング図、第４図は個別成分を用
いたこの発明を実施する論理回路を示す図、第５は第４
図の回路に有用なタイミング回路の論理構成図、第６図
は第５図の回路の各点における信号波形を示す図である
。 １０，４０……第２のシフトレジスタ、１１…・・・転
送手段、１２，４２・・・・・・第１のシフトレジスタ
、１４・・…・乗算器、Ａ・・・・・・第１の信号、Ｂ
・・・・・・第２の信号、ｒ．・・・・・・所定の速度
。 才′図才２図 才３図 才４図 才５図 才６図
図は第１図の実施例にするタイミングパルス発生器の論
理回路を示す図、第３図は第２図の回路における各信号
の相対関係を示すタイミング図、第４図は個別成分を用
いたこの発明を実施する論理回路を示す図、第５は第４
図の回路に有用なタイミング回路の論理構成図、第６図
は第５図の回路の各点における信号波形を示す図である
。 １０，４０……第２のシフトレジスタ、１１…・・・転
送手段、１２，４２・・・・・・第１のシフトレジスタ
、１４・・…・乗算器、Ａ・・・・・・第１の信号、Ｂ
・・・・・・第２の信号、ｒ．・・・・・・所定の速度
。 才′図才２図 才３図 才４図 才５図 才６図
Claims (1)
- １ 周期性を持つ第１の信号の第２の信号に対するたた
みこみ、あるいは相関を行なうデジタル回路であつて、
それぞれが第１及び第２の入力端子と１つの出力端子
とを有する複数個の乗算器と、 上記第１の信号から引
出されてこの第１の信号の１サイクルを表わす時間的に
並列なサンプルの連続する組を、たたみこみ、あるいは
相関を行なう順に所定の速度で上記各乗算器の第１の入
力端子へ供給するための第１のシフトレジスタを含む手
段と、 第２の信号から引出されてこの第２の信号を表
わすサンプルを上記各乗算器の第２の入力端子へ供給す
る手段と、を備え、 上記第１の信号の１サイクルを表
わす１組のサンプルを上記シフトレジスタの段を介して
移送するために必要な期間に上記乗算器の出力端子にお
いて生成される信号の和は上記第１及び第２の信号のた
たみこみ、あるいは相関を表わし、 上記第１のシフト
レジスタはその出力段からその入力段へ上記所定の速度
でサンプルを循環させ、 上記第１のシフトレジスタの
段に対応する段を含む第２のシフトレジスタは上記第１
の信号の各サイクルの連続的に生ずるサンプルを受取つ
て、この受取つたサンプルを上記所定の速度あるいはこ
の所定の速度よりも低い速度で上記第２のシフトレジス
タの段に沿つて移送し、 上記第２のシフトレジスタの
段への１サイクルのサンプルの移送が完了した時に、転
送手段が動作して、上記第１の信号のサンプルを時間的
に並列に上記第２のシフトレジスタの段から上記第１の
シフトレジスタの各段へ転送する、ように構成されたデ
ジタル回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US863233 | 1977-12-22 | ||
| US05/863,233 US4161033A (en) | 1977-12-22 | 1977-12-22 | Correlator/convolver using a second shift register to rotate sample values |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5491160A JPS5491160A (en) | 1979-07-19 |
| JPS6037513B2 true JPS6037513B2 (ja) | 1985-08-27 |
Family
ID=25340641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53157358A Expired JPS6037513B2 (ja) | 1977-12-22 | 1978-12-19 | デジタル回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4161033A (ja) |
| JP (1) | JPS6037513B2 (ja) |
| GB (1) | GB2012083B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE2936535A1 (de) * | 1979-09-10 | 1981-04-02 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur sensorgesteuerten entfernungsmessung |
| US4347580A (en) * | 1980-07-21 | 1982-08-31 | The United States Of America As Represented By The Secretary Of The Navy | Array convolver/correlator |
| US4352194A (en) * | 1980-07-25 | 1982-09-28 | Rca Corporation | System and method for frequency discrimination |
| US4370726A (en) * | 1980-07-25 | 1983-01-25 | Rca Corporation | Signal correlation means employing charged-coupled device type shift registers |
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| FR2509477A1 (fr) * | 1981-07-08 | 1983-01-14 | Rech Const Electro Et | Dispositif de correlation en temps reel pour prospection sismique |
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| US4644488A (en) * | 1983-10-12 | 1987-02-17 | California Institute Of Technology | Pipeline active filter utilizing a booth type multiplier |
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| US4750144A (en) * | 1985-12-31 | 1988-06-07 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Real time pipelined system for forming the sum of products in the processing of video data |
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| US5025471A (en) * | 1989-08-04 | 1991-06-18 | Scott Instruments Corporation | Method and apparatus for extracting information-bearing portions of a signal for recognizing varying instances of similar patterns |
| US5093846A (en) * | 1990-06-15 | 1992-03-03 | Sundstrand Data Control, Inc. | Signal acquisition using modulation by a preselected code group |
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| EP1566906A4 (en) * | 2002-11-28 | 2007-07-25 | Fujitsu Ltd | DELAY DETECTION DEVICE AND CORRELATOR |
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| US9100165B2 (en) * | 2005-06-27 | 2015-08-04 | John W. Bogdan | Direct data recovery |
| DE102007022978A1 (de) | 2007-05-15 | 2008-11-20 | Atmel Germany Gmbh | Korrelationsvorrichtung |
| US8744481B2 (en) * | 2008-06-24 | 2014-06-03 | Telefonaktiebolaget L M Ericsson (Publ) | Method for providing geographical position related information in a wireless network |
| US9136891B2 (en) * | 2011-12-12 | 2015-09-15 | John W. Bogdan | Adaptive data decoding |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3670151A (en) * | 1970-06-05 | 1972-06-13 | Us Navy | Correlators using shift registers |
| NL7306902A (ja) * | 1972-05-26 | 1973-11-28 | ||
| US3831013A (en) * | 1973-02-20 | 1974-08-20 | Us Navy | Correlators using shift registers |
| SU468247A1 (ru) * | 1974-02-05 | 1975-04-25 | Морской гидрофизический институт АН УССР | Цифровой коррел тор |
| US4025772A (en) * | 1974-03-13 | 1977-05-24 | James Nickolas Constant | Digital convolver matched filter and correlator |
| US3942035A (en) * | 1974-06-24 | 1976-03-02 | Texas Instruments Incorporated | Charge coupled device signal processing apparatus using chirp-Z-transform techniques |
| US3987292A (en) * | 1975-06-02 | 1976-10-19 | The United States Of America As Represented By The Secretary Of The Navy | Discrete Fourier transform via cross correlation charge transfer device |
| US3980873A (en) * | 1975-06-27 | 1976-09-14 | Aeronutronic Ford Corporation | Digital convolutional filter |
-
1977
- 1977-12-22 US US05/863,233 patent/US4161033A/en not_active Expired - Lifetime
-
1978
- 1978-12-19 JP JP53157358A patent/JPS6037513B2/ja not_active Expired
- 1978-12-20 GB GB7849234A patent/GB2012083B/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5491160A (en) | 1979-07-19 |
| GB2012083B (en) | 1982-06-09 |
| US4161033A (en) | 1979-07-10 |
| GB2012083A (en) | 1979-07-18 |
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