JP2002026692A - アダプティブフィルタおよびアダプティブフィルタのタップ係数更新方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が小さく、消費電力の小さい、アダ
プティブフィルタを提供する。 【解決手段】 入力データを遅延させた遅延データを発
生するとともに、遅延データとタップ係数とに基づいて
推定データを算出するタップ１００、２００と、各タッ
プにおいて算出された推定データを加算して全体の推定
データを算出する加算器３００と、全体の推定データに
基づいて、誤差データを生成するエラー量算出部４００
と、タップ１００、２００に対応する遅延データを順次
選択して、選択された遅延データと誤差データとに基づ
いて、各遅延回路毎のタップ係数を順次算出する、複数
のタップに対して１個配置された係数算出回路と、係数
算出回路により算出されたタップ係数に対応するタップ
に、タップ係数を順次送信するタップ係数選択部６００
とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル通信装置
に用いられるアダプティブフィルタに関し、特に、消費
電力の少ないアダプティブフィルタに関する。

【０００２】

【従来の技術】未知システムからの入力信号と、その入
力信号が入力されたフィルタの出力信号とから、未知シ
ステムのパラメータ（たとえば、インパルス応答）を推
定する、いわゆる学習機能を持ったフィルタは、アダプ
ティブフィルタと呼ばれる。このアダプティブフィルタ
を用いて、デジタル通信回路におけるエコーキャンセ
ラ、ノイズキャンセラ、ハウリングキャンセラ、適応等
化器などが実現される。このような用途に用いられるア
ダプティブフィルタは、複数の遅延回路を含み、複数の
遅延回路毎のタップ係数を逐次更新することを繰返し
て、未知システムの推定を行なう。

【０００３】従来のアダプティブフィルタにおいてタッ
プ係数を更新するタップ係数更新部は、入力信号のサン
プリング時間の周期でタップ係数を更新していた。タッ
プ係数をサンプリング時間の周期で更新することによ
り、頻繁にタップ係数が更新される。これにより、たと
えば、信号の歪みが変動するデジタル通信回路に対し
て、歪み除去時間が短縮するという効果を実現する。

【０００４】このように、タップ係数をサンプリング時
間の周期で更新するアダプティブフィルタは、複数の遅
延回路を縦続接続して、複数の遅延回路毎にタップ係数
更新部を設けていた。図１２〜図１７を参照して、従来
のアダプティブフィルタの構造および動作について説明
する。

【０００５】図１２を参照して、従来のアダプティブフ
ィルタは、Ｉ（In-pulse channel）チャンネル用のＦＦ
Ｅ（Feed Forward linear transversal Equalizer）部
１１００およびＱチャンネル（Quadrature-pluse chann
el）用のＦＦＥ部１１１０と、Ｉチャンネル用のＤＦＥ
部（Decision Feedback Equalizer）１１２０およびＱ
チャンネル用のＤＦＥ部１１３０と、エラー量判定部１
４００とを含む。

【０００６】ＩチャンネルのＦＦＥ部１１００とＱチャ
ンネルのＦＦＥ部１１１０とは、同じ構造である。Ｉチ
ャンネルのＤＦＥ部１１２０とＱチャンネルのＤＥＦ部
１１３０とは、同じ構造である。ＦＦＥ部１１００、１
１１０への入力信号は、それぞれＩチャンネルの入力デ
ータおよびＱチャンネルの入力データである。それに対
して、ＤＦＥ部１１２０、１１４０への入力信号は、そ
れぞれＩチャンネルの誤差データおよびＱチャンネルの
誤差データである。

【０００７】ＩチャンネルのＦＦＥ部１１００は、縦続
接続された、第１段目の遅延回路であるタップ１１０２
と、第２段目のタップ１１０４と、第３段目のタップ１
１０６と、センタータップ１１０８とを含む。

【０００８】第１段目のタップ１１０２には、その入力
端子Ｃ１に外部の復調器などからサンプリング時間Ｔ毎
にデータが入力される。第１段目のタップ１１０２は、
入力されたデータを所定時間遅延する処理を行なう。そ
の後、第１段目のタップ１１０２は、出力端子Ｃ２から
遅延されたデータを出力する。第１段目のタップ１１０
２から出力された、遅延されたデータは、後段である第
２段目のタップ１１０４の入力端子Ｃ１へ入力される。

【０００９】また、遅延素子１１０９は、外部の復調器
などからサンプリング時間Ｔ毎に入力されるデータを、
第１段目のタップ１１０２の入力端子Ｃ１への入力時点
を基準として４Ｔ遅延する処理を行なう。

【００１０】第１段目のタップ１１０２には、その入力
端子Ｄ１に遅延素子１１０９から４Ｔ遅延されたデータ
が入力される。第１段目のタップ１１０２は、入力され
たデータ（４Ｔ遅延）を所定時間遅延する処理を行な
う。その後、第１段目のタップ１１０２は、出力端子Ｄ
２から遅延されたデータを出力する。第１段目のタップ
１１０２から出力された、遅延されたデータは、後段で
ある第２段目のタップ１１０４の入力端子Ｄ１へ入力さ
れる。

【００１１】エラー量判定部１４００は、誤差データを
算出して出力する。センタータップ１１０８は、その入
力端子Ｅ１にエラー量判定部１４００から入力された誤
差データを所定時間遅延する処理を行なう。その後、セ
ンタータップ１１０８は、出力端子Ｅ２から遅延された
誤差データを出力する。センタータップ１１０８から出
力された、遅延された誤差データは、前段である第３番
目のタップ１１０６の入力端子Ｅ１へ入力される。

【００１２】なお、ＱチャンネルのＦＦＥ部１１１０、
ＩチャンネルのＤＦＥ部１１２０、ＱチャンネルのＤＦ
Ｅ部１１３０は、それぞれ、ＩチャンネルのＦＦＥ部１
１００と同じ構造であるため、ここでの詳細な説明は繰
返さない。

【００１３】図１３を参照して、センタータップ１１０
８は、入力端子Ｃ１から入力されたデータを順次遅延さ
せる遅延素子１２２８、１２３０、１２３２と、遅延素
子１２２８の出力、遅延素子１２３０の出力、遅延素子
１２３２の出力および遅延素子１２３２の入力のいずれ
かの信号を順次選択して出力する選択回路１２３４と、
選択回路１２３４に接続され、選択回路１２３４により
選択された入力データとタップ係数とを乗算する乗算器
１２３６と、入力端子Ｄ１から入力されたデータ（４Ｔ
遅延）を順次遅延させる遅延素子１２０２、１２０４、
１２０６と、遅延素子１２０２の出力、遅延素子１２０
４の出力、遅延素子１２０６の出力および遅延素子１２
０６の入力のいずれかの信号を選択して出力する選択回
路１２０８と、選択回路１２０８に接続され、選択回路
１２０８により選択された入力データと入力端子Ｅ１か
ら入力された誤差データとを乗算する乗算器１２１２
と、乗算器１２１２からの出力信号に基づいてタップ係
数を算出して、係数レジスタ１２２０、１２２２、１２
２４、１２２６に格納するタップ係数算出部１２１０
と、乗算器１２３６から出力されたタップ係数と入力デ
ータとの乗算結果である推定データをこのセンタータッ
プ１１０８に含まれる４段分のタップについて加算する
加算回路１２４６と、入力端子Ｅ１から入力された誤差
データを遅延させる遅延素子１２３８とを含む。加算回
路１２４６は、乗算結果である推定データを加算する加
算器１２４０と、推定データを一時的に記憶するレジス
タ１２４２と、複数の入力信号を処理するマルチプレク
サ１２４４とを含む。なお、センタータップ１１０８の
第１段目のタップにおける推定データの初期値は０であ
る。また、この加算回路１２４６により加算された４段
分の推定データは、出力端子Ｂから出力され、前段のタ
ップ１１０６の入力端子Ａに入力される。

【００１４】図１３における遅延素子１２０２、１２０
４、１２０６、１２２８、１２３０、１２３２、１２３
８は、サンプリング周波数で動作し、係数レジスタ１２
２０、１２２２、１２２４、１２２６、レジスタ１２４
２、選択回路１２０８、１２３４、マルチプレクサ１２
４４は、サンプリング周波数の４倍の速度で動作する。

【００１５】図１４を参照して、タップ１１０２、１１
０４、１１０６の各々は、以下の３点を除いて、センタ
ータップ１１０８と同じ構造である。第１点目は、加算
回路１２９６において算出される推定データは入力端子
Ａから入力された前段のタップまでの推定データに加算
されること、第２点目は、入力データが出力端子Ｃ２に
出力され後段のタップの入力端子Ｃ１へ入力されるこ
と、第３点目は、入力データ（４Ｔ遅延）が出力端子Ｄ
２に出力され後段のタップの入力端子Ｄ１へ入力される
ことである。これ以外のタップ１１０２、１１０４、１
１０６の構造は、センタータップ１１０８と同じである
ため、ここでの詳細な説明は繰返さない。なお、図１４
に示す選択回路１２５８、タップ係数算出部１２６０、
選択回路１２８４および加算回路１２９６は、図１３に
示す選択回路１２０８、タップ係数算出部１２１０、選
択回路１２３４および加算回路１２４６にそれぞれ相当
する。

【００１６】タップ係数算出部１２１０、１２６０にお
いて、タップ係数Ｃｋは、以下の式で算出される。 ［式１］ Ｃｋ,ｎｅｘｔ＝Ｃｋ−Δ×Ｅ×Ｘ（Ｌ−ｋ）^* ここで、Ｘ（Ｌ−ｋ）^*は、複素数としての入力データ
列Ｘ（Ｌ−ｋ）の共役複素数、Δは、ステップ数と呼ば
れる微小な正の定数、Ｃｋは前回算出したタップ係数で
ある。式１に従って、タップ係数Ｃｋが更新され、更新
されたタップ係数Ｃｋに基づいて、推定データが算出さ
れる。

【００１７】以上のような構造により、従来のアダプテ
ィブフィルタは、以下のように動作する。第１段目のタ
ップ１１０２の出力端子Ｂから１６段分（４段×４タッ
プ）の推定データが出力される。１６段分の推定データ
は、エラー量判定部１４００に入力される。エラー量判
定部１４００は、入力された推定データに基づいて、予
めテーブルに記憶しておいた目標データを算出する。エ
ラー量判定部１４００は、算出された目標データと推定
データとの差を誤差データとして算出し、センタータッ
プ１１０８の入力端子Ｅ１へ入力する。入力された誤差
データに基づいてタップ係数算出部１２１０、１２６０
により新たなタップ係数が算出され、係数レジスタ１２
２０〜１２２６、１２７０〜１２７６のデータが更新さ
れる。この演算サイクルがサンプリング時間Ｔ毎に反復
して行なわれる。このようにして、タップ係数が伝送路
の歪み特性に合致した最適な値へと変化して、歪みのな
い推定データが出力データとして第１段目の出力端子Ｂ
から出力される。

【００１８】このような従来のアダプティブフィルタの
動作、特にタップ係数の更新動作について、図１５〜図
１７のタイムチャートを参照して、さらに詳しく説明す
る。

【００１９】図１５に、第１段目のタップ１１０２の入
力端子Ｃ１から入力され、第１段目のタップ１１０２の
出力端子Ｃ２から出力され後段のタップの入力端子Ｃ１
に入力されるデータのタイムチャートを示す。図１５に
おけるタップ名称および信号名称は、図１３および図１
４に示すタップ名称および信号名称に対応している。図
１５に示すように、遅延素子１２２８、１２３０、１２
３２、１２７８、１２８０、１２８２により入力データ
は順次遅延され、遅延された入力データとタップ係数と
が各タップにて４回乗算され、４段分の乗算結果が４タ
ップ分加算され、推定データが得られる。この推定デー
タはエラー量判定部１４００に入力されて、この推定デ
ータに基づいて目標データが算出され、目標データと推
定データとの差が誤差データとして算出される。たとえ
ば、図１５に示すＤＸ０１データ〜ＤＸ１６データまで
の入力データと各々のタップ係数とに基づいて算出され
た誤差データがＥＲＲ４データになり、ＤＸ０２データ
〜ＤＸ１７データまでの入力データと各々のタップ係数
とに基づいて算出された誤差データがＥＲＲ５データに
なる。

【００２０】図１６に、第１段目のタップ１１０２の入
力端子Ｄ１から入力され、第１段目のタップ１１０２の
出力端子Ｄ２から出力され後段のタップの入力端子Ｄ１
に入力されるデータ（４Ｔ遅延）のタイムチャートを示
す。図１６における信号名称は、図１３および図１４に
示す信号名称と同じものである。図に示すように、遅延
素子１２０２、１２０４、１２０６、１２５２、１２５
４、１２５６により入力データ（４Ｔ遅延）は順次遅延
され、遅延された入力データと誤差データとに基づいて
各タップの各段におけるタップ係数が算出される。

【００２１】図１７を参照して、たとえば、ＥＲＲ４デ
ータとＤ２Ｘ０１データとに基づいて、センタータップ
１１０８の第１段目のタップ係数Ｃ１データが係数算出
部１２１０により算出される。同じように、ＥＲＲ４デ
ータとＤ２Ｘ０２データとに基づいて、センタータップ
１１０８の第２段目のタップ係数Ｃ２データが、ＥＲＲ
４データとＤ２Ｘ０３データとに基づいて、センタータ
ップ１１０８の第３段目のタップ係数Ｃ３データが、Ｅ
ＲＲ４データとＤ２Ｘ０４データとに基づいて、センタ
ータップ１１０８の第４段目のタップ係数Ｃ４データ
が、係数算出部１２１０により、それぞれ算出される。
算出されたタップ係数により係数レジスタ１２２０〜１
２２６のタップ係数が更新される。更新された係数レジ
スタのタップ係数が出力され、入力データと乗算されて
推定データが算出される。新たに算出された、図１７に
示すタップ係数Ｃ１データ、Ｃ２データ、Ｃ３データ、
Ｃ４データは、図１５に示すＤＸ０６データ、ＤＸ０７
データ、ＤＸ０８データ、ＤＸ０９データとそれぞれ乗
算され、乗算結果が１６タップ分加算された推定データ
に基づいて誤差データであるＥＲＲ９データが算出され
る。このようなタップ係数の更新処理が、サンプリング
時間Ｔ毎に行なわれる。

【００２２】

【発明が解決しようとする課題】上述のように、従来の
アダプティブフィルタにおいては、サンプリング時間毎
にタップ係数を算出し更新していた。デジタル通信回路
における信号の歪みが固定に近く変動しない有線伝送路
などに対しては、タップ係数は収束しやすく、タップ係
数をサンプリング時間毎に更新しても、タップ係数はほ
とんど変化しない。このため、タップ係数が収束した以
降においては、タップ係数をサンプリング時間毎に更新
することは、過剰計算になっているだけで、消費電力の
点で問題がある。また、各遅延回路毎にタップ係数更新
部を設けているので、共通する回路が重複しており、回
路規模の点で問題がある。

【００２３】本発明は、上述の課題を解決するためにな
されたものであって、回路規模が小さく、消費電力の小
さい、アダプティブフィルタおよびアダプティブフィル
タの係数更新方法を提供することである。

【００２４】

【課題を解決するための手段】第１の発明に係るアダプ
ティブフィルタは、第１の信号を受け、第１の信号を遅
延させた遅延信号を発生するとともに、遅延信号とタッ
プ係数とに基づいて推定信号を算出する複数の遅延回路
と、複数の遅延回路に接続され、複数の遅延回路の推定
信号を加算して全体の推定信号を算出する加算回路と、
加算回路に接続され、全体の推定信号に基づいて、第２
の信号を生成する信号生成回路と、信号生成回路に接続
され、複数の遅延回路に対応する遅延信号を順次選択し
て、選択された遅延信号と第２の信号とに基づいて、各
遅延回路毎のタップ係数を順次算出する係数算出回路
と、係数算出回路と複数の遅延回路とに接続され、係数
算出回路により算出されたタップ係数に対応する遅延回
路に、タップ係数を順次送信する選択回路とを含む。

【００２５】第１の発明によると、アダプティブフィル
タにおいて、複数の遅延回路に対して、たとえば、係数
算出回路を１個配置する。１個の係数算出回路は、複数
の遅延回路のタップ係数を、順次算出する。各遅延回路
毎に算出されたタップ係数を用いて、各遅延回路毎に推
定信号が算出される。その結果、遅延回路毎に係数算出
回路を設けていないため、回路規模が小さく、消費電力
の小さい、アダプティブフィルタを提供することができ
る。

【００２６】第２の発明に係るアダプティブフィルタ
は、第１の入力信号を受け、第１の入力信号を遅延した
第１の出力信号と、第２の入力信号を受け、第２の入力
信号を遅延した第２の出力信号とを出力する複数の遅延
回路を含むアダプティブフィルタであって、複数の遅延
回路は、Ｍ番目の遅延回路からの第１の出力信号がＭ＋
１番目の遅延回路の第１の入力信号になるように、か
つ、Ｍ＋１番目の遅延回路からの第２の出力信号がＭ番
目の遅延回路に入力される第２の入力信号になるよう
に、縦続接続され、各遅延回路は、縦続接続された前段
の遅延回路からの第１の出力信号を保持する第１の保持
回路と、縦続接続された後段の遅延回路からの第２の出
力信号を保持する第２の保持回路とを含み、アダプティ
ブフィルタは、各遅延回路の第１の保持回路と第２の保
持回路とに接続され、各遅延回路毎に第１の出力信号と
第２の出力信号とを順次選択して出力する選択回路と、
選択回路に接続され、遅延回路の第１の出力信号と第２
の出力信号とに基づいて、各遅延回路毎のタップ係数を
順次算出する係数算出回路とを含み、各遅延回路は、さ
らに、係数算出回路に接続され、遅延回路毎のタップ係
数と前段の遅延回路からの第１の出力信号とを乗算する
乗算器を含み、アダプティブフィルタは、さらに、複数
の乗算器の乗算結果を順次加算して推定信号を出力する
加算器と、加算器に接続され、推定信号と予め定められ
た目標信号との差を算出して、第２の入力信号として遅
延回路に出力する判定回路とを含む。

【００２７】第２の発明によると、たとえば、第１の保
持回路によりサンプリング時間のＮ倍の時間保持した第
１の出力信号と、第２の保持回路によりサンプリング時
間のＮ倍の時間保持した第２の出力信号とに基づいて、
係数算出回路は、サンプリング時間のＮ回に１回、各遅
延回路毎のタップ係数を順次算出する。その結果、遅延
回路毎に係数算出回路を設けず、係数算出回路はサンプ
リング時間のＮ回に１回しかタップ係数を算出しないた
め、回路規模が小さく、消費電力の小さい、アダプティ
ブフィルタを提供することができる。

【００２８】第３の発明に係るアダプティブフィルタ
は、第２の発明の構成に加えて、第１の保持回路は、第
１の出力信号をサンプリング時間のＮ倍の時間保持する
回路を含み、第２の保持回路は、第２の出力信号をサン
プリング時間のＮ倍の時間保持する保持する回路を含
み、係数算出回路は、遅延回路の第１の出力信号と第２
の出力信号とに基づいて、各遅延回路毎のタップ係数を
Ｎ回のサンプリング毎に１回算出する回路を含み、各遅
延回路は、係数算出回路により算出されたタップ係数を
サンプリング時間のＮ倍の時間保持する第３の保持回路
をさらに含む。

【００２９】第３の発明によると、第１の保持回路によ
りサンプリング時間のＮ倍の時間保持した第１の出力信
号と、第１の保持回路によりサンプリング時間のＮ倍の
時間保持した第２の出力信号とに基づいて、係数算出回
路は、サンプリング時間のＮ回に１回、各遅延回路毎の
タップ係数を順次算出する。その結果、遅延回路毎に係
数算出回路を設けず、サンプリング時間のＮ回に１回し
かタップ係数を算出しないため、回路規模が小さく、消
費電力の小さい、アダプティブフィルタを提供すること
ができる。

【００３０】第４の発明に係るアダプティブフィルタ
は、第１または第２の発明の構成に加えて、係数算出回
路は、複数の遅延回路に対して１個であるアダプティブ
フィルタである。

【００３１】第４の発明によると、遅延回路毎に係数算
出回路を設けず、複数の遅延回路に対して１個の係数算
出回路であるため、回路規模が小さく、消費電力の小さ
い、アダプティブフィルタを提供することができる。

【００３２】第５の発明に係るアダプティブフィルタ
は、第１または第２の発明の構成に加えて、係数算出回
路は、アダプティブフィルタが使用される伝送路に適合
するタップ係数の初期値を予め読込み、初期値に基づい
て各遅延回路のタップ係数を順次算出する回路を含む。

【００３３】第５の発明によると、伝送路に適合する初
期値に基づいてタップ係数を算出するため歪み除去時間
を短くすることができる、アダプティブフィルタを提供
することができる。

【００３４】第６の発明に係るアダプティブフィルタの
タップ係数更新方法は、第１の入力信号を受け、第１の
入力信号を遅延した第１の出力信号と、第２の入力信号
を受け、第２の入力信号を遅延した第２の出力信号とを
出力する複数の遅延回路を含むアダプティブフィルタの
タップ係数更新方法であって、複数の遅延回路は、Ｍ番
目の遅延回路からの第１の出力信号がＭ＋１番目の遅延
回路の第１の入力信号になるように、かつ、Ｍ＋１番目
の遅延回路からの第２の出力信号がＭ番目の遅延回路に
入力される第２の入力信号になるように、縦続接続さ
れ、各遅延回路は、遅延回路毎のタップ係数と前段の遅
延回路からの第１の出力信号とを乗算する乗算器を含
み、アダプティブフィルタは、複数の乗算器の乗算結果
を順次加算して推定信号を出力する加算器と、推定信号
と予め定められた目標信号との差を第２の入力信号とし
て算出して、遅延回路に出力する判定回路とを含み、ア
ダプティブフィルタのタップ係数更新方法は、縦続接続
された前段の遅延回路からの第１の出力信号を保持する
第１の保持ステップと、縦続接続された後段の遅延回路
からの第２の出力信号を保持する第２の保持ステップ
と、各遅延回路毎に、第１の保持ステップにて保持した
第１の出力信号と、第２の保持ステップにて保持した第
２の出力信号とを順次選択して出力する選択ステップ
と、選択ステップにて選択した、遅延回路の第１の出力
信号と第２の出力信号とに基づいて、各遅延回路毎のタ
ップ係数を順次算出する係数算出ステップとを含む。

【００３５】第６の発明によると、アダプティブフィル
タにおいて、たとえば、第１の保持ステップにてサンプ
リング時間のＮ倍の時間保持した第１の出力信号と、第
２の保持ステップにてサンプリング時間のＮ倍の時間保
持した第２の出力信号とに基づいて、係数算出ステップ
にて、サンプリング時間のＮ回に１回、各遅延回路毎の
タップ係数を順次算出する。その結果、複数の遅延回路
に対して、サンプリング時間のＮ回に１回しかタップ係
数を更新しないため、消費電力の小さい、アダプティブ
フィルタの係数更新方法を提供することができる。

【００３６】第７の発明に係るアダプティブフィルタの
タップ係数更新方法は、第６の発明の構成に加えて、第
１の保持ステップは、第１の出力信号をサンプリング時
間のＮ倍の時間保持するステップを含み、第２の保持ス
テップは、第２の出力信号をサンプリング時間のＮ倍の
時間保持する保持するステップを含み、係数算出ステッ
プは、遅延回路の第１の出力信号と第２の出力信号とに
基づいて、各遅延回路毎のタップ係数をＮ回のサンプリ
ング毎に１回算出するステップを含み、アダプティブフ
ィルタのタップ係数更新方法は、係数算出ステップにて
算出したタップ係数をサンプリング時間のＮ倍の時間保
持する第３の保持ステップをさらに含む。

【００３７】第７の発明によると、第１の保持ステップ
にてサンプリング時間のＮ倍の時間保持した第１の出力
信号と、第２の保持ステップにてサンプリング時間のＮ
倍の時間保持した第２の出力信号とに基づいて、係数算
出ステップにて、サンプリング時間のＮ回に１回、各遅
延回路毎のタップ係数を順次算出する。その結果、複数
の遅延回路に対して、サンプリング時間のＮ回に１回し
かタップ係数を更新しないため、消費電力の小さい、ア
ダプティブフィルタの係数更新方法を提供することがで
きる。

【００３８】第８の発明に係るアダプティブフィルタの
タップ係数更新方法は、第６の発明の構成に加えて、ア
ダプティブフィルタが使用される伝送路に適合するタッ
プ係数の初期値を予め読込む読込ステップをさらに含
み、係数算出ステップは、初期値に基づいて、各遅延回
路毎のタップ係数を順次算出するステップを含む。

【００３９】第８の発明によると、伝送路に適合する初
期値に基づいてタップ係数を算出するため歪み除去時間
を短くすることができる、アダプティブフィルタの係数
更新方法を提供することができる。

【００４０】

【発明の実施の形態】以下、図面を参照しつつ、本発明
の実施の形態について説明する。以下の説明では、同一
の部品には同一の符号を付してある。それらの名称およ
び機能も同じである。したがってそれらについての詳細
な説明は繰返さない。

【００４１】図１を参照して、本発明の実施の形態に係
るアダプティブフィルタは、入力データを遅延させた遅
延データを発生するとともに、遅延データとタップ係数
とに基づいて推定データを算出するセンタータップ２０
０および複数のタップ１００と、センタータップ２００
および複数のタップ１００に接続され、各タップにおい
て算出された推定データを加算して全体の推定データを
算出する加算回路３００と、加算回路３００に接続さ
れ、全体の推定データに基づいて、誤差データを生成す
るエラー量判定回路４００と、エラー量判定回路４００
に接続され、センタータップ２００および複数のタップ
１００に対応する遅延データを順次選択して、選択され
た遅延データと誤差データとに基づいて、各遅延回路毎
のタップ係数を順次算出するタップ係数算出部４５０
と、タップ係数算出部４５０とセンタータップ２００お
よび複数のタップ１００とに接続され、タップ係数算出
部４５０により算出されたタップ係数に対応するタップ
に、タップ係数を順次送信するタップ係数選択部６００
とを含む。エラー量判定回路４００は、全体の推定デー
タに基づいて予め記憶されたテーブルから目標データを
算出する。エラー量判定回路４００は、算出された目標
データと推定データとの差を誤差データとして算出す
る。

【００４２】本実施の形態に係るアダプティブフィルタ
の構造について、さらに詳しく説明する。

【００４３】図２を参照して、本実施の形態に係るアダ
プティブフィルタは、Ｉチャンネル用のＦＦＥ部１００
およびＱチャンネル用のＦＦＥ部１１０と、Ｉチャンネ
ル用のＤＦＥ部１２０およびＱチャンネル用のＤＦＥ部
１３０と、エラー量判定部４００とを含む。ＦＦＥ部
は、センタータップに先行して現れる歪み成分（プリカ
ーサと呼ばれる）を専ら除去する。ＤＦＥ部は、センタ
ータップに後続して現れる歪み成分（ポストカーサと呼
ばれる）を専ら除去する。

【００４４】ＩチャンネルのＦＦＥ部１００とＱチャン
ネルのＦＦＥ部１１０とは、同じ構造である。Ｉチャン
ネルのＤＦＥ部１２０とＱチャンネルのＤＥＦ部１３０
とは、同じ構造である。ＦＦＥ部１００、１１０への入
力信号は、それぞれＩチャンネルの入力データおよびＱ
チャンネルの入力データである。それに対して、ＤＦＥ
部１２０、１４０への入力信号は、それぞれＩチャンネ
ルの誤差データおよびＱチャンネルの誤差データであ
る。

【００４５】ＩチャンネルのＦＦＥ部１００は、縦続接
続された、第１段目の遅延回路であるタップ１０２と、
第２段目のタップ１０４と、第３段目のタップ１０６
と、センタータップ１０８とを含む。

【００４６】第１段目のタップ１０２には、その入力端
子Ｃ１に外部の復調器などからサンプリング時間Ｔ毎に
データが入力される。第１段目のタップ１０２は、入力
されたデータを所定時間遅延する処理を行なう。その
後、第１段目のタップ１０２は、出力端子Ｃ２から遅延
されたデータを出力する。第１段目のタップ１０２から
出力された、遅延されたデータは、後段である第２段目
のタップ１０４の入力端子Ｃ１へ入力される。

【００４７】また、遅延素子１０９は、外部の復調器な
どからサンプリング時間Ｔ毎に入力されるデータを、第
１段目のタップ１０２の入力端子Ｃ１への入力時点を基
準として４Ｔ遅延する処理を行なう。

【００４８】第１段目のタップ１０２は、入力されたデ
ータ（４Ｔ遅延）を所定時間遅延する処理を行なう。そ
の後、第１段目のタップ１０２は、出力端子Ｄ２から遅
延されたデータを出力する。第１段目のタップ１０２か
ら出力された、遅延されたデータは、後段である第２段
目のタップ１０４の入力端子Ｄ１へ入力される。

【００４９】エラー量判定部４００は、誤差データを算
出して出力する。センタータップ１０８は、エラー量判
定部４００からその入力端子Ｅ１に入力された誤差デー
タを所定時間遅延する処理を行なう。その後、センター
タップ１０８は、出力端子Ｅ２から遅延された誤差デー
タを出力する。センタータップ１０８から出力された、
遅延された誤差データは、前段である第３番目のタップ
１０６の入力端子Ｅ１へ入力される。

【００５０】なお、ＱチャンネルのＦＦＥ部１１０、Ｉ
チャンネルのＤＦＥ部１２０、ＱチャンネルのＤＦＥ部
１３０は、それぞれ、ＩチャンネルのＦＦＥ部１００と
同じ構造であるため、ここでの詳細な説明は繰返さな
い。

【００５１】図３を参照して、アダプティブフィルタ
は、エラー量判定部４００に接続されたタップ係数算出
部４５０と、ＩチャンネルのＦＦＥ部１００のセンター
タップ２００および複数のタップ１００に接続されたタ
ップ係数選択部６００とを含む。タップ係数算出部４５
０は、タップ係数算出回路５００と、ＩチャンネルのＦ
ＦＥ部１００のセンタータップ２００および複数のタッ
プ１００に接続された入力信号選択部５５０とを含む。

【００５２】タップ係数算出回路５００は、ＦＦＥ部１
００、１１０とＤＦＥ部１２０、１３０に含まれる複数
のタップに対して、１つ設けられる。さらに、タップ係
数算出回路５００は、入力信号選択部５５０に接続さ
れ、入力データと誤差データとを乗算する乗算器５０２
と、タップ係数を一時的に記憶する係数レジスタ５０６
と、乗算器５０２と係数レジスタ５０６とに接続され、
乗算結果を加算する加算器５０４と、このアダプティブ
フィルタが用いられる伝送路に適応したタップ係数の初
期値を入力する入力部５０８とを含む。

【００５３】入力信号選択部５５０は、タップ係数算出
回路５００へ入力されるＩチャンネルおよびＱチャンネ
ルの入力データおよび誤差データを、タップ毎に選択し
て出力する。

【００５４】タップ係数選択部６００は、タップ係数算
出回路５００にて算出されたタップ係数に対応するタッ
プを選択して、算出されたタップ係数を選択されたタッ
プに出力する。

【００５５】図３を参照して、本実施の形態に係るアダ
プティブフィルタのセンタータップ１０８は、入力端子
Ｃ１から入力されたデータを順次遅延させる遅延素子２
２８、２３０、２３２と、遅延素子２２８の出力、遅延
素子２３０の出力、遅延素子２３２の出力、遅延素子２
３２の入力のいずれかの信号を順次選択して出力する選
択回路２３４と、選択回路２３４に接続され、選択回路
２３４により選択された入力データとタップ係数とを乗
算する乗算器２３６と、入力端子Ｄ１から入力されたデ
ータ（４Ｔ遅延）を順次遅延させる遅延素子２０２、２
０４、２０６と、遅延素子２０２からの出力データを一
定時間保持する保持回路２０８、遅延素子２０４からの
出力データを一定時間保持する保持回路２１０、遅延素
子２０６からの出力データを一定時間保持する保持回路
２１２および遅延素子２０６への入力データを一定時間
保持する保持回路２１４と、保持回路２０８、２１０、
２１２および２１４のいずれかの信号を選択して入力信
号選択部５５０へ出力する選択回路２１６と、誤差デー
タの入力端子Ｅ１と入力信号選択部５５０とに接続さ
れ、誤差データを一定時間保持する保持回路２１８と、
タップ係数選択部６００と乗算器２３６とに接続され、
タップ係数算出回路５００にて算出されたタップ係数を
順次記憶する係数レジスタ２２０〜２２６と、係数レジ
スタ２２０〜２２６に記憶されたタップ係数と入力デー
タとを乗算する乗算器２３６と、乗算器２３６から出力
されたタップ係数と入力データとの乗算結果である推定
データをこのセンタータップ１０８に含まれる４段分の
タップについて加算する加算回路２４６と、入力端子Ｅ
１から入力された誤差データを遅延させる遅延素子２３
８とを含む。

【００５６】加算回路２４６は、乗算結果である推定デ
ータを加算する加算器２４０と、推定データを一時的に
記憶するレジスタ２４２と、複数の入力信号を処理する
選択回路２４４とを含む。なお、センタータップ１０８
の第１段目のタップにおける推定データの初期値は０で
ある。また、この加算回路２４６により加算された４段
分の推定データは、出力端子Ｂから出力され、前段のタ
ップ１０６の入力端子Ａに入力される。図３における遅
延素子２０２、２０４、２０６、２２８、２３０、２３
２、２３８は、サンプリング周波数で動作し、係数レジ
スタ２２０、２２２、２２４、２２６、レジスタ２４
２、選択器２１６、２３４、２４４は、サンプリング周
波数の４倍の速度で動作する。

【００５７】図４を参照して、タップ１０２、１０４、
１０６の各々は、以下の３点を除いて、センタータップ
１０８と同じ構造である。第１点目は、加算回路２９６
において算出される推定データは入力端子Ａから入力さ
れた前段のタップまでの推定データに加算されること、
第２点目は、入力データが出力端子Ｃ２に出力され後段
のタップの入力端子Ｃ１へ入力されること、第３点目
は、入力データ（４Ｔ遅延）が出力端子Ｄ２に出力され
後段のタップの入力端子Ｄ１へ入力されることである。
これ以外のタップ１０２、１０４、１０６の構造は、セ
ンタータップ１０８と同じであるため、ここでの詳細な
説明は繰返さない。なお、図４に示す選択回路２６６、
２８４および加算回路２９６は、図３に示す選択回路２
１６、２３４および加算回路２４６にそれぞれ相当す
る。

【００５８】タップ係数算出回路５００において、タッ
プ係数Ｃｋは、前述の式１に基づいて、図５に示す回路
により算出される。図５に示すように、タップ係数算出
回路５００は、４つの乗算器５１０〜５１６と、乗算器
５１０と乗算器５１２とに接続された加算器５２０と、
乗算器５１４と乗算器５１６とに接続された減算器５２
２と、加算器５２０および減算器５２２にそれぞれ接続
され、定数Δを乗算する乗算器５２４および乗算器５２
６と、タップ係数を一時的に記憶するレジスタ５３２、
５３４と、タップ係数を加算する加算器５２８、５３０
を含む。乗算器５１０では、Ｉチャンネルの入力データ
とＩチャンネルの誤差データとが乗算され、乗算器５１
２では、Ｑチャンネルの入力データとＱチャンネルの誤
差データとが乗算され、乗算器５１４では、Ｑチャンネ
ルの入力データとＩチャンネルの誤差データとが乗算さ
れ、乗算器５１６では、Ｉチャンネルの入力データとＱ
チャンネルの誤差データとが乗算される。Ｉチャンネル
においては、それぞれの乗算結果が加算器５２０により
加算され、Ｑチャンネルにおいては、それぞれの乗算結
果が減算５２２により減算される。加算結果および減算
結果にステップ数Δを乗算して、Ｉチャンネルのタップ
係数とＱチャンネルのタップ係数とが算出される。この
ようにして、ＩチャンネルおよびＱチャンネルのタップ
係数Ｃｋが更新され、更新されたタップ係数Ｃｋに基づ
いて、推定データが算出される。

【００５９】図６および図７を参照して、図３および図
４に示す遅延素子２０２〜２０６、２２８〜２３２、２
５２〜２５６、２７８〜２８２について説明する。これ
ら遅延素子は共通する構造である。図６に遅延素子の構
造、図７に遅延素子の動作タイムチャートを示す。

【００６０】図６に示すように、このアダプティブフィ
ルタのサンプリング周期数が２０ＭＨｚである場合、遅
延素子は、データイン信号とデータアウト信号とイネー
ブル信号とが入力されるマルチプレクサ７０２と、動作
周波数２０ＭＨｚのフリップフロップ回路７０４とを含
む。図７に示すタイミングでイネーブル信号がＨｉｇｈ
とすると、データイン信号を基準としてサンプリング時
間Ｔの４倍の時間分、データアウト信号を遅延させるこ
とができる。

【００６１】なお、図３および図４に示す保持回路２０
８〜２１４、２１８、２５８〜２６４、２６８は、図６
に示すイネーブル信号をロード信号に変更した回路によ
り実現できる。ロード信号がＨｉｇｈになるまで、デー
タイン信号を保持する。以下の説明では、サンプリング
時間の１６倍である１６Ｔ毎にロード信号がＨｉｇｈに
なるものとして説明する。

【００６２】以上のような構造により、本実施の形態に
係るアダプティブフィルタは、以下のように動作する。
第１段のタップの出力端子Ｂから１６段分（４段×４タ
ップ）の推定データが出力される。１６段分の推定デー
タは、エラー量判定部４００に入力される。エラー量判
定部４００は、入力された推定データに基づいて、予め
テーブルに記憶しておいた目標データを算出する。エラ
ー量判定部４００は、算出された目標データと推定デー
タとの差を誤差データとして算出し、センタータップ１
０８の入力端子Ｅ１へ入力する。入力端子Ｅ１に入力さ
れた誤差データと入力端子Ｄ１に入力データとが入力信
号選択部５５０によりタップ毎に順次切換えられる。タ
ップ係数算出回路５００により新たなタップ係数が算出
され、算出されたタップ係数は、タップ係数選択部６０
０により所定のタップに送信される。各タップにおいて
は、タップ係数選択部６００から受信したタップ係数に
基づいて、係数レジスタ２２０〜２２６、２７０〜２７
６のデータが更新される。この係数レジスタの更新は、
保持回路２０８〜２１４などのロード信号がＨｉｇｈに
なる毎に、すなわちサンプリング時間Ｔの１６倍の時間
毎に、１回行なわれる。

【００６３】このようにして、タップ係数が伝送路の歪
み特性に合致した最適な値へと徐々に変化して、歪みの
ないデータが推定データが出力データとして第１段目の
出力端子Ｂから出力される。

【００６４】このような本実施の形態に係るアダプティ
ブフィルタの動作、特にタップ係数更新動作について、
図８〜図１１のタイムチャートを参照して、さらに詳し
く説明する。

【００６５】図８に、第１段のタップ１０２の入力端子
Ｃ１から入力され、第１段のタップ１０２の出力端子Ｃ
２から出力され後段のタップの入力端子Ｃ１に入力され
るデータのタイムチャートを示す。図８におけるタップ
および信号名称は、図３および図４に示すタップおよび
信号名称と同じものである。図８に示すように、遅延素
子２２８、２３０、２３２、２７８、２８０、２８２に
より入力データは順次遅延され、遅延された入力データ
とタップ係数とが各タップにて４回乗算され、４段分の
乗算結果が４タップ分加算され、推定データが得られ
る。この推定データはエラー量判定部４００に入力され
て、この推定データに基づいて目標データが算出され、
目標データと推定データとの差が誤差データとして算出
される。たとえば、図８に示すＤＸ０１データ〜ＤＸ１
６データまでの入力データと各々のタップ係数とに基づ
いて算出された誤差データがＥＲＲ４データになり、Ｄ
Ｘ０２データ〜ＤＸ１７データまでの入力データと各々
のタップ係数とに基づいて算出された誤差データがＥＲ
Ｒ５データになる。

【００６６】ＥＲＲ４データは、保持回路２１８、２６
８により１６Ｔの時間保持される。その結果、ＥＲＲ５
データ、ＥＲＲ６データおよびＥＲＲ７データは保持さ
れず、ＥＲＲ４データが１６Ｔの時間保持された後は、
ＥＲＲ８データが１６Ｔの時間保持される。

【００６７】図９に、第１段のタップ１０２の入力端子
Ｄ１から入力され、第１段のタップ１０２の出力端子Ｄ
２から出力され後段のタップの入力端子Ｄ１に入力され
るデータ（４Ｔ遅延）を示す。図９における信号名称
は、図３および図４に示す信号名称と同じものである。
図に示すように、遅延素子２０２、２０４、２０６、２
５２、２５４、２５６により入力データ（４Ｔ遅延）は
順次遅延される。遅延された入力データと誤差データと
に基づいて各タップの各段におけるタップ係数が算出さ
れる。

【００６８】図１０を参照して、本実施の形態に係るア
ダプティブフィルタにおいては、Ｄ２Ｘデータは、保持
回路２０８、２１０、２１２、２１４、２５８、２６
０、２６２、２６４により１６Ｔの時間保持される。そ
の結果、図９に示すように、Ｄ２Ｘ０１〜Ｄ２Ｘ１３の
入力データが１６Ｔの時間保持される。たとえば、セン
タータップ１０８のＤ２Ｘ（Ｎ―１２）においては、Ｄ
２Ｘ０１データが１６Ｔの時間保持された後、Ｄ２Ｘ０
２データ、Ｄ２Ｘ０３データおよびＤ２Ｘ０４データは
保持されず、Ｄ２Ｘ０１データが１６Ｔの時間保持され
た後は、Ｄ２Ｘ０５データが１６Ｔの時間保持される。

【００６９】図１０を参照して、入力信号選択部５５０
により、それぞれ１６Ｔ保持された誤差データと入力デ
ータとが各タップ毎に選択されて、選択された誤差デー
タと入力データとがタップ係数算出回路５００へ出力さ
れる。タップ係数算出回路５００においては、たとえ
ば、ＥＲＲ４データとＤ２Ｘ０１データとに基づいて、
センタータップ１０８の第１段目のタップ係数Ｃ１デー
タが算出される。このとき、タップ係数の初期値をロー
ドすることができる。タップ係数選択部６００により、
入力信号選択部５５０が誤差データと入力データとを選
択したタップに、タップ係数算出回路５００により算出
されたタップ係数が送信される。次に、同じように、Ｅ
ＲＲ４データとＤ２Ｘ０２データとが入力信号選択部５
５０により選択され、センタータップ１０８の第２段目
のタップ係数Ｃ２データがタップ係数算出回路５００に
より算出されて、タップ係数選択部６００により所定の
タップに送信される。次に、ＥＲＲ４データとＤ２Ｘ０
３データとが選択され、センタータップ１０８の第３段
目のタップ係数Ｃ３データが算出され、所定のタップに
送信され、次に、ＥＲＲ４データとＤ２Ｘ０４データと
が選択され、センタータップ１０８の第４段目のタップ
係数Ｃ４データが算出され、所定のタップに送信され
る。

【００７０】図１１を参照して、センタータップ１０８
およびタップ１０２、１０４、１０６に送信されたタッ
プ係数は、係数レジスタ２２０〜２２６および２７０〜
２７６のタップ係数が更新される。更新された係数レジ
スタのタップ係数が出力され、入力データと乗算されて
推定データが算出される。新たに算出された、図１１に
示すタップ係数Ｃ１データ、Ｃ２データ、Ｃ３データ、
Ｃ４データは、ＤＸ０９データ、ＤＸ１０データ、ＤＸ
１１データ、ＤＸ１２データとそれぞれ乗算され、乗算
結果が１６タップ分加算されて推定データが得られ、こ
の推定データに基づいて誤差データであるＥＲＲ８デー
タが算出される。

【００７１】このように、タップ係数更新がサンプリン
グ時間Ｔの１６倍の時間に１回行ななわれる。係数更新
されるサンプリング時間から次に係数更新されるサンプ
リング時間までの間は、タップ係数は更新されず、同じ
タップ係数を使用して、推定データが算出される。

【００７２】以上のようにして、本実施の形態に係るア
ダプティブフィルタは、複数の遅延回路に対して１個の
タップ係数更新部を設けるとともに、サンプリング時間
のＮ倍の時間に１回しかタップ係数を更新しない。その
結果、回路規模が小さく、消費電力の小さい、アダプテ
ィブフィルタを提供することができる。

【００７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【図面の簡単な説明】

【図１】 本実施の形態に係るアダプティブフィルタの
機能ブロック図である。

【図２】 本実施の形態に係るアダプティブフィルタの
全体構成図である。

【図３】 本実施の形態に係るアダプティブフィルタの
センタータップの構成図である。

【図４】 本実施の形態に係るアダプティブフィルタの
各タップの構成図である。

【図５】 本実施の形態に係るアダプティブフィルタの
タップ係数発生部の構成図である。

【図６】 遅延回路の構成図である。

【図７】 図６に示す遅延回路の動作タイミングチャー
トである。

【図８】 本実施の形態に係るアダプティブフィルタの
動作タイミングチャート（その１）である。

【図９】 本実施の形態に係るアダプティブフィルタの
動作タイミングチャート（その２）である。

【図１０】 本実施の形態に係るアダプティブフィルタ
の動作タイミングチャート（その３）である。

【図１１】 本実施の形態に係るアダプティブフィルタ
の動作タイミングチャート（その４）である。

【図１２】 従来のアダプティブフィルタの全体構成図
である。

【図１３】 従来のアダプティブフィルタのセンタータ
ップの構成図である。

【図１４】 従来のアダプティブフィルタの各タップの
構成図である。

【図１５】 従来のアダプティブフィルタの動作タイミ
ングチャート（その１）である。

【図１６】 従来のアダプティブフィルタの動作タイミ
ングチャート（その２）である。

【図１７】 従来のアダプティブフィルタの動作タイミ
ングチャート（その３）である。

【符号の説明】

１００ ＦＦＥ部（Ｉ軸）、１１０ ＦＦＥ部（Ｑ
軸）、１２０ ＤＦＥ部（Ｉ軸）、１４０ ＤＦＥ部
（Ｑ軸）、２００ センタータップ、２５０ タップ、
３００ 加算器、４００ エラー量算出部、４５０ タ
ップ係数算出部、５００ タップ係数算出回路、５５０
入力信号選択部、６００ タップ係数選択部。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第１の信号を受け、前記第１の信号を遅
   延させた遅延信号を発生するとともに、前記遅延信号と
   タップ係数とに基づいて推定信号を算出する複数の遅延
   回路と、 前記複数の遅延回路に接続され、前記複数の遅延回路の
   前記推定信号を加算して全体の推定信号を算出する加算
   回路と、 前記加算回路に接続され、前記全体の推定信号に基づい
   て、第２の信号を生成する信号生成回路と、 前記信号生成回路に接続され、前記複数の遅延回路に対
   応する遅延信号を順次選択して、選択された遅延信号と
   前記第２の信号とに基づいて、各前記遅延回路毎のタッ
   プ係数を順次算出する係数算出回路と、 前記係数算出回路と前記複数の遅延回路とに接続され、
   前記係数算出回路により算出されたタップ係数に対応す
   る前記遅延回路に、前記タップ係数を順次送信する選択
   回路とを含む、アダプティブフィルタ。
2. 【請求項２】 第１の入力信号を受け、前記第１の入力
   信号を遅延した第１の出力信号と、第２の入力信号を受
   け、前記第２の入力信号を遅延した第２の出力信号とを
   出力する複数の遅延回路を含むアダプティブフィルタで
   あって、 前記複数の遅延回路は、Ｍ番目（Ｍは自然数）の遅延回
   路からの前記第１の出力信号がＭ＋１番目の遅延回路の
   前記第１の入力信号になるように、かつ、Ｍ＋１番目の
   遅延回路からの前記第２の出力信号がＭ番目の遅延回路
   に入力される前記第２の入力信号になるように、縦続接
   続され、 各前記遅延回路は、 前記縦続接続された前段の遅延回路からの前記第１の出
   力信号を保持する第１の保持回路と、 前記縦続接続された後段の遅延回路からの前記第２の出
   力信号を保持する第２の保持回路とを含み、 前記アダプティブフィルタは、 各前記遅延回路の前記第１の保持回路と前記第２の保持
   回路とに接続され、各前記遅延回路毎に第１の出力信号
   と第２の出力信号とを順次選択して出力する選択回路
   と、 前記選択回路に接続され、前記遅延回路の第１の出力信
   号と第２の出力信号とに基づいて、各前記遅延回路毎の
   タップ係数を順次算出する係数算出回路とを含み、 各前記遅延回路は、さらに、 前記係数算出回路に接続され、前記遅延回路毎の前記タ
   ップ係数と前段の遅延回路からの前記第１の出力信号と
   を乗算する乗算器を含み、 前記アダプティブフィルタは、さらに、 前記複数の乗算器の乗算結果を順次加算して推定信号を
   出力する加算器と、 前記加算器に接続され、前記推定信号と予め定められた
   目標信号との差を算出して、前記第２の入力信号として
   前記遅延回路に出力する判定回路とを含むアダプティブ
   フィルタ。
3. 【請求項３】 前記第１の保持回路は、前記第１の出力
   信号をサンプリング時間のＮ倍（Ｎは自然数）の時間保
   持する回路を含み、 第２の保持回路は、前記第２の出力信号をサンプリング
   時間のＮ倍の時間保持する保持する回路を含み、 前記係数算出回路は、前記遅延回路の第１の出力信号と
   第２の出力信号とに基づいて、各前記遅延回路毎のタッ
   プ係数をＮ回のサンプリング毎に１回算出する回路を含
   み、 各前記遅延回路は、前記係数算出回路により算出された
   前記タップ係数をサンプリング時間のＮ倍の時間保持す
   る第３の保持回路をさらに含む、請求項２に記載のアダ
   プティブフィルタ。
4. 【請求項４】 前記係数算出回路は、複数の遅延回路に
   対して１個である、請求項１または２に記載のアダプテ
   ィブフィルタ。
5. 【請求項５】 前記係数算出回路は、前記アダプティブ
   フィルタが使用される伝送路に適合するタップ係数の初
   期値を予め読込み、前記初期値に基づいて各前記遅延回
   路のタップ係数を順次算出する回路を含む、請求項１ま
   たは２に記載のアダプティブフィルタ。
6. 【請求項６】 第１の入力信号を受け、前記第１の入力
   信号を遅延した第１の出力信号と、第２の入力信号を受
   け、前記第２の入力信号を遅延した第２の出力信号とを
   出力する複数の遅延回路を含むアダプティブフィルタの
   タップ係数更新方法であって、前記複数の遅延回路は、
   Ｍ番目（Ｍは自然数）の遅延回路からの前記第１の出力
   信号がＭ＋１番目の遅延回路の前記第１の入力信号にな
   るように、かつ、Ｍ＋１番目の遅延回路からの前記第２
   の出力信号がＭ番目の遅延回路に入力される前記第２の
   入力信号になるように、縦続接続され、各前記遅延回路
   は、前記遅延回路毎の前記タップ係数と前段の遅延回路
   からの前記第１の出力信号とを乗算する乗算器を含み、
   前記アダプティブフィルタは、前記複数の乗算器の乗算
   結果を順次加算して推定信号を出力する加算器と、前記
   推定信号と予め定められた目標信号との差を前記第２の
   入力信号として算出して、前記遅延回路に出力する判定
   回路とを含み、前記アダプティブフィルタのタップ係数
   更新方法は、 前記縦続接続された前段の遅延回路からの前記第１の出
   力信号を保持する第１の保持ステップと、 前記縦続接続された後段の遅延回路からの前記第２の出
   力信号を保持する第２の保持ステップと、 各前記遅延回路毎に、前記第１の保持ステップにて保持
   した第１の出力信号と、前記第２の保持ステップにて保
   持した第２の出力信号とを順次選択して出力する選択ス
   テップと、 前記選択ステップにて選択した、前記遅延回路の第１の
   出力信号と第２の出力信号とに基づいて、各前記遅延回
   路毎のタップ係数を順次算出する係数算出ステップとを
   含む、アダプティブフィルタのタップ係数更新方法。
7. 【請求項７】 前記第１の保持ステップは、前記第１の
   出力信号をサンプリング時間のＮ倍（Ｎは自然数）の時
   間保持するステップを含み、 第２の保持ステップは、前記第２の出力信号をサンプリ
   ング時間のＮ倍の時間保持する保持するステップを含
   み、 前記係数算出ステップは、前記遅延回路の第１の出力信
   号と第２の出力信号とに基づいて、各前記遅延回路毎の
   タップ係数をＮ回のサンプリング毎に１回算出するステ
   ップを含み、 前記アダプティブフィルタのタップ係数更新方法は、前
   記係数算出ステップにて算出した前記タップ係数をサン
   プリング時間のＮ倍の時間保持する第３の保持ステップ
   をさらに含む、請求項６に記載のアダプティブフィルタ
   のタップ係数更新方法。
8. 【請求項８】 前記アダプティブフィルタのタップ係数
   更新方法は、前記アダプティブフィルタが使用される伝
   送路に適合するタップ係数の初期値を予め読込む読込ス
   テップをさらに含み、 前記係数算出ステップは、前記初期値に基づいて、各前
   記遅延回路毎のタップ係数を順次算出するステップを含
   む、請求項６に記載のアダプティブフィルタのタップ係
   数更新方法。