JP2000324024A - 適応等化器およびその設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェア量を増加させることなくクリテ
ィカルパスを短縮し、拡張性に優れた高速動作する適応
等化器を提供する。 【解決手段】 最小二乗平均誤差アーキテクチャに従っ
て直接型フィルタ構成で適応等化器を配置した後、所定
数サイクル前のタップ係数を利用して次サイクルのタッ
プ係数を変更するルックアヘッド変換を行なってかつ係
数と信号とのタイミングを調整するためのリタイミング
を行なって遅延素子を配置して、転置型フィルタを実現
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、出力信号と参照
信号との誤差を最小とするように入力信号に対するフィ
ルタ係数（タップ係数）を修正する適応等化器に関し、
特に、クリティカルパスの遅延時間を短縮することので
きる適応等化器およびその設計方法に関する。

【０００２】

【従来の技術】ケーブルテレビ（ＣＡＴＶ）などにおい
ては、アナログ信号に換えてノイズの影響の小さなデジ
タル信号を用いるデジタル通信が、従来のアナログ通信
に変わる高速データ通信システムとして実用化が進めら
れている。デジタルケーブルテレビでは、放置されてい
るケーブルの先端などで電波が反射することによって生
じるマルチパス伝搬に起因する多重遅延波の存在が確認
されている。このような多重遅延波が存在する場合、主
波と遅延波との干渉により多重波フェージングが生じ、
この主波と遅延波の振幅が近くなると、特定の周波数成
分が著しく減衰する周波数選択性フェージングが生じ、
波形歪みが発生する。このような波形歪みが発生した場
合、符号間干渉により符号誤りが生じる可能性があり、
高速デジタル伝送を行なう際には、このような多重遅延
波による周波数選択性フェージングの発生を防止する必
要がある。

【０００３】この周波数選択性フェージングを解消する
技術の１つとして、マルチパス伝搬に起因する符号（シ
ンボル）間干渉を適応的に除去する適応等化器が研究さ
れている。デジタル通信においては、シンボル周期と称
される予め定められた期間ごとに、シンボルと称される
データが送信される。マルチパス伝搬が起こらない理想
的な伝送路においては、あるシンボルは、他のシンボル
周期に送信されるシンボルに影響を及ぼすことはない。
しかしながら、マルチパス伝搬によって多重遅延波が発
生した場合、その遅延波によって複数のシンボルが同一
のシンボル周期に受信側に到達することとなる。すなわ
ち、シンボル間干渉が生じ、正確な信号の受信再生を行
なうことができなくなる。

【０００４】上述のような周波数選択性フェージングの
問題は、ケーブルを利用する有線通信のみならず、マイ
クロ波を利用する無線伝送路においても生じる。

【０００５】デジタル通信に用いられる適応等化器とし
ては、ＬＭＳ（Least Mean SquareError ：最小平均二
乗誤差アルゴリズム）アーキテクチャが用いられること
が多い。このＬＭＳアーキテクチャの基本構成は、ＦＩ
Ｒ（有限インパルス応答）フィルタである。

【０００６】図１１は、従来の適応等化器の基本的構成
を示す図である。この適応等化器は、入力信号ｘ（ｎ）
にフィルタ処理を施すフィルタ処理部１と、このフィル
タ処理部１の出力信号ｙ（ｎ）と参照信号ｄ（ｎ）の誤
差を求める誤差検出回路２と、誤差検出回路２の出力信
号ｅ（ｎ）に従ってフィルタ処理部１のタップ係数（フ
ィルタ係数）ｈ０〜ｈＬ−１を修正する係数更新回路３
を含む。

【０００７】このフィルタ処理部１は、直接型の離散型
フィルタで構成され、時間領域での応答特性から抽出さ
れた離散入力信号ｘ（ｎ）を、そのタップ係数ｈ０〜ｈ
Ｌ−１に従ってフィルタ処理して、離散出力信号ｙ
（ｎ）を生成する。参照信号ｄ（ｎ）は、このフィルタ
処理部１の出力信号ｙ（ｎ）から最終出力信号（符号）
を推定する識別回路（または判定回路）から出力され
る。

【０００８】離散型フィルタ１は、直列に接続され、各
々が入力信号ｘ（ｎ）をそれぞれ１クロックサイクル期
間遅延するシフトレジスタで構成される遅延素子ＳＲ０
〜ＳＲＬ−１と、遅延素子ＳＲ０〜ＳＲＬ−１の出力信
号と対応のタップ係数ｈ０〜ｈＬ−１を乗算する乗算器
Ｍ０〜ＭＮ−１と、乗算器Ｍ１〜ＭＮ−１それぞれに対
応して設けられ、前段の加算器の出力信号と対応の乗算
器の出力信号とを加算して次段の加算器へ加算結果を伝
達する加算器Ａ１〜ＡＮ−１を含む。最終段の加算器Ａ
Ｎ−１から出力信号ｙ（ｎ）が生成される。ここで、遅
延素子ＳＲ０〜ＳＲＬ−１の出力ノードは、通常、「タ
ップ」と呼ばれる。したがって、この直接型フィルタ１
は、Ｎタップフィルタである。なお、遅延素子ＳＲ０〜
ＳＲＮ−１における“Ｚ^-1”は、そのべき数が遅延量を
示す。

【０００９】誤差検出回路２は、通常、加算器で構成さ
れ、参照信号ｄ（ｎ）から出力信号ｙ（ｎ）を減算し、
その差分値を、周波数選択性フェージングによって生じ
た誤差として出力する。

【００１０】係数更新回路３は、誤差信号ｅ（ｎ）とス
テップサイズμとを乗算する乗算器Ｍｅと、タップ係数
ｈ０〜ｈＮ−１それぞれに対応して設けられるタップ係
数更新段を含む。これらのタップ係数更新段は同一構成
を有し、前段から与えられる信号を１クロック期間遅延
するシフトレジスタで構成される遅延素子ＣＳＲ０〜Ｃ
ＳＲＮ−１と、乗算器Ｍｅの出力信号μ・ｅ（ｎ）と対
応の遅延素子の出力信号とを乗算する乗算器ＣＭ（ＣＭ
０〜ＣＭＮ−１）と、乗算器ＣＭの出力信号を受ける加
算器ＣＡ（ＣＡ０〜ＣＡＮ−１）と、加算器ＣＡの出力
信号を１サイクル期間遅延するシフトレジスタで構成さ
れる遅延素子ＣＳＦ（ＣＳＦ０〜ＣＳＦＮ−１）を含
む。遅延素子ＣＳＦの出力信号がまた加算器ＣＡに与え
られる。加算器ＣＡは、対応の乗算器ＣＭの出力信号と
対応の遅延素子ＣＳＦの出力信号とを加算して、再び遅
延素子ＣＳＦへその加算結果を与える。

【００１１】ステップサイズμは、離散入力信号ｘ
（ｎ）の離散値のステップサイズを示し、乗算器Ｍｅに
より、誤差信号を正規化する。通常、このステップサイ
ズは、２の倍数であり、乗算器Ｍｅは、誤差信号ｅ
（ｎ）を２のべき乗で表わされるステップサイズμと乗
算するため、乗算器Ｍｅは、誤差信号ｅ（ｎ）を上位ビ
ット方向へシフトするビットシフト回路で構成される。
次に、この図１１に示す適応等化器の動作について説明
する。

【００１２】遅延素子ＳＲ０〜ＳＲＮ−１、ＣＳＦ０〜
ＣＳＦＮ−１、およびＣＳＲ０〜ＣＳＲＮ−１の各々
は、図示しないクロック信号に従ってシフト動作を行な
って、１クロックサイクルの遅延を実現している。フィ
ルタ処理部１の出力信号ｙ（ｎ）は、入力信号ｘ（ｎ）
と次式で関係づけられる。

【００１３】ｙ（ｎ）＝Σｈｋ・ｘ（ｎ−ｋ） ただし総和は、ｋについて、０からＮ−１までとられ
る。誤差信号ｅ（ｎ）は、参照信号ｄ（ｎ）と出力信号
ｙ（ｎ）の差分で表わされる。したがって、次式が得ら
れる。

【００１４】 ただし、ｈ^T （ｎ）＝［ｈ０（ｎ），ｈ１（ｎ），…ｈ
ｎ−１（ｎ）］、 Ｘ^T ＝［ｘ（ｎ），ｘ（ｎ−１），…ｘ（ｎ−Ｎ＋
１）］ Ｔは、転置を示す。

【００１５】次サイクルにおけるタップ係数は、現サイ
クルのタップ係数と次式で関係づけられる。

【００１６】 ｈ（ｎ＋１）＝ｈ（ｎ）＋μ・ｅ（ｎ）・Ｘ（ｎ） すなわち、１つのタップ係数ｈｋは、次式に従って修正
される。

【００１７】ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ
（ｎ）・ｘ（ｎ−ｋ） ただし、この上述の式においては、図１１に示す入力初
段のシフトレジスタ（遅延素子）ＳＲ０およびＣＳＲ０
の出力信号をｘ（ｎ）としている。

【００１８】上述のような誤差信号ｅ（ｎ）に従ってフ
ィルタ係数ｈ０〜ｈＮ−１を修正することにより、出力
信号ｙ（ｎ）に含まれる誤差成分を削除し、より理想的
な出力信号ｙ（ｎ）を得ることを図る。

【００１９】

【発明が解決しようとする課題】この図１１に示す適応
等化器において、フィルタ処理部１の直接型フィルタ
は、ＦＩＲフィルタ（非再帰型フィルタ）で構成されて
いる。遅延素子ＳＲ０〜ＳＲＮ−１はシフトレジスタで
あり、図示しないクロック信号に従って信号の転送動作
を行なっている。このクロック信号の１サイクル期間内
に、出力信号ｙ（ｎ）を生成し、かつ次サイクルのため
のタップ係数を生成する必要がある。フィルタ処理部１
のタップ長がＮの場合、クリティカルパスは、図１１に
おいて実線で示すように、２つの乗算器Ｍ０およびＣＭ
０とＮ個の加算器Ａ１〜ＡＮ−１と、誤差検出回路２
と、加算器ＣＡ０を含む。ここで、乗算器Ｍｅは、ビッ
トシフト動作により、μ・ｅ（ｎ）の演算を行なってお
り、その遅延は無視する。したがって、このクリティカ
ルパスにおける遅延は、２乗算＋（Ｎ＋２）加算の遅延
を含む。

【００２０】したがって、このＬＭＳアーキテクチャに
従う適応等化器におけるクリティカルパスは、フィルタ
処理部１のタップ長Ｎに依存する。したがって、高次の
ＬＭＳアーキテクチャの場合、クリティカルパスが長く
なり、スループットを上げるのが困難となり、画像伝送
などの高速処理を行なうことが困難となるという問題が
生じる。

【００２１】それゆえ、この発明の目的は、ハードウェ
ア量を増加させることなくクリティカルパスを短くする
ことのできる適応等化器を提供することである。

【００２２】この発明の他の目的は、タップ長に依存し
ないクリティカルパスを有する適応等化器を提供するこ
とである。

【００２３】

【課題を解決するための手段】この発明に従う適応等化
器は、要約すれば、直接型ＦＩＲフィルタで構成される
ＬＭＳアーキテクチャを、Ｌサイクル前の入力信号を使
用するルックアヘッド変換および信号遅延の等価置換を
行なうリタイミングを使用して、転置型ＦＩＲフィルタ
でＬＭＳアーキテクチャを構成する。

【００２４】すなわち、請求項１に係る適応等化器は、
タップ各々に対応して設けられかつ互いにカスケード接
続される複数の処理段を有するフィルタ処理部を備え
る。この処理段の各々は、入力信号と対応のタップ係数
の乗算を行なうための乗算器と、前段の処理段の出力信
号を遅延する遅延段と、遅延段の出力信号と乗算器の出
力信号とを加算して次段へ与える加算器とを含む。初段
の処理段は、入力信号と対応のタップ係数との乗算を行
ない、該乗算結果を次段の処理段へ与える乗算器を含
む。

【００２５】請求項１に係る適応等化器は、さらに、フ
ィルタ処理段の出力信号と参照信号との誤差とに基づい
てタップ係数を設定するためのタップ係数設定手段を備
える。このタップ係数設定手段は、各タップ係数に対応
して設けられ、その伝達関数が全零型フィルタ伝達関数
および全極型フィルタ伝達関数の積で与えられる同一構
成の係数修正段を含む。

【００２６】請求項２に係る適応等化器は、請求項１の
フィルタ係数設定手段の各係数修正段が、Ｌサイクル前
のタップ係数と次サイクルのタップ係数とを関係づける
ように構成される。

【００２７】請求項３に係る適応等化器は、請求項２の
各タップ係数修正段が、伝達関数（１−Ｚ^-L-1）／（１
−Ｚ^-1）を有するフィルタ回路を含む。

【００２８】請求項４に係る適応等化器は、請求項１の
フィルタ係数設定手段の各係数修正段が、入力信号のＬ
サイクル前の信号と遅延誤差信号とを乗算する乗算器
と、この乗算器の出力信号を（Ｌ＋１）サイクル遅延す
る第１の遅延回路と、与えられた信号を１サイクル遅延
する第２の遅延回路と、乗算器の出力信号から第１およ
び第２の遅延回路の出力信号を減算する減算器と、この
減算器の出力信号を受ける加算器と、加算器の出力信号
を１サイクル遅延してタップ係数を生成する第３の遅延
回路と、この第３の遅延回路の出力するタップ係数をＬ
サイクル遅延して加算器へ伝達する第４の遅延回路を含
む。加算器は、この減算器の出力信号と第４の遅延回路
との出力信号とを加算して第３の遅延回路へ与える。遅
延誤差信号は、対応のタップの位置に応じた遅延時間を
有する。

【００２９】請求項５に係る適応等化器は、往路および
復路を有し、直列に接続される複数の処理段を有するフ
ィルタ処理部を含む。処理段の各々は、与えられた信号
と対応のタップ係数とを乗算する乗算器と、乗算器の出
力信号と次段の処理段から与えられた信号とを加算して
前段へ伝達する加算器を含む。この処理段の往路および
復路においては、交互に、１サイクル与えられた信号を
遅延する遅延段が挿入される。

【００３０】この請求項５に係る適応等化器は、さら
に、このフィルタ処理段の出力信号と参照信号との誤差
とに基づいてタップ係数を設定するためのタップ係数設
定手段を備える。タップ係数設定手段は、各タップ係数
に対応して設けられ、伝達関数が全零型フィルタ伝達関
数と全極型フィルタ伝達関数の積で与えられる同一構成
の係数修正段を含む。

【００３１】請求項６に係る適応等化器は、請求項５の
フィルタ係数設定手段の各係数修正手段が、Ｌサイクル
前のタップ係数と次サイクルのタップ係数とを関係づけ
るように構成され、ここでＬは、タップ長Ｎの１／２に
等しい。

【００３２】請求項７に係る適応等化器は、請求項５の
各タップ係数修正段が、伝達関数（１−Ｚ^-L-1）／（１
−Ｚ^-1）を有するフィルタ回路を含む。

【００３３】請求項８に係る適応等化器は、各前記タッ
プ係数修正段が、与えられた入力信号を１サイクル遅延
する第１の遅延回路と、１サイクル前の誤差信号と与え
られた１サイクル前の入力信号とを乗算する乗算器と、
乗算器の出力信号を１サイクル遅延する第２の遅延回路
と、第２の遅延回路の出力信号を（Ｎ／２）＋１サイク
ル遅延する第３の遅延回路と、与えられた信号を１サイ
クル遅延する第４の遅延回路と、第２の遅延回路の出力
信号から第３および第４の遅延回路の出力信号を減算す
る減算器と、与えられた信号を１サイクル遅延して対応
のタップ係数を生成する第５の遅延回路と、第５の遅延
回路の出力信号を（Ｎ／２）サイクル遅延する第６の遅
延回路と、減算器の出力信号と前記第６の遅延回路の出
力信号を加算し、該加算結果を前記第５の遅延回路へ与
える加算器とを備える。Ｎはタップ長を示す。

【００３４】請求項９に係る適応等化器の設計方法は、
直接型フィルタ構成を用いてフィルタ処理段およびタッ
プ係数設定段をＬＭＳアーキテクチャに従って配置する
ステップと、Ｌサイクル前のタップ係数と次サイクルの
タップ係数とを関係づけるルックアヘッド変換を行なっ
てこのフィルタ処理段およびタップ係数設定段を再配置
するステップと、信号の時間的関係を維持しつつタイミ
ング再編を行なうためのリタイミングを行なって遅延素
子の配置を再編成して転置型フィルタを実現するステッ
プと、フィルタ係数設定段を等価変換により（１−Ｚ
^-L-1）／（１−Ｚ ^-1）の伝達関数を有するフィルタ段に
変更するステップとを含む。

【００３５】請求項１０に係る適応等化器の設計方法
は、請求項９の方法が、Ｌを、この適応等化器のタップ
長に等しい値に設定するステップを含む。

【００３６】請求項１１に係る適応等化器の設計方法
は、請求項９の方法が、Ｌをタップ長の１／２の値に設
定するステップをさらに含む。

【００３７】請求項１２に係る適応等化器の設計方法
は、この請求項９のフィルタ段の変更ステップが、各タ
ップ係数を算出する段を同一構成とするステップを含
む。

【００３８】請求項１３に係る適応等化器の設計方法
は、請求項１１の方法が、さらに、隣接２タップの部分
の構成をモジュール化するステップを含む。

【００３９】請求項１４に係る適応等化器の設計方法
は、請求項１０の方法が、さらに各タップ係数に対応す
る部分をモジュール化するステップを含む。

【００４０】ＬＭＳアーキテクチャに従う直接型ＦＩＲ
フィルタを、ルックアヘッド変換およびリタイミングを
用いて等価変換を行なって、転置型ＦＩＲフィルタに変
更することにより、クリティカルパスに、クロック信号
に応答して動作する遅延素子を介挿することができ、演
算器数を増加させることなくクリティカルパスを短くす
ることができ、高速動作する適応等化器を実現すること
ができる。

【００４１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う適応等化器の第１の配置ステッ
プの構成を示す図である。この図１においては、図１１
に示すタップ長４の直接型フィルタ１を有する適応等化
器を出発構成として、配置変更が行なわれる。この図１
に示す適応等化器の配置を、図１１に示す直接型ＦＩＲ
フィルタで構成されるＬＭＳアーキテクチャを、「ルッ
クアヘッド変換」に従って変更する。この「ルックアヘ
ッド変換」は、１つ前のサイクルではなく、Ｌサイクル
前の係数を用いて次サイクルのタップ係数を表現する。
このＬＭＳアーキテクチャのタップ係数更新式に対し
て、「ルックアヘッド変換」を行なうと、次式で示され
る関係が得られる。 ｈ（ｎ＋１）＝ｈ（ｎ）＋μ・ｅ（ｎ）・Ｘ（ｎ） ＝ｈ（ｎ−１）＋μ・ｅ（ｎ−１）・Ｘ（ｎ−１） ＋μ・ｅ（ｎ）・Ｘ（ｎ） ＝ｈ（ｎ−２）＋μ・ｅ（ｎ−２）・Ｘ（ｎ−２） ＋μ・ｅ（ｎ−１）・Ｘ（ｎ−１）＋μ・ｅ（ｎ）・Ｘ（ｎ） … ＝ｈ（ｎ−Ｌ）＋μ・Σｅ（ｎ−ｉ）・Ｘ（ｎ−ｉ） ここで、総和Σはｉについて０からＬまでとられる。Ｌ
はルックアヘッド変換の段数を示す。誤差信号ｅ（ｎ）
は、したがって次式で表わされる。

【００４２】 たとえば、ルックアヘッド変換段数Ｌを４とすると、タ
ップ係数ｈ０は、ｉ＝０〜４として次式で表わされる。

【００４３】ｈ０（ｎ＋１）＝ｈ０（ｎ−４）＋μ・Σ
ｅ（ｎ−ｉ）・ｘ（ｎ−ｉ） したがって、誤差信号ｅ（ｎ）および入力信号ｘ（ｎ）
を、それぞれ各Ｌサイクル期間保存して、それらの乗算
値を加算して、さらに、Ｌサイクル前のタップ係数値ｈ
０と加算することにより次サイクルのタップ係数が求め
られる。図１は、この上述の式を、直接形式で実現した
ものである。したがって、このルックアヘッド変換のた
めに、係数更新回路３において、ルックアヘッド変換部
４が新たに付け加えられる。

【００４４】フィルタ処理部１の直接型フィルタの構成
は、図１１に示すものと同じであり、出力信号ｙ（ｎ）
と入力信号ｘ（ｎ）の関係は、図１１に示すものと同じ
である。

【００４５】係数変更回路３においては、タップｈ０〜
ｈ３それぞれに対応して同一構成の係数変更段が配置さ
れる。図１１に示す遅延素子ＣＳＲ０は、遅延素子ＳＲ
０と共用されており、係数更新回路３に対しては遅延素
子ＳＲ０からの入力信号が与えられる。

【００４６】図１において、係数更新回路３は、乗算器
Ｍｅからの誤差信号ｅ（ｎ）とステップサイズμとの積
μ・ｅ（ｎ）と与えられた入力信号とを乗算する乗算器
ＣＭ０〜ＣＭ３と、乗算器ＣＭ１〜ＣＭ３それぞれに対
応して設けられ、与えられた入力信号を１サイクル期間
遅延して対応の乗算器ＣＭ１〜ＣＭ３へ与えるシフトレ
ジスタで構成される遅延素子（遅延回路）ＣＳＲ１〜Ｃ
ＳＲ３を含む。この構成は、先の図１１に示す構成と同
じであり、乗算器Ｍｅは、ビットシフト動作により、乗
算動作を実現している。

【００４７】ルックアヘッド変換部４は、上述の係数更
新式における総和の部分を実現するために設けられてお
り、タップ係数に対応する段は同一構成を有する。すな
わち、タップ係数ｈｉに対応する段（ｉ＝０〜３のいず
れか）は、対応の乗算器ＣＭｉの出力信号を１サイクル
遅延する遅延素子Ｄｉ０と、遅延素子Ｄｉ０と対応の乗
算器ＣＭｉの出力信号とを加算する加算器Ｓｉ０と、加
算器Ｓｉ０の出力信号を１クロックサイクル期間遅延す
る遅延素子Ｄｉ１と、乗算器ＣＭｉの出力信号と遅延素
子Ｄｉ１の出力信号を加算する加算器Ｓｉ１と、加算器
Ｓｉ１の出力信号を１クロックサイクル期間遅延する遅
延素子Ｄｉ２と、遅延素子Ｄｉ２の出力信号と乗算器Ｃ
Ｍｉの出力信号とを加算する加算器Ｓｉ２と、加算器Ｓ
ｉ２の出力信号を１クロックサイクル期間遅延する遅延
素子Ｄｉ３と、遅延素子Ｄｉ３の出力信号と乗算器ＣＭ
ｉの出力信号とを加算する加算器Ｓｉ３を含む。乗算器
ＣＭｉへは、乗算器Ｍｅの出力信号μ・ｅ（ｎ）が与え
られており、タップ係数ｈｋに対する段においては最終
段の加算器Ｓｋ３から次式で示される信号が出力され
る。

【００４８】μ・Σｅ（ｎ−ｉ）・ｘ（ｎ−ｋ−ｉ） ただし総和は、ｉについて、０から４（＝Ｌ）までとら
れる。

【００４９】ただし、この式においては、遅延素子ＳＲ
０から出力される信号は、入力信号ｘ（ｎ）として利用
している。

【００５０】Ｌサイクル前の係数を利用する必要があ
る。したがって、タップ係数ｈ０〜ｈ３それぞれに対し
て、ルックアヘッド変換部４の加算器Ｓ０３〜Ｓ３３そ
れぞれに対応して、加算器ＣＡ０〜ＣＡ３と、加算器Ｃ
Ａ０〜ＣＡ３の出力信号を５クロックサイクル遅延する
遅延素子ＤＤ０〜ＤＤ３が設けられる。遅延素子ＤＤ０
〜ＤＤ３の出力信号が加算器ＣＡ０〜ＣＡ３にフィード
バックされ、また、これらの遅延素子ＤＤ０〜ＤＤ３か
らタップ係数ｈ０−ｈ３が出力される。加算器ＣＡ０〜
ＣＡ３は、対応の加算器Ｓ０３〜Ｓ３３それぞれの出力
信号と対応の遅延素子ＤＤ０〜ＤＤ３の出力信号とを加
算する。

【００５１】係数ｈｋ（ｎ＋１）は、係数ｈｋ（ｎ−
Ｌ）と、現サイクルからＬサイクル前までの、誤差成分
と入力信号との積の総和値に従って更新される。

【００５２】ここで、遅延素子ＤＤ０〜ＤＤ３が、５ク
ロックサイクル遅延しているのは、先の図１１において
も、タップ係数ｈｋが１段の遅延素子により遅延されて
いるのに対応して、ルックアヘッド段数よりも１クロッ
クサイクルその遅延段が大きくされている。これは、Ｌ
サイクル前のタップ係数による修正は、現サイクルでは
行なわれず、次のサイクルで行なわれる必要があるため
である。

【００５３】この図１に示す直接型アーキテクチャの場
合、フィルタ処理部１が直接型フィルタであり、クリテ
ィカルパスはそのタップ長に依存しており、また係数更
新回路３の構成も冗長となる。そこで、「リタイミン
グ」を用いて、信号の時間的関係を保存しつつ遅延素子
を移動させて、転置型ＦＩＲ適応フィルタを構成する。

【００５４】図２は、このリタイミング完了後の適応等
化器の構成を示す図である。この図２に示す構成におい
て、フィルタ処理部１において直接型ＦＩＲフィルタが
転置型フィルタに変換され、入力信号および出力信号の
伝搬経路が転置される。すなわち、このフィルタ処理部
１においては、遅延素子ＳＲ０からの入力信号がタップ
係数ｈ０〜ｈ３それぞれに対応して設けられる乗算器Ｍ
０〜Ｍ３へ与えられる。乗算器Ｍ０〜Ｍ２に対応して加
算器ＡＤ０〜ＡＤ２が設けられる。加算器ＡＤ０〜ＡＤ
２の入力部に遅延素子ＴＤ０〜ＴＤ２が設けられる。遅
延素子ＴＤ０は加算器ＡＤ１の出力信号を１クロックサ
イクル遅延して加算器ＡＤ０へ与え、遅延素子ＴＤ１
は、加算器ＡＤ２の出力信号を１クロックサイクル遅延
して加算器ＡＤ１へ与える。遅延素子ＴＤ２は乗算器Ｍ
３の出力信号を１クロックサイクル遅延して加算器ＡＤ
２へ与える。

【００５５】このフィルタ処理部１の転置型フィルタの
構成においては、出力信号ｙ（ｎ）は、次式で与えられ
る。

【００５６】 ｙ（ｎ）＝Σｘ（ｎ−ｋ）・ｈｋ（ｎ−ｋ） 総和はｋについて０から３まで求められる。

【００５７】したがって、この転置型フィルタの構成の
場合、タップ係数ｈ０〜ｈ３が、４クロックサイクルに
わたって分布している。すなわち、タップ係数ｈ０
（ｎ）、ｈ１（ｎ−１）、ｈ2 （ｎ−２）、およびｈ３
（ｎ−３）である。現サイクルｎのタップ係数の値を使
用する必要がある。したがって、タップ係数のタイミン
グを調整するため、係数更新回路３において、タップ係
数それぞれに対応して、誤差信号ｅ（ｎ）をそれぞれ４
サイクル、３サイクル、２サイクルおよび１サイクル遅
延する遅延素子ＣＤ０〜ＣＤ３がそれぞれ設けられる。
また、４サイクル後のタップ係数を求める必要があるた
め、遅延素子ＳＲ０からの入力信号が、さらに遅延素子
ＳＤにより４クロックサイクル遅延される。

【００５８】また、係数更新回路において、遅延素子Ｄ
Ｄ０〜ＤＤ３が、それぞれ２つの遅延素子に分割され
る。すなわち、加算回路ＣＡ０〜ＣＡ３それぞれの出力
信号を１クロックサイクル遅延してタップ係数ｈ０〜ｈ
３を生成する遅延素子ＲＤ００〜ＲＤ３０と、このタッ
プ係数ｈ０〜ｈ３をそれぞれ４クロックサイクル遅延し
て加算器ＣＡ０〜ＣＡ３それぞれへ与える遅延素子ＲＤ
０１〜ＲＤ３１が設けられる。このタップ係数更新式
は、遅延素子ＲＤ００〜ＲＤ３０と対応の遅延素子ＲＤ
０１〜ＲＤ３１により５クロックサイクルの遅延が実現
されている。タップ係数ｈ０〜ｈ３を、それぞれ１クロ
ックサイクル期間保存して、次サイクルに出力するため
に、遅延素子ＲＤ００〜ＲＤ３０が設けられる。

【００５９】タップ係数ｈ０〜ｈ３は１クロックサイク
ルずつ互いにずれており、したがって、タップ係数ｈ１
〜ｈ３としては、このタップ係数ｈ０に対し、１クロッ
クサイクル、２クロックサイクル、および３クロックサ
イクル後のタップ係数を利用する必要がある。このた
め、遅延素子ＣＤ０〜ＣＤ３が設けられる。係数更新回
路３において、タップ係数ｈ０に対しては、４サイクル
前の入力信号と誤差信号とに基づくタップ係数が生成さ
れる。一方タップ係数ｈ１については、誤差信号は、こ
のタップ係数ｈ０に対するものよりも１クロックサイク
ル後の誤差信号である。したがって、このタップ係数ｈ
１については、タップ係数ｈ０よりも、１クロックサイ
クル後の誤差信号に従ってタップ係数を修正しており、
したがって、このタップ係数ｈ０に対しタップ係数ｈ１
は、１クロックサイクル遅れた修正値となる。同様、タ
ップ係数ｈ２およびｈ３は、タップ係数ｈ１に対しそれ
ぞれ２クロックサイクルおよび３クロックサイクル後の
誤差信号に従って係数が更新されており、したがってタ
ップ係数ｈ２およびｈ３はタップ係数ｈ０に対し２クロ
ックサイクルおよび３クロックサイクル後のタップ係数
となる。したがって、タイミングが合い、このフィルタ
処理部１からの出力信号ｙ（ｎ）として、次式で示され
る出力信号が生成される。

【００６０】ｙ（ｎ）＝Σｈｋ（ｎ）・ｘ（ｎ−ｋ） ただし総和はｋについて０から３までとられる。これに
より、直接形式と同じ入出力関係を有する出力信号ｙ
（ｎ）が生成される。この図２に示す構成においては、
依然ルックアヘッド変換部用の構成が冗長であり、各タ
ップ係数に対応する部分は、グラディエントの加算モジ
ュール（加算回路と遅延素子の縦続接続）で構成され
る。このグラディエントの加算モジュールの伝達関数
は、１＋Ｚ^-1＋…＋Ｚ^-Lで表わされる（図２に示す構成
ではＬ＝４）。この伝達関数は、次式の伝達関数で置換
することができる。

【００６１】（１−Ｚ^-L-1）／（１−Ｚ^-1） これは、全極型フィルタの伝達関数および全零型フィル
タの伝達関数の積で与えられる。したがって、この伝達
関数を実現するためには、Ｌ＋１サイクルの遅延時間を
有する遅延素子および１サイクルの遅延時間を有する遅
延素子を利用し、この１サイクルの遅延素子により、全
極型フィルタ（１次の再帰型フィルタ）を作る。

【００６２】図３は、この発明の実施の形態１に従う適
応等化器の構成を示す図である。図３において、係数更
新回路３において、ルックアヘッド変換部４におけるグ
ラディエントの加算モジュールは、乗算器ＣＭｉ（ｉ＝
０〜３）の出力信号を５クロックサイクル遅延する遅延
素子ＤＺｉと、加算器ＳＣｉと、この加算器ＳＣｉの出
力信号を１クロックサイクル遅延して再び加算器ＳＣｉ
へ与える遅延素子ＤＹｉで置換される。加算器ＳＣｉ
は、対応の乗算器ＣＭｉの出力信号から、遅延素子ＤＺ
ｉおよびＤＹｉの出力信号を減算して、加算器Ｓｉ３へ
与える。

【００６３】この全極型フィルタの伝達関数１／（１−
Ｚ^-1）と全零型フィルタの伝達関数（１−Ｚ^-5）との乗
算で表わされる伝達関数を有するフィルタが、加算器Ｓ
Ｃｉ、および遅延素子ＤＺｉおよびＤＹｉで実現され
る。

【００６４】フィルタ処理部１においては、転置型フィ
ルタ構成において、遅延信号および入力信号の流れが同
じとなるように、再び、構成が再編される。この場合、
乗算器Ｍ１〜Ｍ３に対応して加算器Ａ１〜Ａ３が配置さ
れ、加算器Ａ１〜Ａ３の入力部に遅延素子（１クロック
サイクル遅延する遅延素子）ＳＲ１〜ＳＲ３が配置され
る。遅延素子ＳＲ１は乗算器Ｍ０の出力信号を１クロッ
クサイクル遅延し、遅延素子ＳＲ２およびＳＲ３は、そ
れぞれ加算器Ａ１およびＡ２の出力信号を１クロックサ
イクル遅延して、加算器Ａ２およびＡ３へそれぞれ与え
る。

【００６５】したがって、この転置型フィルタ構成のフ
ィルタ処理部１においては、再び、信号の流れが変更さ
れているため、タップ係数ｈ０〜ｈ３の時間的関係を調
整するために、遅延素子ＣＤ０〜ＣＤ３に代えて、遅延
素子ＳＳ１〜ＳＳ３が、それぞれ乗算器ＣＭ１およびＣ
Ｍ３に対応して設けられる。遅延素子ＳＳ１〜ＳＳ３
は、それぞれ１クロックサイクル期間与えられた信号を
遅延する。

【００６６】この転置型フィルタ処理においては、信号
の流れが逆転しており、出力信号ｙ（ｎ）は、次式で表
わされる。

【００６７】 ｙ（ｎ）＝Σｈｋ（ｎ−３＋ｋ）・ｘ（ｎ−３＋ｋ） 総和は、ｋについて０から３までとられる。タップ係数
ｈ０に対し、タップ係数ｈ１、ｈ２およびｈ３は、それ
ぞれ１サイクル、２サイクル、および３サイクル前のタ
ップ係数を用いて修正する必要がある。このため、遅延
素子ＳＳ１〜ＳＳ３が設けられる。遅延素子ＳＳ０を用
いて誤差信号ｅ（ｎ）を１クロックサイクル期間遅延す
ることにより、遅延素子ＳＲ０により入力信号ｘ（ｎ）
が１クロックサイクル期間遅延されるのを補償でき、入
力信号ｘ（ｎ）の入力時の判定信号（識別信号）に応じ
た誤差信号ｅ（ｎ）を生成することができる。

【００６８】この図３に示す構成においては、入力信号
の伝搬経路において遅延素子ＳＲ１〜ＳＲ３が介挿され
ている。これらの遅延素子ＳＲ１〜ＳＲ３はそれぞれシ
フトレジスタで構成され、クロック信号に同期して動作
する。また、係数更新回路３においても、乗算器Ｍｅか
らの誤差信号を伝達する経路に遅延素子ＳＳ１〜ＳＳ３
が設けられ、またこの乗算器Ｍｅと誤差検出回路２の間
に遅延素子ＳＳ０が配置されている。したがって、この
図３に示す適応等化器のクリティカルパスは、遅延素子
ＳＳ０〜ＳＳ３から加算器Ｓ０３〜Ｓ３３の経路とな
る。ここで、乗算器Ｍｅが、前述のごとくビットシフト
動作により、この乗算動作を実現しており、遅延は無視
することができる。したがって、このクリティカルパス
においては、遅延は、１乗算・３加算となる。ここで、
加算器ＳＣ０〜ＳＣ３は、３入力加算器であり、２加算
の構成に対応すると考える。したがって、このクリティ
カルパスは、この適応等化器のタップ長に依存しないた
め、高速で処理を行なうことができる。また、フィルタ
処理部１においては、タップが、遅延素子により結合さ
れており、パイプライン処理を実行することができ、タ
ップ長に依存しないパイプラインアーキテクチャを実現
することができ、高速処理が可能となる。

【００６９】また、この図３に示すように、各タップ係
数に対応する部分は、規則的な配置（シストリック構
成：一方方向に信号を伝達する構成）で実現されてお
り、これらのタップ係数に対応する部分をそれぞれモジ
ュール化することができ、容易にタップ長を拡張するこ
とができる。また、規則的な配置であるため、配線レイ
アウトが容易となり、高集積化に適した、クリティカル
パスの短いＬＳＩ化された適応等化器を実現することが
できる。

【００７０】なお、図１から３においては、タップ長が
４の場合の適応等化器について説明している。しかしな
がら、適応等化器のタップ長がＬの場合には、後に説明
するが、この図３に示すモジュールを、Ｌ個縦続接続す
ればよい。この場合、４サイクルの遅延時間を有する遅
延素子（Ｚ^-4で示す）は、その遅延特性をＺ^-Lで表わす
ことができ、また遅延特性がＺ^-5で表わされる遅延素子
ＤＺ０〜ＤＺ３は、その遅延特性を、Ｚ^-(L+1)で表わす
ことができる。

【００７１】以上のように、この発明の実施の形態１に
従えば、直接型フィルタ構成でＬＭＳアーキテクチャを
実現した後、「ルックアヘッド変換」および「リタイミ
ング」を行なって転置型フィルタを実現してさらに遅延
素子を再編するため、信号伝搬経路にクロック信号に同
期して動作するシフトレジスタで構成される遅延素子を
配置することができ、クリティカルパスを短くすること
ができ、高速動作する適応等化器を容易に実現すること
ができる。

【００７２】［実施の形態２］今、ルックアヘッド変換
の段数Ｌを、タップ長Ｎの１／２に設定することを考え
る。この場合、タップ係数更新式は、次式で表わされ
る。

【００７３】ｈ（ｎ＋１）＝ｈ（ｎ−２）＋μ・Σｅ
（ｎ−ｉ）・Ｘ（ｎ−ｉ） ｅ（ｎ）＝ｄ（ｎ）−ｈ^T （ｎ−２）・Ｘ（ｎ） ただし、上式において、総和Σは、ｉについて０、１お
よび２について実行される。このタップ長の１／２でル
ックアヘッド変換を行ないかつリタイミングを行なって
得られる転置型ＦＩＲ適応フィルタを、ハーフＴｒＬＭ
Ｓと定義する。このハーフＴｒＬＭＳでは、タップ係数
の更新は、Ｌ／２サイクル前のタップ係数が影響を及ぼ
すだけであり、この入出力応答補償の遅れ（レイテン
シ）を、小さくすることができる。

【００７４】図４は、上述の式に従うハーフＴｒＬＭＳ
の構成を示す図である。図４において、この適応等化器
は、先の直接形式のＦＩＲフィルタで構成されるフィル
タ処理部１と、このフィルタ処理部１に対するタップ係
数ｈ０〜ｈ３を誤差信号ｅ（ｎ）に基づいて更新する係
数更新回路３を含む。フィルタ処理部１の構成は、ルッ
クアヘッド変換時においては、先の図１１に示す従来の
適応等化器のフィルタ処理部１の構成と同じである。係
数更新回路３においてこのルックアヘッド変換により、
ルックアヘッド変換部が挿入される。

【００７５】すなわち、係数更新回路３は、入力信号ｘ
（ｎ）をそれぞれ１クロックサイクル期間遅延するカス
ケード接続される遅延素子ＳＳ１〜ＳＳ３と、タップ係
数ｈ０〜ｈ３に対して設けられる同一構成の修正段を含
む。

【００７６】タップ係数ｈｋに対して設けられる修正段
は、入力信号ｘ（ｎ−ｋ）と乗算器Ｍｅからの誤差修正
信号μ・ｅ（ｎ）を乗算する乗算器ＣＭｋと、乗算器Ｃ
Ｍｋの出力信号を１クロックサイクル期間遅延する遅延
素子Ｄｋ０と、遅延素子Ｄｋ０の出力信号と乗算器ＣＭ
ｋの出力信号を加算する加算器Ｓｋ０と、加算器Ｓｋ０
出力信号を１クロックサイクル期間遅延する遅延素子Ｄ
ｋ１と、遅延素子Ｄｋ１の出力信号と乗算器ＣＭｋの出
力信号とを加算する加算器Ｓｋ１と、加算器Ｓｋ１の出
力信号を受ける加算器ＣＡｋと、加算器ＣＡｋの出力信
号を３クロックサイクル（＝Ｌ＋１）遅延してタップ係
数ｈｋを出力する遅延素子ＤＥｋを含む。

【００７７】加算器ＣＡｋは、遅延素子ＤＥｋから出力
されるタップ係数ｈｋと加算器Ｓｋ１の出力信号を加算
して遅延素子Ｄｋへ与える。

【００７８】前述のタップ係数更新式において１つのタ
ップ係数に着目すると、タップ係数更新式は次式で表わ
される。

【００７９】ｈｋ（ｎ＋１）＝ｋｈ（ｎ−２）＋μ・ｅ
（ｎ）・ｘ（ｎ−ｋ＋１）＋μ・ｅ（ｎ−１）・ｘ（ｎ
−ｋ）＋μ・ｅ（ｎ−２）・ｘ（ｎ−ｋ−１） 遅延素子ＤＥｋにより、係数ｈｋ（ｎ−２）が生成され
る。遅延素子ＤＥｋの遅延サイクル数が３サイクルすな
わちＬ＋１サイクルであるのは、上述の式でタップ係数
ｈｋ（ｎ＋１）およびｈｋ（ｎ−２）が関係づけされて
おり、これらのクロックサイクル数の差は３サイクルで
あることに相当する。

【００８０】シストリックに構成される乗算器ＣＭｋ、
遅延素子Ｄｋ０，Ｄｋ１および加算器Ｓｋ０およびＳｋ
１は、上述の式の誤差修正分を導出する。

【００８１】図５は、図４に示す係数更新回路３の１つ
のタップ係数ｈｋに対して設けられる修正段の構成を示
す図である。以下、この図５を参照して、係数更新動作
について説明する。

【００８２】入力信号ｘ（ｎ）が印加されたとき、乗算
器ＣＭｋには、信号ｘ（ｎ−ｋ）が印加される。したが
って、この乗算器ＣＭｋからは、次式で示される信号が
出力される。

【００８３】μ・ｅ（ｎ）・ｘ（ｎ−ｋ） 遅延素子Ｄｋ０は、乗算器ＣＭｋの出力信号を１サイク
ル遅延している。したがってこの遅延素子Ｄｋ０の出力
信号は次式で表わされる。

【００８４】μ・ｅ（ｎ−１）・ｘ（ｎ−ｋ−１） 加算器Ｓｋ０は、この遅延素子Ｄｋ０の出力信号と乗算
器ＣＭｋの出力信号とを加算している。したがってこの
加算器Ｓｋ０の出力信号は次式で表わされる。

【００８５】μ・ｅ（ｎ）・ｘ（ｎ−ｋ）＋μ・ｅ（ｎ
−１）・ｘ（ｎ−ｋ−１） 遅延素子Ｄｅ１は加算器Ｓｋ０の出力信号を１クロック
サイクル遅延している。したがってこの遅延素子Ｄｋ１
の出力信号は次式で表わされる。

【００８６】μ・ｅ（ｎ−１）・ｘ（ｎ−ｋ−１）＋μ
・ｅ（ｎ−２）・ｘ（ｎ−ｋ−２） 加算器Ｓｋ１は、この遅延素子Ｄｋ１の出力信号と乗算
器ＣＭｋの出力信号を加算している。したがって加算器
Ｓｋ１の出力信号は次式で表わされる。

【００８７】μ・Σｅ（ｎ−ｉ）・ｘ（ｎ−ｋ−ｉ） ただし総和は、ｉについて０から２まで取られる。

【００８８】加算器ＣＡｋが、現サイクルのタップ係数
ｈｋ（ｎ）と加算器Ｓｋ１の出力信号とを加算してお
り、したがってこの加算器ＣＡｋの出力信号は次式で表
わされる。

【００８９】 ｈｋ（ｎ）＋μ・Σｅ（ｎ−ｉ）・ｘ（ｎ−ｋ−ｉ） 遅延素子ＤＥｋがこの加算器ＣＡｋの出力信号を３サイ
クル遅延して出力する。したがって現サイクルで出力さ
れるタップ係数ｈｋ（ｎ）は、次式で表わされる。

【００９０】ｈｋ（ｎ）＝ｈｋ（ｎ−３）＋μ・Σｅ
（ｎ−ｉ−３）・ｘ（ｎ−ｋ−ｉ−３） 総和は、ｉについて０から２まで取られる。したがっ
て、次のサイクルのタップ係数ｈｋ（ｎ＋１）は次式で
表わされる。

【００９１】ｈｋ（ｎ＋１）＝ｈｋ（ｎ−２）＋μ・Σ
ｅ（ｎ−ｉ−２）・ｘ（ｎ−ｋ−ｉ−２） ルックアヘッドの段数は、２であり、したがって、上式
右辺第２項は、次式の関係を満たす。

【００９２】μ・Σｅ（ｎ−ｉ−２）・ｘ（ｎ−ｋ−ｉ
−２）＝μ・Σｅ（ｎ−ｉ）・ｘ（ｎ−ｋ−ｉ） この図４に示す係数更新回路３において各修正段は、前
述の式を直接形式で表現している。このルックアヘッド
変換を行なった後、信号のタイミング関係を維持しつつ
タイミング再設定を行なうリタイミング処理を行ない、
このフィルタ処理部１の直接型ＦＩＲフィルタを、転置
型フィルタに変換する。

【００９３】図６は、この発明の実施の形態２における
リタイミング処理完了後の適応等化器の構成を示す図で
ある。図６において、フィルタ処理部１は、加算器Ａ０
〜Ａ２は、乗算器Ｍ０〜Ｍ２それぞれに対応して設けら
れる。乗算器Ｍ３の出力信号は、加算器Ａ２へ与えられ
る。入力信号ｘ（ｎ）を受ける経路において、１サイク
ルを遅延する遅延素子ＳＲ１およびＳＲ３が、乗算器Ｍ
１およびＭ３にそれぞれ対応して配置される。乗算器Ｍ
２へは、この遅延素子ＳＲ１の出力信号が与えられる。
また、遅延素子ＳＲ３へは、遅延素子ＳＲ１の出力信号
が与えられる。

【００９４】加算器Ａ１およびＡ２の間に、加算器Ａ２
の出力信号を１クロックサイクル遅延して加算器Ａ１へ
与える遅延素子ＳＲ２が配置される。加算器Ａ１が、乗
算器Ｍ１と遅延素子ＳＲ２の出力信号を加算して、該加
算結果を加算器Ａ０へ与える。加算器Ａ０が、乗算器Ｍ
０と加算器Ａ１の出力信号を加算して出力信号ｙ（ｎ）
を生成する。

【００９５】また、タップ係数変更のタイミング調整の
ために、入力信号ｘ（ｎ）を１クロックサイクル遅延し
て、遅延素子列ＳＳ１へ与える遅延素子Ｄａが設けら
れ、また誤差検出回路２の出力信号を１クロックサイク
ル遅延して乗算器Ｍｅへ与える遅延素子Ｄｂが設けられ
る。また、３クロック期間遅延する遅延素子ＤＥ０〜Ｄ
Ｅ３の各々は、１クロックサイクル期間対応の加算器Ｃ
Ａ０〜ＣＡ３の出力信号を遅延してタップ係数ｈ０〜ｈ
３を生成する遅延素子ＤＥ００〜ＤＥ３０と、タップ係
数ｈ０〜ｈ３を２クロックサイクル期間遅延して対応の
加算器ＣＡ０〜ＣＡ３へ与える遅延素子へ与える遅延素
子ＤＥ０１〜ＤＥ３１に分割される。 転置型フィルタ
で構成されるフィルタ処理部１においては、加算器Ａ１
およびＡ２の間に設けられた遅延素子ＳＲ２により、乗
算器Ｍ２およびＭ３の乗算結果が１クロックサイクル遅
延して伝達される。また、遅延素子ＳＲ１の出力信号が
直接遅延素子ＳＲ３へ遅延素子を介することなく与えら
れる。したがって、このフィルタ処理部１からの出力信
号ｙ（ｎ）は、次式で表わされる。

【００９６】ｙ（ｎ）＝ｈ０（ｎ）・ｘ（ｎ）＋ｈ１
（ｎ）・ｘ（ｎ−１）＋ｈ２（ｎ−１）・ｘ（ｎ−２）
＋ｈ３（ｎ−１）・ｘ（ｎ−３） タップ係数ｈ２およびｈ３には、前サイクルの係数値が
用いられている。この係数のタイミングを一致させるた
めに、係数更新回路３において係数ｈ０およびｈ１に対
し、１クロックサイクル与えられた信号を遅延する遅延
素子ＤｃおよびＤｄが、それぞれ乗算器ＣＭ０およびＣ
Ｍ１の出力部に介挿される。これにより、フィルタ処理
部１の各演算部におけるタップ係数と入力信号のタイミ
ング関係が一致する。すなわち、タップ係数ｈ２および
ｈ３は、タップ係数ｈ０およびｈ１に対し、１サイクル
前の誤差信号ｅ（ｎ）に従ってタップ係数の更新を行な
っている。したがって、乗算器Ｍ２およびＭ３におい
て、それぞれ１サイクル前の信号が与えられるため、こ
れらの乗算器におけるタップ係数および入力信号のタイ
ミング関係が一致する。

【００９７】遅延素子ＤａおよびＤｂは、それぞれ、入
力信号ｘ（ｎ）に対する誤差信号ｅ（ｎ）のタイミング
を調整するために設けられる。これにより、参照信号ｄ
（ｎ）が、判定時において１サイクル遅延されて出され
る場合に対するタイミングの調整を行なうことができ
る。また、これらの遅延素子ＤａおよびＤｂは、これら
の信号ｘ（ｎ）およびｅ（ｎ）を伝搬する経路がクリテ
ィカルパスとなるのを防止する。

【００９８】この図６に示すようにリタイミングが完了
した後、このルックアヘッド変換部４におけるグラディ
エントの加算モジュールにおける伝達関数１＋Ｚ^-1＋Ｚ
^-2を、等価変換して伝達関数（１−Ｚ^-3）／（１−
Ｚ^-1）に変換する。これは、１クロックサイクルを遅延
する遅延素子および３クロックサイクルを遅延する遅延
素子を用いて実現される。

【００９９】図７は、伝達関数変換後の適応等化器の構
成を示す図である。図７において、タップ係数ｈ０〜ｈ
３それぞれに対する係数修正段の構成は同じである。グ
ラディエントの加算モジュールは、それぞれ再帰型フィ
ルタで置き換えられる。すなわち、変換係数ｈｋに対す
る修正段においては、与えられた信号を３クロックサイ
クル遅延する遅延素子ＴＤｋ０と、加算回路ＰＡｋと、
加算回路ＰＡｋの出力信号を１クロックサイクル遅延し
て加算器ＰＡｋへ与える遅延素子ＰＤｋ１が設けられ
る。

【０１００】加算器ＰＡ０は、与えられた信号と遅延素
子ＰＤｋ０およびＰＤｋ１とを加算し、該加算結果を対
応の加算器ＣＡｋへ与える。加算器ＰＡ０およびＰＡ１
へは、遅延素子ＤｃおよびＤｂのそれぞれの出力信号が
与えられる。加算器ＰＡ２およびＰＡ３へは、乗算器Ｃ
Ｍ２およびＣＭ３の出力信号がそれぞれ与えられる。こ
の伝達関数の変換により、加算器の数を低減し、回路規
模を低減し、また信号伝搬遅延を低減する。この図７に
示す適応等化器は、ルックアヘッド変換部において、直
接型フィルタ構成を、再帰型フィルタで置き換えただけ
であり、その動作は同じである。この図７に示す適応等
化器においてクリティカルパスは、遅延素子ＤＥ１０の
出力から誤差検出回路２の出力までである。したがって
クリティカルパスは、１乗算・３加算の遅延を有するだ
けであり、タップ長Ｎ（＝４）には依存しない一定の値
となり、高速処理を行なうことのできる適応等化器を実
現することができる。

【０１０１】また、各タップ係数ｈ０〜ｈ３に対する回
路部分はほぼ同一構成であり、シストリック構成とする
ことができる。この図７に示す構成においては、同一の
構成部分をモジュール化する。すなわち、タップ係数ｈ
０およびｈ１の部分を１つのモジュールとし、タップ係
数ｈ２およびｈ３の部分を別のモジュールとする。ここ
で、遅延素子ＳＲ２およびＳＳ２は、図７において左側
に示すモジュールに含まれる。これにより、容易に適応
等化器を拡張することができる。

【０１０２】タップ長Ｎの１／２にルックアヘッド変換
の段数Ｌが等しい場合、全タップの半数Ｎ／２の部分を
１つのモジュールとしてもよい。

【０１０３】以上のように、この発明の実施の形態２に
従えば、ルックアヘッドの段数を、全タップの１／２と
し、ルックアヘッド変換およびリタイミングを行なって
直接型フィルタ構成を、転置型フィルタ構成に変換して
いるため、入出力応答調整のレイテンシが短くなり正確
なフィルタ処理が実現され、また、クリティカルパスが
短くなり、高速動作する適応等化器を回路規模を増加さ
せることなく実現することができる。

【０１０４】［実施の形態３］図８は、この発明の実施
の形態３に従う適応等化器のフィルタ処理部の構成を概
略的に示す図である。この図８に示すフィルタ処理部１
は、Ｎタップを有する。このフィルタ処理部は、ルック
アヘッド段数ＬをＮ／２としてルックアヘッド変換し、
次いでリタイミングした後に得られる構成である。この
フィルタ処理部１は、タップｈ０〜ｈ２Ｌ−１それぞれ
に対応して設けられる乗算器Ｍ０〜Ｍｎ−１と、乗算器
Ｍ０〜Ｍｎ−２それぞれに対応して設けられる加算器Ａ
０〜Ａｎ−２を含む。ここで、Ｎ＝２・Ｌであり、Ｌは
ルックアヘッド段数を示す。入力信号ｘ（ｎ）の伝送経
路に、タップ係数１つ置きに、遅延素子ＳＲ０，ＳＲ
２，…ＳＲＮ−２が配置され、また加算器の間に、遅延
素子ＳＲ１〜ＳＲＮ−３が配置される。これらの遅延素
子ＳＲ０〜ＳＲＮ−２は、出力信号ｙ（ｎ）を導出する
経路と入力信号ｘ（ｎ）を伝達する経路において交互に
配置される。

【０１０５】隣接する２つのタップを組として、このフ
ィルタ処理部１はモジュール部ＭＤ♯０〜ＭＤ♯Ｌ−１
に分割される。モジュールＭＤ♯０〜ＭＤ♯Ｌ−２の各
々は、入力信号を遅延するための遅延素子と、出力信号
を遅延するための遅延素子を含む。各モジュールにおい
て、乗算器ＭｉおよびＭｉ＋１の間に遅延素子ＳＲ２ｉ
が配置される。２段の縦続接続される加算器Ａｉおよび
Ａｉ＋１においては、加算器Ａｉ＋１の入力部に遅延素
子ＳＲｉ＋１が配置される。

【０１０６】この図８に示す構成においては、フィルタ
処理部１のモジュール部ＭＤ♯０〜ＭＤ♯Ｌ−２は同じ
構成であり、最終段のモジュール部ＭＤ♯Ｌ−１のみ
が、乗算器ＭＡ−１の出力信号が加算器ＡＮ−１に与え
られる構成となる。

【０１０７】このハーフＴｒＬＣＭアーキテクチャにお
いては、出力信号が遅延素子を介して伝達されるため、
タップ係数もそれに合わせて、タイミングを調整する必
要がある。したがって、これらのタップ係数のタイミン
グを調整するために、モジュール部ＭＤ♯０〜ＭＤ♯Ｌ
−１それぞれに対応して設けられるタップ係数更新部に
おいては、図７に示す遅延素子ＤｃおよびＤｄに対応す
る遅延素子が配置される。これらのモジュール部ＭＤ♯
０〜ＭＤ♯Ｌ−１においては、タップ段に追加的に挿入
される遅延素子は、モジュール部ＭＤ♯ｉにおいては、
（Ｌ−１−ｉ）の遅延サイクルを有する。

【０１０８】この図８に示すモジュール構成を利用する
ことにより、タップ数Ｎ（ただしＮは偶数）を容易に拡
張することができる。この構成において、また先の実施
の形態のようにＮ／２の部分を１つのモジュールとして
構成してもよい。

【０１０９】図９は、この図８に示すモジュール部ＭＤ
♯ｋ／２の係数更新回路に含まれる係数修正段の構成を
示す図である。図７に示す係数修正段と対応する部分に
は同一参照番号を付し詳細説明は省略する。このモジュ
ール部ＭＤ♯ｋ／２においてはタップ係数ｈｋおよびｈ
ｋ＋１（＝ｈｊ）が出力される。遅延素子ＤＥｋ１およ
びＤＥｊ１の遅延時間ａは、ａ＝Ｌ＝Ｎ／２で表わされ
る。

【０１１０】一方、遅延素子ＰＤｋ０およびＰＤｊ０の
有する遅延クロックサイクルｂは、ａ＋１＝Ｌ＋１＝
（Ｎ／２）＋で与えられる。

【０１１１】一方、このモジュール部ＭＤ♯ｋ／２にお
けるタップ係数ｈｋおよびｈｊのタイミング調整のため
の遅延素子ＤｃおよびＤｄが有する遅延サイクルｃは、
（Ｌ−１）−（ｋ／２）で与えられる。

【０１１２】このモジュール部ＭＤ♯ｋ／２へは、入力
信号ｘ（ｎ−ｋ−１）が与えられる。クリティカルパス
は、１乗算・３加算となる。

【０１１３】図８および図９に示すモジュールを利用す
ることにより、タップ長Ｎが偶数の場合、ルックアヘッ
ド段Ｌの段数をＬ／２として転置型フィルタを形成して
クリティカルパスを短くすることができる。また、モジ
ュール化しているため、容易にこの適応等化器のタップ
長拡張に対応することができる。

【０１１４】なお、図９に示す構成において、遅延素子
ＤｃおよびＤｄが、可変遅延素子で構成される場合、す
べてのモジュールの構成を共通化することができる。

【０１１５】［変更例］図１０は、この発明の実施の形
態３の変更例を示す図である。この図１０においては、
ルックアヘッド変換の段数Ｌがタップ長Ｎに等しい場合
のモジュールの構成を示す。図１０において、図３に示
す構成と対応する部分には同一参照番号を付す。タップ
係数ｈｋに対してフィルタ処理部およびフィルタ係数修
正段が配置される。

【０１１６】この図１０に示すモジュール構成の場合、
遅延素子ＲＤｋ１の遅延サイクル数はＬであり、遅延素
子ＤＺｋの有する遅延サイクル数はＬ＋１である。この
図１０に示すモジュールをＮ個接続し、入力初段のモジ
ュール（タップ係数ｈ０に対するモジュール）において
は遅延素子ＳＲｋを短絡する。これによりタップ数Ｎ
（＝Ｌ）の適応等化器を実現することができ、容易に適
応等化器のタップ長を拡張することができる。

【０１１７】以上のように、この発明の実施の形態３に
従えば、適応等化器のフィルタ処理部および係数更新回
路の修正段をモジュール化しているため、容易にタップ
長も拡張に対応することができる。

【０１１８】

【発明の効果】以上のように、この発明に従えば、直接
型ＦＩＲフィルタで表現されるフィルタ処理部を、ルッ
クアヘッド変換およびリタイミングによる遅延素子の再
配列により転置型ＦＩＲフィルタに変換しているため、
クリティカルパスを短くすることができ、高速で処理を
行なうことのできる適応等化器を実現することができ
る。

【０１１９】すなわち、請求項１に係る発明に従えば、
フィルタ処理部の基本処理段を、入力信号とタップ係数
との乗算するための乗算器と、前段の処理段の出力信号
を遅延する遅延段と、この遅延段の出力信号と乗算器の
出力信号とを加算して次段へ与える加算器とで構成し、
タップ係数設定手段は、各タップ係数に対応して設けら
れる係数修正段を、伝達関数を全零型フィルタ伝達関数
と全極型フィルタ伝達関数の積で与えられる同一構成と
しているため、フィルタ処理部における入力信号とタッ
プ係数とのタイミングを維持しつつ、クリティカルパス
を短くすることができ、ハードウェア量を増加させるこ
となく高速で処理を行なうことのできる適応等化器を実
現することができる。

【０１２０】請求項２に係る発明に従えば、請求項１の
係数修正手段を、Ｌサイクル前のタップ係数と次サイク
ルのタップ係数とを関係付けるように構成しているた
め、タップ長の遅延素子およびタップ長＋１サイクルの
遅延素子を利用して係数修正手段を実現することがで
き、係数修正手段の構成が簡略化される。

【０１２１】請求項３に係る発明に従えば、請求項１の
タップ係数修正手段を、伝達関数（（１−Ｚ^-L-1）／
（１−Ｚ^-1）を有するフィルタ回路を含める構成にして
いるため、再帰型フィルタ回路により加算器の数を低減
することができ、回路規模を低減することができる。

【０１２２】請求項４に係る発明に従えば、請求項１の
係数修正手段を、乗算器と、再帰型フィルタ回路と加算
回路出力を１サイクル遅延する遅延回路と、このタップ
係数をＬサイクル遅延して加算器へ伝達する遅延素子と
で構成しているため、ハードウェア量を増加させること
なく係数修正手段をシストリック構成とすることがで
き、配線レイアウトが簡略化される。

【０１２３】請求項５に係る発明に従えば、フィルタ処
理部を、信号の往路および復路に遅延素子を交互に配送
した転置型フィルタで構成しかつフィルタ係数修正段
を、全零型フィルタ伝達関数および全極型フィルタ伝達
関数の積で与えられる回路を含むように構成しているた
め、ハードウェア量を増加させることなくクリティカル
パスを短くすることができ、また入力信号に対するフィ
ルタ係数の修正サイクルの遅れを短くすることができ、
正確なタップ係数修正を行なうことができる。これによ
り、高速で正確にフィルタ処理を行なうことのできる適
応等化器を実現することができる。

【０１２４】請求項６に係る発明に従えば、ルックアヘ
ッド段数を、タップ長の１／２に設定しており、レイテ
ンシを短くすることができ、正確なフィルタ処理を実現
することができる。

【０１２５】請求項７に係る発明に従えば、タップ係数
修正段を、伝達関数（１−Ｚ^-L-1）／（１−Ｚ^-1）を有
するフィルタ回路を含むように構成しているため、加算
器の数を低減することができ、回路規模を低減すること
ができる。また、回路構成が簡略化され、シストリック
構成を実現することができ、配線レイアウトが容易とな
る。

【０１２６】請求項８に係る発明に従えば、遅延素子と
加算器とを効率的に配置しており、回路規模を低減する
ことができる。また、回路構成が簡略化され、シストリ
ック構成を実現することができ、配線レイアウトが容易
となる。

【０１２７】請求項９に係る発明に従えば、直接型フィ
ルタ構成を用いてフィルタ処理段およびタップ係数設定
段をＬＭＳアーキテクチャに従って配置し、その後ルッ
クヘッド変換およびリタイミイングにより、遅延素子の
再編を行ない、その後フィルタ係数設定段の伝達関数の
等価変換により再帰型フィルタ構成としており、クリテ
ィカルパスを短くすることができ、また係数修正段の加
算器の数も低減でき、また単位回路をシストリック構成
とすることができ、回路規模が低減されかつ配線レイア
ウトが容易な高集積化に適した高速動作する適応等化器
を実現することができる。

【０１２８】請求項１０に係る発明に従えば、ルックア
ヘッドの段数Ｌをタップ長に等しい値に設定しているた
め、各タップ係数ごとにモジュール化することができ、
容易にタップ長を拡張することが可能となる。

【０１２９】請求項１１に係る発明に従えば、ルックア
ップ変換段数をタップ長の１／２に設定しており、タッ
プ係数修正に用いる誤差信号の遅れを短くすることがで
き、正確に、等化処理を行なうことができる。

【０１３０】請求項１２に係る発明に従えば、請求項９
の方法において、各タップ係数を算出する段を同一構成
としており、モジュール化が容易となり、また高集積化
に適した適応等化器を得ることができる。

【０１３１】請求項１３に係る発明に従えば、隣接タッ
プ係数の部分を単位としてモジュール化するように構成
しているため、このレイテンシが短い適応等化器を容易
に拡張することができる。

【０１３２】請求項１４に係る発明に従えば、請求項１
０のタップ係数の対応する部分をモジュール化している
ため、容易に適応等化器を拡張することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う適応等化器の
第１ステップの配置を示す図である。

【図２】 この発明の実施の形態１に従う適応等化器の
第２ステップの配置を示す図である。

【図３】 この発明の実施の形態１に従う適応等化器の
構成を示す図である。

【図４】 この発明の実施の形態２に従う適応等化器の
第１配置ステップにおける構成を示す図である。

【図５】 図４に示す係数更新回路の出力信号を示す図
である。

【図６】 この発明の実施の形態２に従う適応等化器の
第２配置ステップの構成を示す図である。

【図７】 この発明の実施の形態２に従う適応等化器の
構成を示す図である。

【図８】 この発明の実施の形態３の適応等化器のフィ
ルタ処理部の構成を概略的に示す図である。

【図９】 図８に示す適応等化器の１段の係数更新回路
の構成を示す図である。

【図１０】 この発明の実施の形態３の変更例を示す図
である。

【図１１】 従来の適応等化器の構成を示す図である。

【符号の説明】

１ フィルタ処理部、２ 誤差検出回路、３ 係数更新
回路、４ ルックアヘッド変換部、ＳＲ０〜ＳＲＬ−
１，ＣＳＲ１〜ＣＳＲＮ−１，Ｄ００〜Ｄ０３，Ｄ１０
〜Ｄ１３，Ｄ２０〜Ｄ２３，Ｄ３０〜Ｄ３３ 遅延素
子、Ｓ００〜Ｓ０３，Ｓ１０〜Ｓ１３，Ｓ２０〜Ｓ２
３，Ｓ３０〜Ｓ３３，ＣＡ０〜ＣＡ３，Ａ０〜ＡＮ−１
加算器、ＣＭ０〜ＣＭＮ−１，Ｍ０〜ＭＮ−１ 乗算
器、ＣＤ０〜ＣＤ３ 遅延素子、Ｍｅ 乗算器、ＳＳ０
〜ＳＳ３ 遅延素子、ＤＺ０〜ＤＺ３，ＤＹ０〜ＤＹ３
遅延素子、ＳＣ０〜ＳＣ３ 減算器、ＳＳ１〜ＳＳ
３，Ｄａ〜Ｄｄ，ＰＤ００〜ＰＤ３０，ＰＤ０１〜ＰＤ
３１，ＤＥ００〜ＤＥ３０，ＤＥ０１〜ＤＥ３１ 遅延
素子、ＰＡ０〜ＰＡ３ 減算器、ＤＥｋ０，ＤＥｊ０，
ＤＥｋ１，ＤＥｊ１，ＰＤｋ０，ＰＤｋ１，ＰＤａ０，
ＰＤａ１，ＳＳｊ，ＳＳａ＋１ 遅延素子、ＰＡｋ，Ｐ
Ａｊ 減算器、ＲＤ０，ＲＤｋ１，ＤＹｋ，ＤＺｋ，Ｓ
ｋ 遅延素子、ＳＧｋ 減算器、Ｓｋ３，Ａｋ 加算
器、ＳＲｋ 遅延素子、Ｍｋ 乗算器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 弘幸 兵庫県伊丹市東有岡４丁目42−８ 株式会 社エルテック内 (72)発明者 尾知 博 沖縄県宜野湾市志誠志253−７−502 Ｆターム(参考） 5J023 DA04 DB05 DC03 DC06 DD07 5K046 AA01 BA01 BB03 EE02 EE06 EE16 EE47 EE56 EF13 EF21

Claims (14)

【特許請求の範囲】
1. 【請求項１】 タップ各々に対応して設けられかつ互い
   にカスケード接続される複数の処理段を有するフィルタ
   処理部を備え、前記処理段の各々は、（ｉ）入力信号と
   対応のタップ係数との乗算を行なうための第１の乗算器
   と、（ｉｉ）前段の処理段の出力信号を遅延するための
   遅延段と、（ｉｉｉ）前記遅延段の出力信号と前記第１
   の乗算器の出力信号を加算して次段へ与える加算器とを
   含み、ここで、初段の処理段は、前記入力信号と対応の
   タップ係数との乗算を行ない、該乗算結果を示す信号を
   次段の処理段へ与える乗算器を含み、さらに 前記フィルタ処理段の出力信号と参照信号との誤差に基
   づいて前記タップ係数を設定するためのタップ係数設定
   手段を備え、前記タップ係数設定手段は、各タップ係数
   に対応して設けられ、その伝達関数が全極型フィルタ伝
   達関数および全零型フィルタ伝達関数の積で与えられ
   る、同一構成の係数修正段を含む、適応等化器。
2. 【請求項２】 前記フィルタ係数設定手段の各前記係数
   修正段は、Ｌサイクル前のタップ係数と次サイクルのタ
   ップ係数とを関係づけるように構成される、請求項１記
   載の適応等化器。
3. 【請求項３】 各前記タップ係数修正段は、伝達関数
   （１−Ｚ^-L-1）／（１−Ｚ^-1）を有するフィルタ回路を
   含む、請求項２記載の適応等化器。
4. 【請求項４】 各前記係数修正手段は、 前記誤差を表わす信号の遅延信号とＬサイクル前の入力
   信号との乗算を行なう第２の乗算器と、 前記乗算器の出力信号を（Ｌ＋１）サイクル遅延する第
   １の遅延回路と、 与えられた信号を１サイクル遅延する第２の遅延回路
   と、 前記乗算器の出力から前記第１および第２の遅延回路の
   出力信号を減算する減算器を備え、前記第２の遅延回路
   は前記減算器の出力信号を遅延しかつ前記誤差を表わす
   信号の遅延信号は対応のタップの位置に応じた遅延時間
   を有し、さらに前記減算器の出力信号を受ける加算器
   と、 前記加算器の出力信号を１サイクル遅延して対応のタッ
   プ係数を生成する第３の遅延回路と、 前記第３の遅延回路の出力信号をＬサイクル遅延して前
   記加算器へ与える第４の遅延回路とを備え、前記加算器
   は、前記減算器の出力信号と前記第４の遅延回路の出力
   信号とを加算して前記第３の遅延回路へ与える、請求項
   １記載の適応等化器。
5. 【請求項５】 タップ各々に対応して設けられかつ往路
   および復路を有し互いに直列に接続される複数の処理段
   を含むフィルタ処理部を備え、前記複数の処理部の各々
   は、（ｉ）往路上に与えられた入力信号と対応のタップ
   係数とを乗算する乗算器と、（ｉｉ）復路上に配置さ
   れ、次段の処理段から復路上に伝達される信号と前記乗
   算器の出力信号とを加算して復路上に伝達する加算器と
   を含み、 前記往路および復路においては、処理段において交互
   に、１サイクルの遅延を与える遅延段が介挿され、さら
   に前記フィルタ処理段の出力信号と参照信号との誤差に
   基づいて前記タップ係数を設定するためのタップ係数設
   定手段を備え、前記タップ係数設定手段は、各タップ係
   数に対応して設けられ、その伝達関数が全零型フィルタ
   伝達関数および全極型フィルタ伝達関数の積で与えられ
   る同一構成の係数修正段を含む、適応等化器。
6. 【請求項６】 前記フィルタ係数設定手段の各係数修正
   段は、Ｌサイクル前のタップ係数と次サイクルのタップ
   係数とを関係づけるように構成され、前記Ｌは、タップ
   長の１／２である、請求項５記載の適応等化器。
7. 【請求項７】 各前記タップ係数修正段は、伝達関数
   （１−Ｚ^-L-1）／（１−Ｚ^-1）を有するフィルタ回路を
   含む、請求項６記載の適応等化器。
8. 【請求項８】 各前記タップ係数修正段は与えられた入
   力信号を１サイクル遅延する第１の遅延回路と、 １サイクル前の誤差信号と与えられた１サイクル前の入
   力信号とを乗算する乗算器と、 前記乗算器の出力信号を１サイクル遅延する第２の遅延
   回路と、 前記第２の遅延回路の出力信号を（Ｎ／２）＋１サイク
   ル遅延する第３の遅延回路とを備え、前記Ｎはタップ長
   を示し、 与えられた信号を１サイクル遅延する第４の遅延回路
   と、 前記第２の遅延回路の出力信号から前記第３および第４
   の遅延回路の出力信号を減算する減算器と、 与えられた信号を１サイクル遅延して対応のタップ係数
   を生成する第５の遅延回路と、 前記第５の遅延回路の出力信号を（Ｎ／２）サイクル遅
   延する第６の遅延回路と、 前記減算器の出力信号と前記第６の遅延回路の出力信号
   を加算し、該加算結果を前記第５の遅延回路へ与える加
   算器とを備える、請求項５記載の適応等化器。
9. 【請求項９】 参照信号と出力信号の誤差が最小となる
   ようにタップ係数を修正し、該修正されたタップ係数に
   従って入力信号をフィルタ処理して前記出力信号を生成
   する適応等化器の設計方法であって、 直接型フィルタ構成を用いて、フィルタ処理段およびタ
   ップ係数設定段を配置するステップと、 Ｌサイクル前のタップ係数と次サイクルのタップ係数と
   を関係づけるルックアヘッド変換を行なって前記フィル
   タ処理段および前記タップ係数設定段を再配置するステ
   ップと、 信号の時間的関係を維持しつつタイミング再編を行なう
   ためのリタイミングを行なって遅延素子の配置を再編し
   て転置型フィルタに変換するステップと、 前記フィルタ係数設定段を伝達関数の等価変換により
   （１−Ｚ^-L-1）／（１−Ｚ^-1）の伝達関数を有するフィ
   ルタ段に変換するステップとを含む、適応等化器の設計
   方法。
10. 【請求項１０】 前記Ｌは、前記適応等化器のタップ長
    に等しい値に設定するステップをさらに含む、請求項９
    記載の適応等化器の設計方法。
11. 【請求項１１】 前記Ｌを前記適応等化器のタップ長の
    １／２に等しい値に設定するステップをさらに含む、請
    求項９記載の適応等化器の設計方法。
12. 【請求項１２】 前記フィルタ段に変換するステップ
    は、各タップ係数に対応して設けられ、対応のタップ係
    数を算出する段を同一構成とするステップを含む、請求
    項９記載の適応等化器の設計方法。
13. 【請求項１３】 前記適応等化器の連続的に隣接するタ
    ップの部分の構成をモジュール化するステップをさらに
    含む、請求項１１記載の適応等化器の設計方法。
14. 【請求項１４】 各前記タップ係数に対応する部分をモ
    ジュール化するステップをさらに含む、請求項１０記載
    の適応等化器の設計方法。