CN114520643B - 一种基于FPGA的高速Delay-FxLMS滤波器设计方法 - Google Patents

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Abstract

本发明请求保护一种基于FPGA的高速Delay‑FxLMS滤波器设计方法。主要包括三个部分：(1)DF‑DFxLMS滤波器设计(2)TF‑RDFxLMS滤波器设计(3)HS‑TF‑RDFxLMS滤波器设计。本发明的创新点在于采用延时分解算法来解决时延量增加和输出滞后导致滤波器收敛性下降问题，然后对自适应滤波模块和次级路径模块进行转置操作进一步减小关键路径来提高系统的时钟速度，通过优化电路子模块来减小整个电路寄存器数量；最后在关键路径不变前提下，采用硬件共享思想实现TF‑RDFxLMS滤波器的面积/速度权衡。实验结果表明，该文提出的算法收敛速度是DFxLMS算法的3.5倍,关键路径缩短了其HS‑TF‑RDFxLMS滤波器时钟速度相比于TF‑RDFxLMS滤波器降低了4％，但LUT和FF的资源分别节约了10％和28％。

Description

一种基于FPGA的高速Delay-FxLMS滤波器设计方法
技术领域
本发明属于数字信号处理领域，对自适应滤波器进行算法和硬件结构进行优化，研究易于硬件实现的自适应滤波算法，提出了一种基于FPGA的高速Delay-FxLMS滤波器设计方法。
背景技术
目前，有源噪声控制(Active Noise Control,ANC)系统中使用最流行的自适应算法是滤波-X最小均方(Filtered-X Least Mean Square，FxLMS)算法，FxLMS算法因物理机理明晰、运算量小、实现简单成为有源噪声控制中的“基准”算法而被广泛应用。ANC系统的核心是自适应算法和自适应滤波器，自适应滤波器在系统识别、逆建模、线性预测以及干扰对消领域具有广泛的应用。随着集成电路技术的发展，传统靠软件实现的算法通常不能满足所需的处理速度，FPGA(Field Programmable Gate Array,现场可编程逻辑门阵列)因其功能强大设计灵活广泛应用于在语音信号处理、网络通信、音视频处理以及密码等领域。
现有主动噪声控制算法中，主要以MATLAB仿真阶段为主，且DFxLMS算法本身存在自适应延迟m过大和系统输出滞后的问题，从而导致算法收敛性下降。本发明侧重于对自适应滤波器进行算法和硬件结构优化，研究易于硬件实现的自适应滤波算法，从算法的角度出发，采用延时分解算法来解决自适应延迟过大和系统输出滞后问题；从硬件设计的角度出发，在算法收敛性不变的前提下减小关键路径，优化电路模块减小寄存器数量；采用硬件共享的思想实现滤波器面积和速度的平衡，因此提出了一种基于FPGA的高速Delay-FxLMS滤波器设计方法。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种基于FPGA的高速Delay-FxLMS滤波器设计方法。本发明的技术方案如下：
一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其包括以下步骤：
首先进行DF-DFxLMS直接型延迟滤波-X最小均方算法滤波器设计，DF-DFxLMS滤波器用于音频主动降噪；然后进行TF-RDFxLMS转置型重定时滤波-X最小均方算法滤波器设计，TF-RDFxLMS滤波器用于高吞吐量实现音频主动降噪；最后进行HS-TF-RDFxLMS硬件共享转置形式重定时滤波-X最小均方算法滤波器设计，HS-TF-RDFxLMS滤波器用于低功耗和硬件复杂度实现音频主动降噪。
进一步的，所述DF-DFxLMS滤波器具体包括：
第一自适应滤波模块，用于实现用于实现N个权值系数与N个输入信号乘法运算，DF-DFxLMS滤波器迭代运算公式是y(n)＝X(n)WT(n)；y(n)、X(n)、W(n)分别表示为自适应滤波器输出、输入参考信号、滤波器系数向量；
第一误差计算模块，用于实现输出信号与噪声信号减法运算，DF-DFxLMS滤波器误差计算迭代运算公式是e(n-m)＝d(n-m)-ys(n-m)；e(n-m)、d(n-m)、ys(n-m)分别表示延迟误差信号、延迟噪声信号、延迟输出信号；n、m分别表示变量、延迟量；
第一权值更新模块，由N个进位加法器组成，用来更新N个权值系数，DF-DFxLMS滤波器权值更新迭代运算公式是
W(n+1)＝W(n)-2μe(n-m)x′(n-m)
μ、x′(n-m)分别步长因子、延迟次级路径信号；
第一次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，DF-DFxLMS滤波器次级路径迭代运算公式是X'(n)＝s(n)*X(n)；
其中s(n)表示次级信号，*表示卷积运算，X'(n)表示滤波后的输入信号。
进一步的，所述TF-RDFxLMS滤波器，为了减小自适应滤波器中寄存器数量，同时最小化重定时电路中的时钟周期，将寄存器最小化应用到电路设计中；
在重定时中实现节点V的输出边所需要的寄存器数目关系式为：
wr(e)表示重定时后的图Gr中边e的数量，表示什么含义Rv、V分别表示在重定时中实现节点V的输出边所需要的寄存器数目、节点；
在重定时后的电路中，总寄存器的代价关系式为：
COST＝∑Rv。
进一步的，所述重定时电路，将一个电路G映射到一个重定时的电路Gr，边的权重计算关系式为：
wr(e)＝w(e)+r(V)-r(U)
其中r(V)是图中每个节点v的值，w(e)是原始图G中边的e的权重，wr(e)是重定时后的图Gr中边e的数量；
对于重定时图的可行性来说，wr(e)≥0对于Gr中的所有边e都是必须保持成立的；令e1,2代表从G1到G2的一条边，而e2,1代表从G2到G1的一条边；
从G1到G2的每条边都增加k个延时为：
wr(e1,2)≥0＝＞w(e1,2)+k≥0
类似地，从从G1到G2的每条边e2,1都减去k个延时为：
wr(e2,1)≥0＝＞w(e2,1)-k≥0
将上述过程结合起来并考虑割集的所有边可得：
其中k是重定时电路中延时量，取值范围是0≤k≤1。
进一步的，所述的DF-DFxLMS自适应滤波器重定时分为三个过程，这三个过程具有一定的先后顺序：
①过程对FIR滤波器模块进行重定时操作，由于在误差信号输入端和期望信号输出增加了m个延迟单元，其中的0.25m个延时单元映射到FIR滤波器，另外的0.25m个延时单元映射到滤波器的输出端，经过一轮重定时操作，该自适应滤波器的FIR电路的关键路径为一个乘法器的延时；
②和③过程要对权值更新模块和次级路径模块进行重定时操作，将滤波器输入信号的0.25m个延时单元分别映射到权值更新部分和次级路径部分，使整个电路的关键路径为一个乘法器。经过重定时后DFxLMS自适应滤波器延时单元从m减小到0.5m，关键路径从减小到Tmult+Tadd。Tmult、Tadd分别表示一个乘法器运行所需时间、一个加法器运行所需时间；
进一步的，所述的TF-RDFxLMS PM结构主要由三个加法器、三个乘法器、六个寄存器、三个开关和一个门组成，采用脉动阵列设计结构，整个电路的结构对称，在PM结构中，滤波器权值是局部更新，可以通过添加更多PM模块来增加TF-RDFxLMS滤波器的阶数，但不会改变滤波器关键路径的大小。
进一步的，所述HS-TF-RDFxLMS滤波器具体包括：
第二自适应滤波模块，用于完成滤波计算，该模块采用FIR结构，因为FIR滤波器具有具有收敛速度快、稳态误差小等特点；
第二误差计算模块，主要由一个转置型FIR滤波器加上一个减法器构成，其中乘法部分负责计算N个权系数和N个相应的输入样本值的乘法运算；
第二权值更新模块，主要硬件结构主要取决于自适应滤波算法的选择，由N个进位加法器组成，用来更新N个权值系数，其中收敛因子是2的负整数次幂，用相应的乘法运算移位来实现，可以大大地减少运算量和延时；
第二次级路径模块，主要作用是修正LMS算法的误差梯度估计值，一般采用基于LMS算法的FIR滤波器进行模型的自适应辨识。
进一步的，所述的HS-TF-RDFxLMS架构将抽头合并为:4Tapx,PM(0)、PM(1)、PM(2)和PM(3)四个抽头合并为一个资源4Tap0，将PM(4)、PM(5)、PM(6)和PM(7)四个抽头合并为一个资源4Tap1；
系统分为两组，其中第一组安排4Tap0执行时钟周期0、2、4、6，第二组安排4Tap1执行时钟周期1、3、5、7，采用硬件共享的方式实现自适应滤波器电路设计，在确保时钟速度的同时节约硬件资源，从而实现速度/面积权衡；
e(n-2)＝d(n-2)-ys(n-2)
＝d(n-2)-s(n)*[wT(n-2)x(n-2)]
＝d(n-2)-wT(n-2)x′(n-2)
其中：d(n-2)为加入自适应延迟后主要噪声信号；s(n)表示次级路径估计信号；*表示卷积运算；y'(n-2)＝s(n)*y(n-2)表示滤波后输出信号。
第n时刻横向滤波器的权系数是W(n)＝[wL(n),…,w2(n),w1(n)]T
第n时刻参考输入信号是X(n)＝[x(n),…,x(n-L+2),x(n-L+1)]T
则误差传感器接收到的信号改写为：
根据最陡下降法原理递推滤波器系数，通过计算瞬时均方误差来替代计算均方误差是：
所得瞬时均方误差来替代计算均方误差是：
W(n+1)＝W(n)-2μe(n-2)x′(n-2)
HS-TF-RDFxLMS算法步长界限是：
其中：μ为收敛系数；λmax为滤波-X信号自相关矩阵的最大特征值。
进一步的，根据最陡下降法原理递推滤波器系数，具体步骤包括：
步骤1.从待求的最小化函数的最优值参数得一个初始猜测开始；
步骤2.求解函数在该点相对于这些参数的梯度；
步骤3.以步骤2中所得梯度的反方向移动一步进行参数更新，这对应于代价函数在当前点沿最陡下降方向上的一步；
步骤4.重复步骤2和步骤3，直至参数有显著变化为止；
所述延时分解算法的步骤具体为：
步骤1.对FIR滤波器模块进行延时分解，误差信号输出端和期望信号输出的m个延迟单元，将其中的0.25m个延迟单元映射到FIR滤波器，另外的0.25m个延迟单元映射到滤波器的输出端；
步骤2.对权值更新模块进行延时分解，将滤波器输入信号的0.25m个延迟单元映射到权值更新部分；
步骤3.对次级路径模块进行延时分解，将滤波器输入信号的0.25m个延迟单元映射到次级路径部分；
本发明的优点及有益效果如下：
(1)所述的DF-DFxLMS自适应滤波器设计，采用重定时技术对FIR滤波器模块、权值更新模块、次级路径模块操作。由于在误差信号输入端和期望信号输出增加了m个延迟单元，将其中的0.25m个延时单元映射到FIR滤波器，另外的0.25m个延时单元映射到滤波器的输出端，将滤波器输入信号的0.25m个延时单元分别映射到权值更新部分和次级路径部分，使整个电路的关键路径为一个乘法器。重定时后DFxLMS自适应滤波器延时单元从m减小到0.5m，关键路径从减小到Tmult+Tadd；
(2)所述的TF-RDFxLMS滤波器设计，数据处理模块(Processing Module，PM)结构主要由三个加法器、三个乘法器、六个寄存器、三个开关和一个门组成，采用脉动阵列设计结构，整个电路的结构对称，在PM结构中，滤波器权值是局部更新，可以通过添加更多PM模块来增加TF-RDFxLMS滤波器的阶数，但不会改变滤波器关键路径的大小；
(3)所述的HS-TF-RDFxLMS滤波器设计，将抽头合并为:4Tapx,PM(0)、PM(1)、PM(2)和PM(3)四个抽头合并为一个资源4Tap0，将PM(4)、PM(5)、PM(6)和PM(7)四个抽头合并为一个资源4Tap1；系统分为两组，其中第一组安排4Tap0执行时钟周期0、2、4、6，第二组安排4Tap1执行时钟周期1、3、5、7，采用硬件共享的方式实现自适应滤波器电路设计，在确保时钟速度的同时节约硬件资源，从而实现速度/面积权衡；
附图说明
图1是本发明提供优选实施例的DF-DFxLMS滤波器重定时过程；
图2本发明所提供的TF-RDFxLMS滤波器设计；
图3本发明所提供的HS-TF-RDFxLMS滤波器设计；
图4本发明所提供的设计的不同自适应滤波器的收敛性。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本发明公开了一种基于FPGA的高速Delay-FxLMS滤波器设计方法。其主要包括三个部分(1)DF-DFxLMS滤波器设计(2)TF-RDFxLMS滤波器设计(3)HS-TF-RDFxLMS滤波器设计。
如附图1所示，本发明提出的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述DFxLMS滤波器具体包括：
自适应滤波模块，用于实现用于实现N个权值系数与N个输入信号乘法运算，DF-DFxLMS滤波器迭代运算公式是y(n)＝X(n)WT(n)；
误差计算模块，用于实现输出信号与噪声信号减法运算，DF-DFxLMS滤波器误差计算迭代运算公式是e(n-m)＝d(n-m)-ys(n-m)；
权值更新模块，由N个进位加法器组成，用来更新N个权值系数，DF-DFxLMS滤波器权值更新迭代运算公式是
W(n+1)＝W(n)-2μe(n-m)x′(n-m)
次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，DF-DFxLMS滤波器次级路径迭代运算公式是X'(n)＝s(n)*X(n)；
其中s(n)表示次级信号，*表示卷积运算，X'(n)表示滤波后的输入信号。
如附图2所示，本发明提出的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述TF-RDFxLMS滤波器，为了减小自适应滤波器中寄存器数量，同时最小化重定时中电路的时钟周期，将寄存器最小化应用到电路设计中。
在重定时中实现节点V的输出边所需要的寄存器数目关系式为：
在重定时后的电路中，总寄存器的代价关系式为：
COST＝∑Rv
进一步的，本发明提出的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，其所述的重定时电路，将一个电路G映射到一个重定时的电路Gr，边的权重计算关系式为：
wr(e)＝w(e)+r(V)-r(U)
其中r(V)是图中每个节点v的值，w(e)是原始图G中边的e的权重，wr(e)是重定时后的图Gr中边e的数量。
对于重定时图的可行性来说，wr(e)≥0对于Gr中的所有边e都是必须保持成立的。令e1,2代表从G1到G2的一条边，而e2,1代表从G2到G1的一条边。
从G1到G2的每条边都增加k个延时为：
wr(e1,2)≥0＝＞w(e1,2)+k≥0
类似地，从从G1到G2的每条边e2,1都减去k个延时为：
wr(e2,1)≥0＝＞w(e2,1)-k≥0
将上述过程结合起来并考虑割集的所有边可得：
其中k是重定时电路中延时量，取值范围是0≤k≤1。
进一步的，本发明提出的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，其所述的DF-DFxLMS自适应滤波器重定时分为三个过程，这三个过程具有一定的先后顺序：
①过程对FIR滤波器模块进行重定时操作，由于在误差信号输入端和期望信号输出增加了m个延迟单元，其中的0.25m个延时单元映射到FIR滤波器，另外的0.25m个延时单元映射到滤波器的输出端，经过一轮重定时操作，该自适应滤波器的FIR电路的关键路径为一个乘法器的延时；
②和③过程要对权值更新模块和次级路径模块进行重定时操作，将滤波器输入信号的0.25m个延时单元分别映射到权值更新部分和次级路径部分，使整个电路的关键路径为一个乘法器。经过重定时后DFxLMS自适应滤波器延时单元从m减小到0.5m，关键路径从减小到Tmult+Tadd。
如附图3所示，本发明提出的一种一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，其所述的HS-TF-RDFxLMS滤波器具体包括：
自适应滤波模块，主要用于完成滤波计算，该模块采用FIR结构，因为FIR滤波器具有具有收敛速度快、稳态误差小等特点；
误差计算模块，主要由一个转置型FIR滤波器加上一个减法器构成，其中乘法部分负责计算N个权系数和N个相应的输入样本值的乘法运算；
权值更新模块，主要硬件结构主要取决于自适应滤波算法的选择，由N个进位加法器组成，用来更新N个权值系数，其中收敛因子是2的负整数次幂，用相应的乘法运算移位来实现，可以大大地减少运算量和延时；
次级路径模块，主要作用是修正LMS算法的误差梯度估计值，一般采用基于LMS算法的FIR滤波器进行模型的自适应辨识。
进一步的，本发明提出的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，其所述的HS-TF-RDFxLMS架构将抽头合并为:4Tapx,PM(0)、PM(1)、PM(2)和PM(3)四个抽头合并为一个资源4Tap0，将PM(4)、PM(5)、PM(6)和PM(7)四个抽头合并为一个资源4Tap1。
系统分为两组，其中第一组安排4Tap0执行时钟周期0、2、4、6，第二组安排4Tap1执行时钟周期1、3、5、7，采用硬件共享的方式实现自适应滤波器电路设计，在确保时钟速度的同时节约硬件资源，从而实现速度/面积权衡。
e(n-2)＝d(n-2)-ys(n-2)
＝d(n-2)-s(n)*[wT(n-2)x(n-2)]
＝d(n-2)-wT(n-2)x′(n-2)
其中：d(n-2)为加入自适应延迟后主要噪声信号；s(n)表示次级路径估计信号；*表示卷积运算；y'(n-2)＝s(n)*y(n-2)表示滤波后输出信号。
第n时刻横向滤波器的权系数是W(n)＝[wL(n),…,w2(n),w1(n)]T
第n时刻参考输入信号是X(n)＝[x(n),…,x(n-L+2),x(n-L+1)]T
则误差传感器接收到的信号改写为：
根据最陡下降法原理递推滤波器系数，通过计算瞬时均方误差来替代计算均方误差是：
所得瞬时均方误差来替代计算均方误差是：
W(n+1)＝W(n)-2μe(n-2)x′(n-2)
HS-TF-RDFxLMS算法步长界限是：
其中：μ为收敛系数；λmax为滤波-X信号自相关矩阵的最大特征值。
进一步的，本发明提出的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述的TF-RDFxLMS PM结构主要由三个加法器、三个乘法器、六个寄存器、三个开关和一个门组成，采用脉动阵列设计结构，整个电路的结构非常对称，此发明设计思想有利于后续的布线操作。
在PM结构中，滤波器权值是局部更新，可以通过添加更多PM模块来增加TF-RDFxLMS滤波器的阶数，但不会改变滤波器关键路径的大小。
如附图4，表示设计的不同自适应滤波器的收敛性比较。
上述实施例阐明的系统、装置、模块或单元，具体可以由计算机芯片或实体实现，或者由具有某种功能的产品来实现。一种典型的实现设备为计算机。具体的，计算机例如可以为个人计算机、膝上型计算机、蜂窝电话、相机电话、智能电话、个人数字助理、媒体播放器、导航设备、电子邮件设备、游戏控制台、平板计算机、可穿戴设备或者这些设备中的任何设备的组合。
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、商品或者设备中还存在另外的相同要素。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (5)

1.一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，包括以下步骤：
首先进行DF-DFxLMS直接型延迟滤波-X最小均方算法滤波器设计，DF-DFxLMS滤波器用于音频主动降噪；然后进行TF-RDFxLMS转置型重定时滤波-X最小均方算法滤波器设计，TF-RDFxLMS滤波器用于高吞吐量实现音频主动降噪；最后进行HS-TF-RDFxLMS硬件共享转置形式重定时滤波-X最小均方算法滤波器设计，HS-TF-RDFxLMS滤波器用于低功耗和硬件复杂度实现音频主动降噪；
所述DF-DFxLMS滤波器具体包括：
第一自适应滤波模块，用于实现N个权值系数与N个输入信号乘法运算，DF-DFxLMS滤波器迭代运算公式是y(n)＝X(n)WT(n)；y(n)、X(n)、W(n)分别表示为自适应滤波器输出、输入参考信号、滤波器系数向量；
第一误差计算模块，用于实现输出信号与噪声信号减法运算，DF-DFxLMS滤波器误差计算迭代运算公式是e(n-m)＝d(n-m)-ys(n-m)；e(n-m)、d(n-m)、ys(n-m)分别表示延迟误差信号、延迟噪声信号、延迟输出信号；n、m分别表示变量、延迟量；
第一权值更新模块，由N个进位加法器组成，用来更新N个权值系数，DF-DFxLMS滤波器权值更新迭代运算公式是
W(n+1)＝W(n)-2μe(n-m)x'(n-m)
μ、x'(n-m)分别步长因子、延迟次级路径信号；
第一次级路径模块，采用LMS算法FIR滤波器进行模型的自适应辨识，来修正LMS算法的误差梯度估计值，DF-DFxLMS滤波器次级路径迭代运算公式是X'(n)＝s(n)*X(n)；
其中s(n)表示次级信号，*表示卷积运算，X'(n)表示滤波后的输入信号；
所述TF-RDFxLMS滤波器由三个加法器、三个乘法器、六个寄存器、三个开关和一个门组成，采用脉动阵列设计结构，整个电路的结构对称，在PM结构中，滤波器权值是局部更新，通过添加更多PM结构来增加TF-RDFxLMS滤波器的阶数，但不会改变滤波器关键路径的大小；
所述HS-TF-RDFxLMS滤波器具体包括：
第二自适应滤波模块，用于完成滤波计算，该模块采用FIR结构；
第二误差计算模块，由一个转置型FIR滤波器加上一个减法器构成，其中乘法部分负责计算N个权系数和N个相应的输入样本值的乘法运算；
第二权值更新模块，由N个进位加法器组成，用来更新N个权值系数，其中收敛因子是2的负整数次幂，用相应的乘法运算移位来实现；
第二次级路径模块，作用是修正LMS算法的误差梯度估计值，采用基于LMS算法的FIR滤波器进行模型的自适应辨识。
2.根据权利要求1所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述TF-RDFxLMS滤波器，为了减小自适应滤波器中寄存器数量，同时最小化重定时电路中的时钟周期，将寄存器最小化应用到电路设计中；
在重定时中实现节点V的输出边所需要的寄存器数目关系式为：
wr(e)表示重定时后的图Gr中边e的数量，Rv、V分别表示在重定时中实现节点V的输出边所需要的寄存器数目、节点；
在重定时后的电路中，总寄存器的代价关系式为：
COST＝∑Rv。
3.根据权利要求2所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述重定时电路，将一个电路G映射到一个重定时的电路Gr，边的权重计算关系式为：
wr(e)＝w(e)+r(V)-r(U)
其中r(V)是原始图中每个节点v的值，r(U)是原始图中每个节点u的值，w(e)是原始图G中边的e的权重，wr(e)是重定时后的图Gr中边e的数量；
对于重定时图的可行性来说，wr(e)≥0对于Gr中的所有边e都是必须保持成立的；令e1,2代表从G1到G2的一条边，而e2,1代表从G2到G1的一条边；
从G1到G2的每条边都增加k个延时为：
wr(e1,2)≥0＝＞w(e1,2)+k≥0
类似地，从G1到G2的每条边e2,1都减去k个延时为：
wr(e2,1)≥0＝＞w(e2,1)-k≥0
将上述过程结合起来并考虑割集的所有边可得：
其中k是重定时电路中延时量，取值范围是0≤k≤1。
4.根据权利要求3所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述DF-DFxLMS滤波器重定时分为三个过程，这三个过程具有一定的先后顺序：
①过程对FIR滤波器模块进行重定时操作，由于在误差信号输入端和期望信号输出增加了m个延迟单元，其中的0.25m个延时单元映射到FIR滤波器，另外的0.25m个延时单元映射到滤波器的输出端，经过一轮重定时操作，该自适应滤波器的FIR电路的关键路径为一个乘法器的延时；
②和③过程要对权值更新模块和次级路径模块进行重定时操作，将滤波器输入信号的0.25m个延时单元分别映射到权值更新部分和次级路径部分，使整个电路的关键路径通过一个乘法器；经过重定时后DFxLMS自适应滤波器延时单元从m减小到0.5m，关键路径从减小到Tmult+Tadd，Tmult、Tadd分别表示一个乘法器运行的时间、一个加法器运行的时间。
5.根据权利要求4所述的一种基于FPGA的高速Delay-FxLMS滤波器设计方法，其特征在于，所述的HS-TF-RDFxLMS架构将抽头合并为:4Tapx,PM(0)、PM(1)、PM(2)和PM(3)四个抽头合并为一个资源4Tap0，将PM(4)、PM(5)、PM(6)和PM(7)四个抽头合并为一个资源4Tap1；
系统分为两组，其中第一组安排4Tap0执行时钟周期0、2、4、6，第二组安排4Tap1执行时钟周期1、3、5、7，采用硬件共享的方式实现自适应滤波器电路设计；
e(n-2)＝d(n-2)-ys(n-2)
＝d(n-2)-s(n)*[wT(n-2)x(n-2)]
＝d(n-2)-wT(n-2)x′(n-2)
其中：d(n-2)为加入自适应延迟后噪声信号；s(n)表示次级路径估计信号；*表示卷积运算；y'(n-2)＝s(n)*y(n-2)表示滤波后输出信号；
第n时刻FIR滤波器的权系数是W(n)＝[wL(n),…,w2(n),w1(n)]T；
第n时刻参考输入信号是X(n)＝[x(n),…,x(n-L+2),x(n-L+1)]T则误差传感器接收到的信号改写为：
根据最陡下降法原理递推滤波器系数，通过计算瞬时均方误差来替代计算均方误差是：
梯度是
所得瞬时均方误差来替代计算均方误差是：
W(n+1)＝W(n)-2μe(n-2)x′(n-2)
HS-TF-RDFxLMS算法步长界限是：
其中：μ为步长因子；λmax为滤波-X信号自相关矩阵的最大特征值。
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CN112199912A (zh) * 2020-09-22 2021-01-08 重庆邮电大学 一种基于fpga的自适应算法模块化设计方法

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