JPH10284991A - 間引きフィルタ - Google Patents
間引きフィルタInfo
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- JPH10284991A JPH10284991A JP8805997A JP8805997A JPH10284991A JP H10284991 A JPH10284991 A JP H10284991A JP 8805997 A JP8805997 A JP 8805997A JP 8805997 A JP8805997 A JP 8805997A JP H10284991 A JPH10284991 A JP H10284991A
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Abstract
(57)【要約】
【課題】Ｍ＝３以上の場合においても係数ＲＯＭや乗算
回路を必要とすることなく小さな回路現模で実現できる
間引きフィルタを提供する。 【解決手段】Ｍが奇数の場合は、縦続接続した（Ｍ−
１）／２段の２次のＩＩＲ型フィルタ１と、リセット付
き積分器２と、（Ｍ−１）／２段の２次のＦＩＲ型フィ
ルタ３とを備え、Ｍが偶数の場合は、縦続接続した積分
器５と、（Ｍ−１）／２段の２次のＩＩＲ型フィルタ１
と、リセット付き積分器２と、（Ｍ−１）／２段の２次
のＦＩＲ型フィルタ３と、微分器６とを備える。
回路を必要とすることなく小さな回路現模で実現できる
間引きフィルタを提供する。 【解決手段】Ｍが奇数の場合は、縦続接続した（Ｍ−
１）／２段の２次のＩＩＲ型フィルタ１と、リセット付
き積分器２と、（Ｍ−１）／２段の２次のＦＩＲ型フィ
ルタ３とを備え、Ｍが偶数の場合は、縦続接続した積分
器５と、（Ｍ−１）／２段の２次のＩＩＲ型フィルタ１
と、リセット付き積分器２と、（Ｍ−１）／２段の２次
のＦＩＲ型フィルタ３と、微分器６とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は間引きフィルタに関
し、特にディジタルフィルタから成り高速標本化ディジ
タル信号の低速標本化ディジタル信号への変換に使用す
る間引きフィルタに関する。間引きフィルタに関する。
し、特にディジタルフィルタから成り高速標本化ディジ
タル信号の低速標本化ディジタル信号への変換に使用す
る間引きフィルタに関する。間引きフィルタに関する。
【０００２】
【従来の技術】オーバーサンプリング回路等に用いられ
る△Σ変調回路の出力する高速レートでワード長の短い
ディジタル信号を、低速レートのワード長の長いディジ
タル信号に変換する際に、間引きフィルタと呼ぶディジ
タルフィルタを用いる。この間引きフィルタの機能は、
間引き操作によって生ずる折り返し雑音を予め除去する
ためのものであり、一般的に伝達関数Ｈ(Z) が（１）式
の特性を有するディジタルフィルタを用いる。
る△Σ変調回路の出力する高速レートでワード長の短い
ディジタル信号を、低速レートのワード長の長いディジ
タル信号に変換する際に、間引きフィルタと呼ぶディジ
タルフィルタを用いる。この間引きフィルタの機能は、
間引き操作によって生ずる折り返し雑音を予め除去する
ためのものであり、一般的に伝達関数Ｈ(Z) が（１）式
の特性を有するディジタルフィルタを用いる。
【０００３】ここで、Ｚ＝ｅｘｐ（ｊωＴ）、Ｔ：標本
化レート，μ：間引き比，Ｍ：２以上の整数をそれぞれ
示す。
化レート，μ：間引き比，Ｍ：２以上の整数をそれぞれ
示す。
【０００４】特公平７３２３４４号公報（文献１）記載
の従来の間引きフィルタは、（１）式を実現する方法と
して（２）式のように伝達関数を変形することにより具
体回路を実現している。
の従来の間引きフィルタは、（１）式を実現する方法と
して（２）式のように伝達関数を変形することにより具
体回路を実現している。
【０００５】（２）式において第１は積分器で構成で
き、第２項以降は、μＴのレ一トで動作すればよいの
で、第２項はリセット付き積分器で構成でき、第３項は
微分器で構成できる。
き、第２項以降は、μＴのレ一トで動作すればよいの
で、第２項はリセット付き積分器で構成でき、第３項は
微分器で構成できる。
【０００６】高次の伝達関数を実現する場合は、積分器
及び微分器を各々Ｍ‐１段縦続接続し、縦続接統した積
分器と微分器の問にリセット付き積分器を挿入するだけ
の簡単な回路で実現できる。
及び微分器を各々Ｍ‐１段縦続接続し、縦続接統した積
分器と微分器の問にリセット付き積分器を挿入するだけ
の簡単な回路で実現できる。
【０００７】文献１記載の従来の間引きフィルタをブロ
ックで示す図４を参照すると、この従来の間引きフィル
タは、Ｍ＝３の例であり、縦続接続した２段の積分器１
０１，１０２と、縦続接続した２段の微分器１０４，１
０５と、積分器１０２と微分器１０４との間に挿入した
リセット付き積分器１０３とを備える。
ックで示す図４を参照すると、この従来の間引きフィル
タは、Ｍ＝３の例であり、縦続接続した２段の積分器１
０１，１０２と、縦続接続した２段の微分器１０４，１
０５と、積分器１０２と微分器１０４との間に挿入した
リセット付き積分器１０３とを備える。
【０００８】この図において、演算語長の決定は、入力
ダイナミックレンジに対して伝達関数の持つ利得を考慮
し、最終的に得られる出力であるＹ（Ｚのμ乗）を収容
可能な語長としておけばよい。
ダイナミックレンジに対して伝達関数の持つ利得を考慮
し、最終的に得られる出力であるＹ（Ｚのμ乗）を収容
可能な語長としておけばよい。
【０００９】従来（１）式の伝達関数を持つ間引きフィ
ルタを実現する手段として、日経工レクトロニクス第４
５９号（１９８８年１０月３１日）第２３３〜２３９頁
所載の論文湯川彰「オーバサンプリング方式のＡ−Ｄ／
Ｄ−Ａ変換技術」（文献２）第２３５〜２３６頁に幾つ
か記載されている。これらは、（ｌ）式を以下のように
展開し、非巡回型フィルタで構成する例を示している。
ルタを実現する手段として、日経工レクトロニクス第４
５９号（１９８８年１０月３１日）第２３３〜２３９頁
所載の論文湯川彰「オーバサンプリング方式のＡ−Ｄ／
Ｄ−Ａ変換技術」（文献２）第２３５〜２３６頁に幾つ
か記載されている。これらは、（ｌ）式を以下のように
展開し、非巡回型フィルタで構成する例を示している。
【００１０】この文献２記載の従来の間引きフィルタの
実現例は何れも係数ＲＯＭを必要とし、またマルチビッ
ト入力時は乗算同路も必要としている。しかし、Ｍ＝２
の場合に限り、係数ＲＯＭも乗算回路も必要としない小
さな回路規模で実現可能な回路例が記載されている。
実現例は何れも係数ＲＯＭを必要とし、またマルチビッ
ト入力時は乗算同路も必要としている。しかし、Ｍ＝２
の場合に限り、係数ＲＯＭも乗算回路も必要としない小
さな回路規模で実現可能な回路例が記載されている。
【００１１】
【発明が解決しようとする課題】上述した従来の間引き
フィルタは、実際の回路として具体化する場合は、Ｍ＝
２の場合を除き、係数ＲＯＭを必要とし、またマルチビ
ット入力時は乗算同路も必要とするので回路規模が大き
くなるという欠点があった。
フィルタは、実際の回路として具体化する場合は、Ｍ＝
２の場合を除き、係数ＲＯＭを必要とし、またマルチビ
ット入力時は乗算同路も必要とするので回路規模が大き
くなるという欠点があった。
【００１２】本発明の目的は、Ｍ＝３以上の場合におい
ても係数ＲＯＭや乗算回路を必要とすることなく小さな
回路現模で実現できる間引きフィルタを提供することに
ある。
ても係数ＲＯＭや乗算回路を必要とすることなく小さな
回路現模で実現できる間引きフィルタを提供することに
ある。
【００１３】
【課題を解決するための手段】本発明の間引きフィルタ
は、高速標本化ディジタル信号を低速標本化ディジタル
信号に変換する間引き回路を伝達関数Ｈ(Z) がＺ＝ｅｘ
ｐ（ｊωＴ），Ｔ：標本化遅延量、μ：間引き比、Ｍ：
３以上の正整数とすると次式
は、高速標本化ディジタル信号を低速標本化ディジタル
信号に変換する間引き回路を伝達関数Ｈ(Z) がＺ＝ｅｘ
ｐ（ｊωＴ），Ｔ：標本化遅延量、μ：間引き比、Ｍ：
３以上の正整数とすると次式
【００１４】で表される特性を有するディジタルフィル
タで構成する間引きフィルタにおいて、Ｍが奇数の場合
は、縦続接続した（Ｍ−１）／２段の２次の巡回型フィ
ルタと、リセット付き積分器と、（Ｍ−１）／２段の２
次の非巡回型フィルタとを備え、Ｍが偶数の場合は、縦
続接続した積分器と、（Ｍ−１）／２段の２次の巡回型
フィルタと、リセット付き積分器と、（Ｍ−１）／２段
の２次の非巡回型フィルタと、微分器とを備えて構成さ
れている。
タで構成する間引きフィルタにおいて、Ｍが奇数の場合
は、縦続接続した（Ｍ−１）／２段の２次の巡回型フィ
ルタと、リセット付き積分器と、（Ｍ−１）／２段の２
次の非巡回型フィルタとを備え、Ｍが偶数の場合は、縦
続接続した積分器と、（Ｍ−１）／２段の２次の巡回型
フィルタと、リセット付き積分器と、（Ｍ−１）／２段
の２次の非巡回型フィルタと、微分器とを備えて構成さ
れている。
【００１５】
【発明の実施の形態】本発明の間引きフィルタは、高次
の伝達関数（１）式を実現する場合の方法として、Ｍが
奇数の場合（３）式により、Ｍが偶数の場合（４）式に
よりそれぞれ伝達関数を変形し回路を実現するものであ
る。
の伝達関数（１）式を実現する場合の方法として、Ｍが
奇数の場合（３）式により、Ｍが偶数の場合（４）式に
よりそれぞれ伝達関数を変形し回路を実現するものであ
る。
【００１６】（３）式において、第１項は標本化（クロ
ック）レートＴの２次のＩＩＲ型フィルタで構成でき
る。第２項以降は、μＴのレートで動作すれば良いた
め、第２項はリセット付き積分器で、また、第３項は２
次ＦＩＲ型フィルタでそれぞれ構成できる。これらを縦
続接続することで実現する。
ック）レートＴの２次のＩＩＲ型フィルタで構成でき
る。第２項以降は、μＴのレートで動作すれば良いた
め、第２項はリセット付き積分器で、また、第３項は２
次ＦＩＲ型フィルタでそれぞれ構成できる。これらを縦
続接続することで実現する。
【００１７】また、（４）式において、第１項は積分器
で構成でき、第２項は２次のＩＩＲ型フィルタで構成で
きる。第３項以降はμＴのレートで動作すれば良いた
め、第３項はリセット付き積分器で、第４項は微分器
で、また、第５項は２次ＦＩＲ型フィルタでそれぞれ構
成できる。これらを縦続接続することで実現する。
で構成でき、第２項は２次のＩＩＲ型フィルタで構成で
きる。第３項以降はμＴのレートで動作すれば良いた
め、第３項はリセット付き積分器で、第４項は微分器
で、また、第５項は２次ＦＩＲ型フィルタでそれぞれ構
成できる。これらを縦続接続することで実現する。
【００１８】次に、本発明の第１の実施の形態をブロッ
クで示す図１を参照すると、この図に示す本実施の形態
の間引きフィルタは、入力信号が１ビットのデジタル信
号でＭが奇数即ちＭ＝３，μ＝８の場合を示すものであ
り、縦続接続した１ビット入力信号ＩＮを１１ビットの
２の補数Ａに変換する２の補数変換回路４と、（３）式
の第１項対応のレートＴのクロックｃｋ１で動作する２
次ＩＩＲ型フィルタ１と、第２項対応のクロックｃｋ１
で動作するゼロロード型積分器２と、第３項対応のレー
トμＴのクロックｃｋ２で動作する２次ＦＩＲ型フィル
タ３とを備える。
クで示す図１を参照すると、この図に示す本実施の形態
の間引きフィルタは、入力信号が１ビットのデジタル信
号でＭが奇数即ちＭ＝３，μ＝８の場合を示すものであ
り、縦続接続した１ビット入力信号ＩＮを１１ビットの
２の補数Ａに変換する２の補数変換回路４と、（３）式
の第１項対応のレートＴのクロックｃｋ１で動作する２
次ＩＩＲ型フィルタ１と、第２項対応のクロックｃｋ１
で動作するゼロロード型積分器２と、第３項対応のレー
トμＴのクロックｃｋ２で動作する２次ＦＩＲ型フィル
タ３とを備える。
【００１９】なお、本実施の形態では、リセット型を用
いるとラッチのリセットのため、クロックｃｋ１より速
いクロックを必要とし回路の動作速度上で不利であるた
め第２項対応のリセット付き積分器をリセットの代りに
クロックｃｋ２のタイミングで０をロードするゼロロー
ド型積分器２に変更している。
いるとラッチのリセットのため、クロックｃｋ１より速
いクロックを必要とし回路の動作速度上で不利であるた
め第２項対応のリセット付き積分器をリセットの代りに
クロックｃｋ２のタイミングで０をロードするゼロロー
ド型積分器２に変更している。
【００２０】次に、図１、本回路の動作タイミングをタ
イムチャートで示す図２及び１ビットディジタル信号と
２の補数のディジタル信号との対応を示す表１を参照し
て本実施の形態の動作について説明すると、まず、本実
施の形態では、×２の乗算はｌビットシフトで済むため
乗算回路は不要である。今１ビット入力信号ＩＮの値を
＋１を’０’，−１を’１’とそれぞれ定義すると、２
の補数変換回路４はｌビット入力信号ＩＮを２の補数Ａ
に変換する。
イムチャートで示す図２及び１ビットディジタル信号と
２の補数のディジタル信号との対応を示す表１を参照し
て本実施の形態の動作について説明すると、まず、本実
施の形態では、×２の乗算はｌビットシフトで済むため
乗算回路は不要である。今１ビット入力信号ＩＮの値を
＋１を’０’，−１を’１’とそれぞれ定義すると、２
の補数変換回路４はｌビット入力信号ＩＮを２の補数Ａ
に変換する。
【００２１】
【表１】
【００２２】１ビット入力信号ＩＮを２の補数に変換し
演算するため、２次ＩＩＲ型フィルタ１で生ずる可能性
のあるオーバフローやアンダーフローを最終出力ＯＵＴ
では、相殺することができる。このためには、本回路の
ダイナミックレンジを入力ビット数＋ｌｏｇ２（μM ）
以上のビット数に設定する。本実施の形態の例では、２
＋１ｏｇ２（８3 ）＝１１ビット（１ビット入力を２の
補数表示すると２ビットのに成る）に設定している。
演算するため、２次ＩＩＲ型フィルタ１で生ずる可能性
のあるオーバフローやアンダーフローを最終出力ＯＵＴ
では、相殺することができる。このためには、本回路の
ダイナミックレンジを入力ビット数＋ｌｏｇ２（μM ）
以上のビット数に設定する。本実施の形態の例では、２
＋１ｏｇ２（８3 ）＝１１ビット（１ビット入力を２の
補数表示すると２ビットのに成る）に設定している。
【００２３】これにより、（１）式のＭ＝３の場合のフ
ィルタ特性を有する間引きフィルタを実現することがで
きる。
ィルタ特性を有する間引きフィルタを実現することがで
きる。
【００２４】以上は、入力信号が１ビットの場合につい
て述べたが、入力信号がマルチビットの場合も、全体の
ビット構成が増すだけで、増加したビット数対応分以外
の回路規模の増加はない。
て述べたが、入力信号がマルチビットの場合も、全体の
ビット構成が増すだけで、増加したビット数対応分以外
の回路規模の増加はない。
【００２５】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の間引きフィルタは、入力信号が１ビットのデ
ジタル信号でＭが偶数即ちＭ＝４，μ＝８の場合を示す
ものであり、この図に示す本実施の形態の前述の第１の
実施の形態との相違点は、２の補数変換回路４と２次Ｉ
ＩＲ型フィルタ１の間に（４）式の第１項対応の積分器
５を挿入し、２次ＦＩＲ型フィルタ３の後に第５項対応
の微分器６を備えたことである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図４を参照すると、この図に示す本実
施の形態の間引きフィルタは、入力信号が１ビットのデ
ジタル信号でＭが偶数即ちＭ＝４，μ＝８の場合を示す
ものであり、この図に示す本実施の形態の前述の第１の
実施の形態との相違点は、２の補数変換回路４と２次Ｉ
ＩＲ型フィルタ１の間に（４）式の第１項対応の積分器
５を挿入し、２次ＦＩＲ型フィルタ３の後に第５項対応
の微分器６を備えたことである。
【００２６】動作については上述の第１の実施の形態と
全く同一である。また、ダイナミックレンジも入力ビッ
ト数＋ｌｏｇ２（μM ）以上の１４ビットに設定してい
る。このような構成にすることでＭ＝４の場合の間引き
フィルタを構成できる。
全く同一である。また、ダイナミックレンジも入力ビッ
ト数＋ｌｏｇ２（μM ）以上の１４ビットに設定してい
る。このような構成にすることでＭ＝４の場合の間引き
フィルタを構成できる。
【００２７】
【発明の効果】以上説明したように、本発明の間引きフ
ィルタは、Ｍが奇数の場合は、縦続接続した（Ｍ−１）
／２段の２次の巡回型フィルタと、リセット付き積分器
と、（Ｍ−１）／２段の２次の非巡回型フィルタとを備
え、Ｍが偶数の場合は、縦続接続した積分器と、（Ｍ−
１）／２段の２次の巡回型フィルタと、リセット付き積
分器と、（Ｍ−１）／２段の２次の非巡回型フィルタ
と、微分器とを備え、上述のような回路を構成し、２の
補数データを用いて演算することにより、Ｍ＝３以上の
場合においても、乗算器や係数ＲＯＭを用いる必要がな
く、加滅算器のみの小さな回路規模で間引き回路を実現
できるという効果がある。
ィルタは、Ｍが奇数の場合は、縦続接続した（Ｍ−１）
／２段の２次の巡回型フィルタと、リセット付き積分器
と、（Ｍ−１）／２段の２次の非巡回型フィルタとを備
え、Ｍが偶数の場合は、縦続接続した積分器と、（Ｍ−
１）／２段の２次の巡回型フィルタと、リセット付き積
分器と、（Ｍ−１）／２段の２次の非巡回型フィルタ
と、微分器とを備え、上述のような回路を構成し、２の
補数データを用いて演算することにより、Ｍ＝３以上の
場合においても、乗算器や係数ＲＯＭを用いる必要がな
く、加滅算器のみの小さな回路規模で間引き回路を実現
できるという効果がある。
【図１】本発明の間引きフィルタの第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図２】本実施の形態の間引きフィルタにおける動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図３】本発明の間引きフィルタの第１の実施の形態を
示すブロック図である。
示すブロック図である。
【図４】従来の間引きフィルタの一例を示すブロック図
である。
である。
１ ２次ＩＩＲ型フィルタ ２ ゼロロード型積分器 ３ ２次ＦＩＲ型フィルタ ４ ２の補数変換回路 ５，１０１，１０２ 積分器 ６，１０４，１０５ 微分器 １０３ リセット付き積分器
Claims (5)
- 【請求項１】 高速標本化ディジタル信号を低速標本化
ディジタル信号に変換する間引き回路を伝達関数Ｈ(Z)
がＺ＝ｅｘｐ（ｊωＴ），Ｔ：標本化遅延量、μ：間引
き比、Ｍ：３以上の正整数とすると次式 で表される特性を有するディジタルフィルタで構成する
間引きフィルタにおいて、 Ｍが奇数の場合は、縦続接続した（Ｍ−１）／２段の２
次の巡回型フィルタと、 リセット付き積分器と、 （Ｍ−１）／２段の２次の非巡回型フィルタとを備え、 Ｍが偶数の場合は、縦続接続した積分器と、 （Ｍ−１）／２段の２次の巡回型フィルタと、 リセット付き積分器と、 （Ｍ−１）／２段の２次の非巡回型フィルタと、 微分器とを備えることを特徴とする間引きフィルタ。 - 【請求項２】 前記２次の巡回型フィルタの伝達関数Ｈ
(Z) が、 で表される特性を有し、 前記２次の非巡回型フィルタの伝達関数Ｈ(Z) が、 で表される特性を有することを特徴とする請求項１記載
の間引きフィルタ。 - 【請求項３】 前記２次の巡回型フィルタと前記積分器
と前記リセット付き積分器とが周期Ｔの第１のクロック
信号で動作し、前記２次の非巡回型フィルタと前記微分
器とが周期μＴの第２のクロック信号で動作し、前記リ
セット付き積分器のリセットが周期μＴ毎に行われるこ
とを特徴とする請求項１記載の間引きフィルタ。 - 【請求項４】 入力信号を２の補数に変換する２の補数
変換回路をさらに備え、前記２の補数を用いて所定の演
算を行うことを特徴とする請求項１記載の間引きフィル
タ。 - 【請求項５】 前記リセット付き積分器の代わりに前記
第２のクロック信号に同期して０をロードするゼロロー
ド型積分器を備えることを特徴とする請求項３記載の間
引きフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8805997A JPH10284991A (ja) | 1997-04-07 | 1997-04-07 | 間引きフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8805997A JPH10284991A (ja) | 1997-04-07 | 1997-04-07 | 間引きフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10284991A true JPH10284991A (ja) | 1998-10-23 |
Family
ID=13932285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8805997A Pending JPH10284991A (ja) | 1997-04-07 | 1997-04-07 | 間引きフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10284991A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106921367A (zh) * | 2017-03-03 | 2017-07-04 | 重庆湃芯微电子有限公司 | 一种sigma delta ADC的数字抽取滤波器 |
| WO2017166026A1 (zh) * | 2016-03-28 | 2017-10-05 | 武汉芯泰科技有限公司 | 一种乘加器、乘加器阵列及数字滤波器 |
-
1997
- 1997-04-07 JP JP8805997A patent/JPH10284991A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017166026A1 (zh) * | 2016-03-28 | 2017-10-05 | 武汉芯泰科技有限公司 | 一种乘加器、乘加器阵列及数字滤波器 |
| CN106921367A (zh) * | 2017-03-03 | 2017-07-04 | 重庆湃芯微电子有限公司 | 一种sigma delta ADC的数字抽取滤波器 |
| CN106921367B (zh) * | 2017-03-03 | 2020-11-24 | 重庆湃芯创智微电子有限公司 | 一种sigma delta ADC的数字抽取滤波器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000328 |