JP3666251B2 - デジタルフィルタ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、通信システムのデジタル変調装置におけるディジタルフィルタ回路に関する。
【０００２】
【従来の技術】
従来、デジタル信号の変調には、波形整形および隣接折り返し除去の目的でデジタルフィルタが用いられる。一般に隣接キャリア周波数を希望波から遠ざけたい場合は、急峻な遮断特性をもつデジタルフィルタを構成する必要がある。これを通常の関和演算構成で実現すると縦続接続構成になり、構成が複雑で、また、高い周波数で動作する最終段のフィルタにより消費電力も大きくなっていた。
【０００３】
従来のデジタル信号変調装置の構成を図７に示す。
図７に示すように、このデジタル信号変調部において、入力シンボル１は、初段デジタルフィルタ２に入力され、その出力は補間処理により高レート化される。その後、次段デジタルフィルタ３および終段デジタルフィルタ４に入力され、希望のサンプルレートになるまでデジタルフィルタ処理が継続して行われる。希望サンプルレートになったデジタルベースバンドろ波信号は、デジタルまたはアナログの局部発信器５の出力でミキサ６により変調されたのち、出力変調信号７が出力される。補間処理としては、通常シンボル以外のサンプルを零にする、いわゆる零挿入補間が一般的に用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の変調装置では、隣接キャリアの周波数を希望キャリアから遠ざけたい場合、つまり、急峻な遮断特性を有するデジタルフィルタを必要とする場合、通常の関和演算構成では、一段では構成できず、縦続接続されたデジタルフィルタで構成しなければならない。したがって、構成を複雑にし、また、最終段のフィルタは動作周波数も高いため消費電力も大きかった。
【０００５】
本発明は、上記従来の問題点を解決するもので、デジタル変調装置に用いられるデジタルフィルタを、簡易な構成およびソフト処理で実現することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、デジタル変調装置におけるデジタルフィルタを構成する上で、全係数をメモリに格納したメモリテーブル方式を用いる。係数は時間差分したものをメモリに格納しておき、差分値を積算器で積算することで差分前の実フィルタ係数を生成する。送信シンボルはシフトレジスタに格納しておき、シフトレジスタ中のシンボルにより各フィルタの係数の符号を変換する。符号変換後の係数の総和をとることにより最終的にフィルタ処理を行うようにしたものである。
【０００７】
本発明によれば、デジタルフィルタの回路構成を簡易にし、その回路規模も小さく実現することができる。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、前記シンボルタイミングでクリアされ、サンプルタイミングでカウントアップするカウンタと、１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群が各々の時間差分系列として予め格納され、前記カウンタ値をアドレス入力するメモリと、前記シンボルタイミングで特定の値が設定され、以後前記サンプルタイミングで時間差分系列を積算することで差分前のフィルタ係数群を生成する積算部と、前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、前記符号変換された前記フィルタ係数群の総和を算出する加算部とを備えたデジタルフィルタ回路であり、デジタルフィルタの回路構成を簡易にし、回路規模も小さく実現するという作用を有する。
【０００９】
本発明の請求項２に記載の発明は、シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群がフィルタ係数およびその継続サンプル数として予め格納されたメモリと、前記メモリから前もってデータを読み込む先読みバッファと、前記先読みバッファの内容である各々のフィルタ係数および継続サンプル数により、前記サンプルタイミングに同期して各々のフィルタ係数を継続サンプル数だけ連続して出力するランレングス伸長部と、前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、前記符号変換された前記フィルタ係数群の総和を加算する加算部とを備えたデジタルフィルタ回路であり、前記と同様に回路構成を簡易にし、その回路規模も小さく実現するという作用を有する。
【００１０】
本発明の請求項３に記載の発明は、シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群が各々の時間差分系列と、継続する時間差分系列が零の継続サンプル数が予め格納されたメモリと、前記メモリから前もってデータを読み込むバッファと、前記先読みバッファの内容である各々の前記時間差分系列および零継続サンプル数により、前記サンプルタイミングに同期して各々の前記時間差分系列を出力した後、零の継続サンプル数だけ連続して出力するランレングス伸長部と、前記シンボルタイミングで特定の値が設定され、以後前記時間差分系列を積算することで差分前のフィルタ係数群を生成する積算部と、前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、前記符号変換された前記フィルタ係数群の総和を算出する加算部とを備えたデジタルフィルタ回路であり、前記と同様に回路構成を簡易にし、回路規模も小さく実現するいう作用を有する。
【００１１】
以下、本発明の実施の形態を、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１のデジタルフィルタ回路を示す構成図である。
【００１２】
図１において、構成要素として１は入力シンボル、８は入力シンボルを複数シンボル期間保持するシフトレジスタ、９はカウンタ、１０はタイミング生成部、１１はメモリ、１２は積算部、１３は符号変換部、１４は加算部、１５は出力ろ波信号、１８はシンボルタイミング、１９はサンプルタイミングである。
【００１３】
次に図１を参照して、以上の各構成要素よりなる本発明の実施の形態１のデジタルフィルタ回路について、以下その動作を説明する。
【００１４】
入力シンボル１は、データに対応した特定の値を有し、ここではその値を零および非零とすると、入力シンボル１はシフトレジスタ８に入力され、タイミング生成部１０の出力であるシンボルタイミング１８によりレジスタ中に取り込まれる。シフトレジスタ８中には最も新しい複数のシンボルの状態が保存されている。
【００１５】
カウンタ９は、シンボルタイミング１８でクリアされ、タイミング生成部１０の出力であるサンプルタイミング１９をカウントする。カウント値はメモリ１１のアドレスに入力されている。
【００１６】
メモリ１１中には、図２のように全フィルタ係数が１シンボル期間に相当するフィルタ係数群に分けられ、各々が差分を取られた形式で格納されている。急峻な遮断特性をもつデジタルフィルタの係数は一般的にその時間変化はかなり小さいため、差分を取ることで各フィルタ係数は１〜２ビットに圧縮することができる。メモリ１１のアドレス入力はカウンタ９のカウント値であり、これは実際に演算に使用されるフィルタ係数のフィルタ係数群の先頭から数えたタップ番号に該当する。
【００１７】
積算部１２は、シンボルタイミング１８により、各々のフィルタ係数群の先頭のフィルタ係数に初期化され、以後メモリ１１中の差分フィルタ係数を順次積算することで、差分前のフィルタ係数を出力する。
【００１８】
符号変換部１３では、シフトレジスタ８の各段の値により、対応するフィルタ係数の符号を非零の場合は変換なしとし、零の場合は符号変換を行う。符号変換後の各フィルタ係数の総和を算出することで、零挿入によりオーバーサンプリングされた系列に対して、デジタルフィルタ処理を行うことができる。
【００１９】
（実施の形態２）
図３は本発明の実施の形態２のデジタルフィルタ回路を示す構成図である。
【００２０】
図３において、構成要素として１は入力シンボル、８は入力シンボルを複数シンボル期間保持するシフトレジスタ、１０はタイミング生成部、１１はメモリ、１６は先読みバッファ、１７はランレングス伸長部、１３は符号変換部、１４は加算部、１５は出力ろ波信号、１８はシンボルタイミング、１９はサンプルタイミングである。
【００２１】
次に図３を参照して以上の各構成要素よりなる本発明の実施の形態２のデジタルフィルタ回路について、以下その動作を説明する。
【００２２】
入力シンボル１は、データに対応した特定の値を有し、ここではその値を零および非零とすると、入力シンボル１はシフトレジスタ８に入力され、タイミング生成部１０の出力であるシンボルタイミング１８によりレジスタ中に取り込まれる。シフトレジスタ８中には最も新しい複数のシンボルの状態が保存されている。
【００２３】
メモリ１１中には、図４のように全フィルタ係数が１シンボル周期に相当するフィルタ係数群に分けられ、各々のフィルタ係数群の識別値および係数、および同じ値のフィルタ係数が連続する継続サンプル数という形式で格納されている。急峻な遮断特性をもつデジタルフィルタの係数は一般的にその時間変化はかなり小さいため、本方式によりフィルタ係数を圧縮することができる。
【００２４】
先読みバッファ１６は、メモリ内容を先読みし、各フィルタ係数群のフィルタ係数を継続サンプル数だけ連続して出力することで、圧縮前のフィルタ係数を出力する。
【００２５】
符号変換部１３では、シフトレジスタ８の各段の値により、対応するフィルタ係数の符号を非零の場合は変換なしとし、零の場合は符号変換を行う。符号変換後の各フィルタ係数の総和を算出することで、零挿入によりオーバーサンプリングされた系列に対して、デジタルフィルタ処理を行うことができる。
【００２６】
（実施の形態３）
図５は本発明の実施の形態３のデジタルフィルタ回路を示す構成図である。
【００２７】
図５において、構成要素として１は入力シンボル、８は入力シンボルを複数シンボル期間保持するシフトレジスタ、１０はタイミング生成部、１１はメモリ、１６は先読みバッファ、１７はランレングス伸長部、１２は積算部、１３は符号変換部、１４は加算部、１５は出力ろ波信号、１８はシンボルタイミング、１９はサンプルタイミングである。
【００２８】
次に図５を参照して以上の各構成要素よりなる本発明の実施の形態３のデジタルフィルタ回路について、以下その動作を説明する。
【００２９】
入力シンボル１は、データに対応した特定の値を有し、ここではその値を零および非零とすると、入力シンボル１はシフトレジスタ８に入力され、タイミング生成部１０の出力であるシンボルタイミング１８によりレジスタ中に取り込まれる。シフトレジスタ８中には最も新しい複数のシンボルの状態が保存されている。
【００３０】
メモリ１１中には、図６のように全フィルタ係数が１シンボル周期に相当するフィルタ係数群に分けられ、各々が差分を取られた後、フィルタ係数群の識別値および係数、および「零」または「非零」の差分フィルタ係数値、および「非零」以降に継続する零の継続サンプル数という形式で格納されている。急峻な遮断特性をもつデジタルフィルタの係数は一般的にその時間変化はかなり小さいため、本方式によりフィルタ係数を圧縮することができる。
【００３１】
先読みバッファ１６は、メモリ内容を先読みし、その差分フィルタ係数を出力した後、零の継続サンプル数だけ零を連続して出力することで、差分フィルタ係数を出力する。
【００３２】
積算部１２は、シンボルタイミング１８により各々の係数群の先頭のフィルタ係数に初期化され、以降差分フィルタ係数を順次積算することで、差分前のフィルタ係数を出力する。
【００３３】
符号変換部１３では、シフトレジスタ８の各段の値により、対応するフィルタ係数の符号を非零の場合は変換なしとし、零の場合は符号変換を行う。符号変換後の各フィルタ係数の総和を算出することで、零挿入によりオーバーサンプリングされた系列に対して、デジタルフィルタ処理を行うことができる。
【００３４】
【発明の効果】
以上の説明より明らかなように本発明によれば、簡単な回路構成またはソフト処理にて、デジタル変調部のデジタルフィルタを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデジタルフィルタ回路を示す構成図
【図２】本発明の実施の形態１のデジタルフィルタ回路の格納方法を示す構成図
【図３】本発明の実施の形態２のデジタルフィルタ回路を示す構成図
【図４】本発明の実施の形態２のデジタルフィルタ回路の格納方法を示す構成図
【図５】本発明の実施の形態３のデジタルフィルタ回路を示す構成図
【図６】本発明の実施の形態３のデジタルフィルタ回路の格納方法を示す構成図
【図７】従来のデジタル変調部のデジタルフィルタ部を示す構成図
【符号の説明】
１ 入力シンボル
２ 初段デジタルフィルタ
３ 次段デジタルフィルタ
４ 終段デジタルフィルタ
５ 局部発振器
６ ミキサ
７ 出力変調信号
８ シフトレジスタ
９ カウンタ
１０ タイミング生成部
１１ メモリ
１２ 積算部
１３ 符号変換部
１４ 加算部
１５ 出力ろ波信号
１６ 先読みバッファ
１７ ランレングス伸長部
１８ シンボルタイミング
１９ サンプルタイミング
【発明の属する技術分野】
本発明は、通信システムのデジタル変調装置におけるディジタルフィルタ回路に関する。
【０００２】
【従来の技術】
従来、デジタル信号の変調には、波形整形および隣接折り返し除去の目的でデジタルフィルタが用いられる。一般に隣接キャリア周波数を希望波から遠ざけたい場合は、急峻な遮断特性をもつデジタルフィルタを構成する必要がある。これを通常の関和演算構成で実現すると縦続接続構成になり、構成が複雑で、また、高い周波数で動作する最終段のフィルタにより消費電力も大きくなっていた。
【０００３】
従来のデジタル信号変調装置の構成を図７に示す。
図７に示すように、このデジタル信号変調部において、入力シンボル１は、初段デジタルフィルタ２に入力され、その出力は補間処理により高レート化される。その後、次段デジタルフィルタ３および終段デジタルフィルタ４に入力され、希望のサンプルレートになるまでデジタルフィルタ処理が継続して行われる。希望サンプルレートになったデジタルベースバンドろ波信号は、デジタルまたはアナログの局部発信器５の出力でミキサ６により変調されたのち、出力変調信号７が出力される。補間処理としては、通常シンボル以外のサンプルを零にする、いわゆる零挿入補間が一般的に用いられている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の変調装置では、隣接キャリアの周波数を希望キャリアから遠ざけたい場合、つまり、急峻な遮断特性を有するデジタルフィルタを必要とする場合、通常の関和演算構成では、一段では構成できず、縦続接続されたデジタルフィルタで構成しなければならない。したがって、構成を複雑にし、また、最終段のフィルタは動作周波数も高いため消費電力も大きかった。
【０００５】
本発明は、上記従来の問題点を解決するもので、デジタル変調装置に用いられるデジタルフィルタを、簡易な構成およびソフト処理で実現することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために本発明は、デジタル変調装置におけるデジタルフィルタを構成する上で、全係数をメモリに格納したメモリテーブル方式を用いる。係数は時間差分したものをメモリに格納しておき、差分値を積算器で積算することで差分前の実フィルタ係数を生成する。送信シンボルはシフトレジスタに格納しておき、シフトレジスタ中のシンボルにより各フィルタの係数の符号を変換する。符号変換後の係数の総和をとることにより最終的にフィルタ処理を行うようにしたものである。
【０００７】
本発明によれば、デジタルフィルタの回路構成を簡易にし、その回路規模も小さく実現することができる。
【０００８】
【発明の実施の形態】
本発明の請求項１に記載の発明は、シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、前記シンボルタイミングでクリアされ、サンプルタイミングでカウントアップするカウンタと、１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群が各々の時間差分系列として予め格納され、前記カウンタ値をアドレス入力するメモリと、前記シンボルタイミングで特定の値が設定され、以後前記サンプルタイミングで時間差分系列を積算することで差分前のフィルタ係数群を生成する積算部と、前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、前記符号変換された前記フィルタ係数群の総和を算出する加算部とを備えたデジタルフィルタ回路であり、デジタルフィルタの回路構成を簡易にし、回路規模も小さく実現するという作用を有する。
【０００９】
本発明の請求項２に記載の発明は、シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群がフィルタ係数およびその継続サンプル数として予め格納されたメモリと、前記メモリから前もってデータを読み込む先読みバッファと、前記先読みバッファの内容である各々のフィルタ係数および継続サンプル数により、前記サンプルタイミングに同期して各々のフィルタ係数を継続サンプル数だけ連続して出力するランレングス伸長部と、前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、前記符号変換された前記フィルタ係数群の総和を加算する加算部とを備えたデジタルフィルタ回路であり、前記と同様に回路構成を簡易にし、その回路規模も小さく実現するという作用を有する。
【００１０】
本発明の請求項３に記載の発明は、シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群が各々の時間差分系列と、継続する時間差分系列が零の継続サンプル数が予め格納されたメモリと、前記メモリから前もってデータを読み込むバッファと、前記先読みバッファの内容である各々の前記時間差分系列および零継続サンプル数により、前記サンプルタイミングに同期して各々の前記時間差分系列を出力した後、零の継続サンプル数だけ連続して出力するランレングス伸長部と、前記シンボルタイミングで特定の値が設定され、以後前記時間差分系列を積算することで差分前のフィルタ係数群を生成する積算部と、前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、前記符号変換された前記フィルタ係数群の総和を算出する加算部とを備えたデジタルフィルタ回路であり、前記と同様に回路構成を簡易にし、回路規模も小さく実現するいう作用を有する。
【００１１】
以下、本発明の実施の形態を、図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１のデジタルフィルタ回路を示す構成図である。
【００１２】
図１において、構成要素として１は入力シンボル、８は入力シンボルを複数シンボル期間保持するシフトレジスタ、９はカウンタ、１０はタイミング生成部、１１はメモリ、１２は積算部、１３は符号変換部、１４は加算部、１５は出力ろ波信号、１８はシンボルタイミング、１９はサンプルタイミングである。
【００１３】
次に図１を参照して、以上の各構成要素よりなる本発明の実施の形態１のデジタルフィルタ回路について、以下その動作を説明する。
【００１４】
入力シンボル１は、データに対応した特定の値を有し、ここではその値を零および非零とすると、入力シンボル１はシフトレジスタ８に入力され、タイミング生成部１０の出力であるシンボルタイミング１８によりレジスタ中に取り込まれる。シフトレジスタ８中には最も新しい複数のシンボルの状態が保存されている。
【００１５】
カウンタ９は、シンボルタイミング１８でクリアされ、タイミング生成部１０の出力であるサンプルタイミング１９をカウントする。カウント値はメモリ１１のアドレスに入力されている。
【００１６】
メモリ１１中には、図２のように全フィルタ係数が１シンボル期間に相当するフィルタ係数群に分けられ、各々が差分を取られた形式で格納されている。急峻な遮断特性をもつデジタルフィルタの係数は一般的にその時間変化はかなり小さいため、差分を取ることで各フィルタ係数は１〜２ビットに圧縮することができる。メモリ１１のアドレス入力はカウンタ９のカウント値であり、これは実際に演算に使用されるフィルタ係数のフィルタ係数群の先頭から数えたタップ番号に該当する。
【００１７】
積算部１２は、シンボルタイミング１８により、各々のフィルタ係数群の先頭のフィルタ係数に初期化され、以後メモリ１１中の差分フィルタ係数を順次積算することで、差分前のフィルタ係数を出力する。
【００１８】
符号変換部１３では、シフトレジスタ８の各段の値により、対応するフィルタ係数の符号を非零の場合は変換なしとし、零の場合は符号変換を行う。符号変換後の各フィルタ係数の総和を算出することで、零挿入によりオーバーサンプリングされた系列に対して、デジタルフィルタ処理を行うことができる。
【００１９】
（実施の形態２）
図３は本発明の実施の形態２のデジタルフィルタ回路を示す構成図である。
【００２０】
図３において、構成要素として１は入力シンボル、８は入力シンボルを複数シンボル期間保持するシフトレジスタ、１０はタイミング生成部、１１はメモリ、１６は先読みバッファ、１７はランレングス伸長部、１３は符号変換部、１４は加算部、１５は出力ろ波信号、１８はシンボルタイミング、１９はサンプルタイミングである。
【００２１】
次に図３を参照して以上の各構成要素よりなる本発明の実施の形態２のデジタルフィルタ回路について、以下その動作を説明する。
【００２２】
入力シンボル１は、データに対応した特定の値を有し、ここではその値を零および非零とすると、入力シンボル１はシフトレジスタ８に入力され、タイミング生成部１０の出力であるシンボルタイミング１８によりレジスタ中に取り込まれる。シフトレジスタ８中には最も新しい複数のシンボルの状態が保存されている。
【００２３】
メモリ１１中には、図４のように全フィルタ係数が１シンボル周期に相当するフィルタ係数群に分けられ、各々のフィルタ係数群の識別値および係数、および同じ値のフィルタ係数が連続する継続サンプル数という形式で格納されている。急峻な遮断特性をもつデジタルフィルタの係数は一般的にその時間変化はかなり小さいため、本方式によりフィルタ係数を圧縮することができる。
【００２４】
先読みバッファ１６は、メモリ内容を先読みし、各フィルタ係数群のフィルタ係数を継続サンプル数だけ連続して出力することで、圧縮前のフィルタ係数を出力する。
【００２５】
符号変換部１３では、シフトレジスタ８の各段の値により、対応するフィルタ係数の符号を非零の場合は変換なしとし、零の場合は符号変換を行う。符号変換後の各フィルタ係数の総和を算出することで、零挿入によりオーバーサンプリングされた系列に対して、デジタルフィルタ処理を行うことができる。
【００２６】
（実施の形態３）
図５は本発明の実施の形態３のデジタルフィルタ回路を示す構成図である。
【００２７】
図５において、構成要素として１は入力シンボル、８は入力シンボルを複数シンボル期間保持するシフトレジスタ、１０はタイミング生成部、１１はメモリ、１６は先読みバッファ、１７はランレングス伸長部、１２は積算部、１３は符号変換部、１４は加算部、１５は出力ろ波信号、１８はシンボルタイミング、１９はサンプルタイミングである。
【００２８】
次に図５を参照して以上の各構成要素よりなる本発明の実施の形態３のデジタルフィルタ回路について、以下その動作を説明する。
【００２９】
入力シンボル１は、データに対応した特定の値を有し、ここではその値を零および非零とすると、入力シンボル１はシフトレジスタ８に入力され、タイミング生成部１０の出力であるシンボルタイミング１８によりレジスタ中に取り込まれる。シフトレジスタ８中には最も新しい複数のシンボルの状態が保存されている。
【００３０】
メモリ１１中には、図６のように全フィルタ係数が１シンボル周期に相当するフィルタ係数群に分けられ、各々が差分を取られた後、フィルタ係数群の識別値および係数、および「零」または「非零」の差分フィルタ係数値、および「非零」以降に継続する零の継続サンプル数という形式で格納されている。急峻な遮断特性をもつデジタルフィルタの係数は一般的にその時間変化はかなり小さいため、本方式によりフィルタ係数を圧縮することができる。
【００３１】
先読みバッファ１６は、メモリ内容を先読みし、その差分フィルタ係数を出力した後、零の継続サンプル数だけ零を連続して出力することで、差分フィルタ係数を出力する。
【００３２】
積算部１２は、シンボルタイミング１８により各々の係数群の先頭のフィルタ係数に初期化され、以降差分フィルタ係数を順次積算することで、差分前のフィルタ係数を出力する。
【００３３】
符号変換部１３では、シフトレジスタ８の各段の値により、対応するフィルタ係数の符号を非零の場合は変換なしとし、零の場合は符号変換を行う。符号変換後の各フィルタ係数の総和を算出することで、零挿入によりオーバーサンプリングされた系列に対して、デジタルフィルタ処理を行うことができる。
【００３４】
【発明の効果】
以上の説明より明らかなように本発明によれば、簡単な回路構成またはソフト処理にて、デジタル変調部のデジタルフィルタを実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデジタルフィルタ回路を示す構成図
【図２】本発明の実施の形態１のデジタルフィルタ回路の格納方法を示す構成図
【図３】本発明の実施の形態２のデジタルフィルタ回路を示す構成図
【図４】本発明の実施の形態２のデジタルフィルタ回路の格納方法を示す構成図
【図５】本発明の実施の形態３のデジタルフィルタ回路を示す構成図
【図６】本発明の実施の形態３のデジタルフィルタ回路の格納方法を示す構成図
【図７】従来のデジタル変調部のデジタルフィルタ部を示す構成図
【符号の説明】
１ 入力シンボル
２ 初段デジタルフィルタ
３ 次段デジタルフィルタ
４ 終段デジタルフィルタ
５ 局部発振器
６ ミキサ
７ 出力変調信号
８ シフトレジスタ
９ カウンタ
１０ タイミング生成部
１１ メモリ
１２ 積算部
１３ 符号変換部
１４ 加算部
１５ 出力ろ波信号
１６ 先読みバッファ
１７ ランレングス伸長部
１８ シンボルタイミング
１９ サンプルタイミング
Claims (3)
- シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、
前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、
前記シンボルタイミングでクリアされ、サンプルタイミングでカウントアップするカウンタと、
１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群が各々の差分系列として予め格納され、前記カウンタ値をアドレス入力するメモリと、
前記シンボルタイミングにより、各々のフィルタ係数群の先頭のフィルタ係数に初期化され、以後前記サンプルタイミングに従って前記メモリから読み出した差分系列を順次積算することで差分前のフィルタ係数群を生成する積算部と、
前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、
前記符号変換された前記フィルタ係数群の総和を算出する加算部と
を備えたことを特徴とするデジタルフィルタ回路。 - シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、
前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、
１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群がフィルタ係数およびその継続サンプル数として予め格納されたメモリと、
前記メモリから前もってデータを読み込む先読みバッファと、
前記先読みバッファの内容である各々のフィルタ係数および継続サンプル数により、前記サンプルタイミングに同期して各々のフィルタ係数を継続サンプル数だけ連続して出力するランレングス伸長部と、
前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、
前記符号変換された前記フィルタ係数群の総和を加算する加算部と
を備えたことを特徴とするデジタルフィルタ回路。 - シンボルタイミングおよびサンプルタイミングを生成するタイミング生成部と、
前記シンボルタイミングで、ベースバンド送信信号を所定のシンボル数だけ保持するためのシフトレジスタと、
１シンボル周期に相当するデジタルフィルタ係数を群とし、複数のフィルタ係数群が各々の時間差分系列と、
継続する時間差分系列が零の継続サンプル数が予め格納されたメモリと、
前記メモリから前もってデータを読み込むバッファと、
前記先読みバッファの内容である各々の前記時間差分系列および零継続サンプル数により、前記サンプルタイミングに同期して各々の前記時間差分系列を出力した後、零の継続サンプル数だけ連続して出力するランレングス伸長部と、
前記シンボルタイミングで特定の値が設定され、以後前記時間差分系列を積算することで差分前のフィルタ係数群を生成する積算部と、
前記シフトレジスタの値をもとに、前記フィルタ係数群中のフィルタ係数の符号変換を行う符号変換部と、
前記符号変換された前記フィルタ係数群の総和を算出する加算部と
を備えたことを特徴とするデジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| JP2000040944A JP2000040944A (ja) | 2000-02-08 |
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| Country | Link |
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| JP (1) | JP3666251B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1330089C (zh) * | 2005-04-19 | 2007-08-01 | 展讯通信（上海）有限公司 | 有限脉冲响应滤波与欠采样相结合的方法 |
| KR100718470B1 (ko) | 2006-06-27 | 2007-05-16 | 주식회사 휴맥스 | 아이아이알 필터의 필터계수 연산 방법 및 그 장치 |
| CN100459362C (zh) * | 2006-11-27 | 2009-02-04 | 华为技术有限公司 | 一种无失真数字差分滤波的方法 |
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- 1998-07-23 JP JP20741698A patent/JP3666251B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000040944A (ja) | 2000-02-08 |
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