JPH07245593A - Ｆｉｆｏ付きデータ変換器 - Google Patents
Ｆｉｆｏ付きデータ変換器Info
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- JPH07245593A JPH07245593A JP6312271A JP31227194A JPH07245593A JP H07245593 A JPH07245593 A JP H07245593A JP 6312271 A JP6312271 A JP 6312271A JP 31227194 A JP31227194 A JP 31227194A JP H07245593 A JPH07245593 A JP H07245593A
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- digital
- digital data
- processor
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- data samples
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/001—Analogue/digital/analogue conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6502—Reduction of hardware complexity or efficient processing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 信号をアナログ形式からディジタル形式へ、
又は逆にディジタル形式からアナログ形式に変換するデ
ータ変換器において、関連するディジタル信号プロセッ
サへの割込回数を減らす。 【構成】 データ変換器９０，９２はＦＩＦＯ４４，６
４を含む。ＦＩＦＯはディジタルデータサンプルを受け
取って一時的に格納する。ディジタルデータサンプルは
受け取られたと同じ順にＦＩＦＯから転出可能である。
ＦＩＦＯに結合されたディジタル信号プロセッサ５０
は、ＦＩＦＯへ、あるいはＦＩＦＯからディジタルデー
タサンプルを転送するために割り込み可能である。この
様にして、ディジタル信号プロセッサ、割り込みごとに
単一のデータサンプルを転送するのではなく、複数のデ
ィジタルデータサンプルを各割り込み中にＦＩＦＯへ、
あるいはＦＩＦＯから転送する。
又は逆にディジタル形式からアナログ形式に変換するデ
ータ変換器において、関連するディジタル信号プロセッ
サへの割込回数を減らす。 【構成】 データ変換器９０，９２はＦＩＦＯ４４，６
４を含む。ＦＩＦＯはディジタルデータサンプルを受け
取って一時的に格納する。ディジタルデータサンプルは
受け取られたと同じ順にＦＩＦＯから転出可能である。
ＦＩＦＯに結合されたディジタル信号プロセッサ５０
は、ＦＩＦＯへ、あるいはＦＩＦＯからディジタルデー
タサンプルを転送するために割り込み可能である。この
様にして、ディジタル信号プロセッサ、割り込みごとに
単一のデータサンプルを転送するのではなく、複数のデ
ィジタルデータサンプルを各割り込み中にＦＩＦＯへ、
あるいはＦＩＦＯから転送する。
Description
【０００１】
【産業上の利用分野】本出願は、一般に信号をアナログ
形式からディジタル形式へ、あるいは逆にディジタル形
式からアナログ形式に変換するためのエンコーダまたは
デコーダ等のデータ変換器に関し、特に変換器の使用要
求に応えるためにその動作に対し割り込みをかけられる
ディジタル信号プロセッサ（ＤＳＰ）を含む変換器に関
する。
形式からディジタル形式へ、あるいは逆にディジタル形
式からアナログ形式に変換するためのエンコーダまたは
デコーダ等のデータ変換器に関し、特に変換器の使用要
求に応えるためにその動作に対し割り込みをかけられる
ディジタル信号プロセッサ（ＤＳＰ）を含む変換器に関
する。
【０００２】
【技術の技術】データ変換器は、電話交換装置、音声帯
域データ通信、通話符号化システム、オーディオ及びビ
デオ信号処理装置など多くの用途に用いられている。オ
ーバサンプルされたアナログ−ディジタル（Ａ／Ｄ）変
換器は、周期的ディジタルサンプルのサンプリング率を
オーバサンプリングＡ／Ｄ変換器の高い率から引き下げ
る１つまたは複数のデシメーション段階を含む。オーバ
サンプリングＡ／Ｄ変換器がディジタルサンプルを生成
するたびに、ディジタルサンプルを獲得し、そのサンプ
ルをＤＳＰメモリに書き込むためにＤＳＰは割り込みを
かけられる。あるいは、Ａ／Ｄ出力レジスタの状態をポ
ーリングすることにより、ディジタルサンプルをＤＳＰ
により獲得することが可能である。ＤＳＰにより十分な
数のサンプルが獲得されると、ＤＳＰはそれらのサンプ
ルをろ波・デシメートするルーチンに分岐することがで
き、単一のデシメートされたサンプルとなる。オーバサ
ンプルされたディジタル−アナログ（Ｄ／Ａ）変換器
は、周期的入力ディジタルサンプルのサンプリング率を
Ｄ／Ａ変換器の高い率に引き上げる１つまたは複数の補
間段階を含む。オーバサンプルされたＤ／Ａ変換器がデ
ィジタル入力後を要求するたびに、ＤＳＰは、オーバサ
ンプルされたＤ／Ａ変換器入力を提供するその出力レジ
スタの一つにディジタルサンプルを書き込むために、割
り込みをかけられる。あるいは、Ｄ／Ａ変換器の入力と
結合されたＡ／Ｄ出力レジスタの状態をポーリングする
ことによって、ディジタルサンプルをＤＳＰにより獲得
することが可能である。
域データ通信、通話符号化システム、オーディオ及びビ
デオ信号処理装置など多くの用途に用いられている。オ
ーバサンプルされたアナログ−ディジタル（Ａ／Ｄ）変
換器は、周期的ディジタルサンプルのサンプリング率を
オーバサンプリングＡ／Ｄ変換器の高い率から引き下げ
る１つまたは複数のデシメーション段階を含む。オーバ
サンプリングＡ／Ｄ変換器がディジタルサンプルを生成
するたびに、ディジタルサンプルを獲得し、そのサンプ
ルをＤＳＰメモリに書き込むためにＤＳＰは割り込みを
かけられる。あるいは、Ａ／Ｄ出力レジスタの状態をポ
ーリングすることにより、ディジタルサンプルをＤＳＰ
により獲得することが可能である。ＤＳＰにより十分な
数のサンプルが獲得されると、ＤＳＰはそれらのサンプ
ルをろ波・デシメートするルーチンに分岐することがで
き、単一のデシメートされたサンプルとなる。オーバサ
ンプルされたディジタル−アナログ（Ｄ／Ａ）変換器
は、周期的入力ディジタルサンプルのサンプリング率を
Ｄ／Ａ変換器の高い率に引き上げる１つまたは複数の補
間段階を含む。オーバサンプルされたＤ／Ａ変換器がデ
ィジタル入力後を要求するたびに、ＤＳＰは、オーバサ
ンプルされたＤ／Ａ変換器入力を提供するその出力レジ
スタの一つにディジタルサンプルを書き込むために、割
り込みをかけられる。あるいは、Ｄ／Ａ変換器の入力と
結合されたＡ／Ｄ出力レジスタの状態をポーリングする
ことによって、ディジタルサンプルをＤＳＰにより獲得
することが可能である。
【０００３】データ変換器は、上記用途の一つにおける
ＤＳＰが割り込みを受け取ることのできる多くのソース
の内の２つにすぎない。ＤＳＰが割り込みを受信するた
びに、ＤＳＰは割り込みサービスルーチンに入る。各割
り込みに関連するオーバヘッドがある。ＤＳＰは割り込
みが発生したときに実行していた命令セットの実行を中
止し、ＲＡＭおよびＲＯＭポインタのアドレスを保存す
るための割り込みサービスルーチン命令を実行し、割り
込み処理後、割り込み前の状態を再構築し、割り込み発
生時実行していた命令セットの実行を再開するために、
データを一時的に保存するのに使用可能なメモリの部分
のアドレスを知る必要がある。ＤＳＰの各割り込みは、
従って、命令の実行という点でのコスト（１００万命令
／秒（ＭＩＰＳ）の単位で計測）を有する。各割り込み
はＤＳＰを有効に応用するためのより少ないＭＩＰＳに
変換される。コストは、また、電力消費や損失計算時間
にも変換できる。
ＤＳＰが割り込みを受け取ることのできる多くのソース
の内の２つにすぎない。ＤＳＰが割り込みを受信するた
びに、ＤＳＰは割り込みサービスルーチンに入る。各割
り込みに関連するオーバヘッドがある。ＤＳＰは割り込
みが発生したときに実行していた命令セットの実行を中
止し、ＲＡＭおよびＲＯＭポインタのアドレスを保存す
るための割り込みサービスルーチン命令を実行し、割り
込み処理後、割り込み前の状態を再構築し、割り込み発
生時実行していた命令セットの実行を再開するために、
データを一時的に保存するのに使用可能なメモリの部分
のアドレスを知る必要がある。ＤＳＰの各割り込みは、
従って、命令の実行という点でのコスト（１００万命令
／秒（ＭＩＰＳ）の単位で計測）を有する。各割り込み
はＤＳＰを有効に応用するためのより少ないＭＩＰＳに
変換される。コストは、また、電力消費や損失計算時間
にも変換できる。
【０００４】同じ量のデータを処理するに当たり、関連
するＤＳＰに対する割り込み回数がより少ないデータ変
換器を有することが望ましい。ＤＳＰの割り込み回数を
減らせば、計算に利用可能なＭＩＰＳが増加し、割り込
みサービスルーチン命令の不必要な実行を排除して電力
が節約される。
するＤＳＰに対する割り込み回数がより少ないデータ変
換器を有することが望ましい。ＤＳＰの割り込み回数を
減らせば、計算に利用可能なＭＩＰＳが増加し、割り込
みサービスルーチン命令の不必要な実行を排除して電力
が節約される。
【０００５】
【問題を解決するための手段】本発明の一実施例によれ
ば、信号をアナログ形式からディジタル形式へ、あるい
はディジタル形式からアナログ形式へ変換するためのデ
ータ変換器は記憶レジスタを含む。記憶レジスタはディ
ジタルデータサンプルを受け取り、一時的に格納する。
ディジタルデータサンプルは受け取られたと同じ順序で
記憶レジスタから転送される。記憶レジスタに結合され
たディジタルプロセッサは、ディジタルデータサンプル
を記憶レジスタへ、あるいは、記憶レジスタから転送す
るために割り込み可能である。この様にして、ディジタ
ルプロセッサは、割り込みごとに単一のデータサンプル
を転送するのではなく、各割り込み中に複数のディジタ
ルデータサンプルを記憶レジスタへ、あるいは、記憶レ
ジスタから転送する。これにより、与えられた数のディ
ジタルサンプルを転送するのに必要な割り込み数を減少
させている。
ば、信号をアナログ形式からディジタル形式へ、あるい
はディジタル形式からアナログ形式へ変換するためのデ
ータ変換器は記憶レジスタを含む。記憶レジスタはディ
ジタルデータサンプルを受け取り、一時的に格納する。
ディジタルデータサンプルは受け取られたと同じ順序で
記憶レジスタから転送される。記憶レジスタに結合され
たディジタルプロセッサは、ディジタルデータサンプル
を記憶レジスタへ、あるいは、記憶レジスタから転送す
るために割り込み可能である。この様にして、ディジタ
ルプロセッサは、割り込みごとに単一のデータサンプル
を転送するのではなく、各割り込み中に複数のディジタ
ルデータサンプルを記憶レジスタへ、あるいは、記憶レ
ジスタから転送する。これにより、与えられた数のディ
ジタルサンプルを転送するのに必要な割り込み数を減少
させている。
【０００６】
【実施例】ゲインディザおよび丸めを含む説明用データ
変換器１０を第１図に示す。データ変換器１０は、Ａ／
Ｄ型データ変換器であるコーダ９０を含むアナログ−デ
ィジタル（Ａ／Ｄ）変換信号パスを有するものとして示
されている。Ａ／Ｄ変換信号パスはアナログシグマ−デ
ルタ変調装置７１６、デシメーションフィルタ７２０、
バレルシフトセレクタ３４、飽和回路３６を含む。ディ
ジタル−アナログ（Ｄ／Ａ）変換信号パスはＤ／Ａ型デ
ータ変換器である復調装置９２を含む。ディジタル−ア
ナログ変換パスは補間フィルタ７８、バレルシフトセレ
クタ８０、飽和回路８２、補間フィルタ８４、ディジタ
ルシグマ−デルタ変調装置１８、アナログ復調装置２２
を含む。
変換器１０を第１図に示す。データ変換器１０は、Ａ／
Ｄ型データ変換器であるコーダ９０を含むアナログ−デ
ィジタル（Ａ／Ｄ）変換信号パスを有するものとして示
されている。Ａ／Ｄ変換信号パスはアナログシグマ−デ
ルタ変調装置７１６、デシメーションフィルタ７２０、
バレルシフトセレクタ３４、飽和回路３６を含む。ディ
ジタル−アナログ（Ｄ／Ａ）変換信号パスはＤ／Ａ型デ
ータ変換器である復調装置９２を含む。ディジタル−ア
ナログ変換パスは補間フィルタ７８、バレルシフトセレ
クタ８０、飽和回路８２、補間フィルタ８４、ディジタ
ルシグマ−デルタ変調装置１８、アナログ復調装置２２
を含む。
【０００７】データ変換器１０は、プログラマブルＣＤ
ＩＶ分割・クロック分周器１４により分割されてオーバ
サンプリングクロック信号ＣＫＯＳを生成する入力クロ
ック信号ＣＣＫにより同期をとられている。オーバサン
プリングクロック信号ＣＫＯＳはアナログシグマ−デル
タ変調装置７１６、ディジタルシグマ−デルタ変調装置
１８、デシメーションフィルタ７２０、補間フィルタ８
４、アナログ復調装置２２に対する入力として提供さ
れ、そこで使用される。好ましい実施例においては、シ
グマ−デルタ変調装置は第２位である。オーバサンプリ
ングクロック信号ＣＫＯＳは、また、プログラマブルＭ
１分割・カウンタ２４とプログラマブルＬ１分割・カウ
ンタ７４の入力としても結合されている。Ｍ１はデシメ
ーションフィルタ７２０のデシメーション係数である。
Ｍ１分割・カウンタ２４の出力は、オーバサンプリング
クロック信号ＣＫＯＳの周波数をデシメーション係数Ｍ
１で割った周波数に等しい周波数を有する第２クロック
信号、つまり、デシメーションクロック信号ＣＫＭを、
デシメーションフィルタ７２０に提供する。デシメーシ
ョンフィルタ７２０の上流部分はクロックＣＫＯＳの速
さで動作する。下流部分はそれよりも低いデシメートさ
れた速さであるクロックＣＫＭの速さで動作する。例示
してある実施例では、デシメーションフィルタ７２０は
第３位くし型フィルタである。
ＩＶ分割・クロック分周器１４により分割されてオーバ
サンプリングクロック信号ＣＫＯＳを生成する入力クロ
ック信号ＣＣＫにより同期をとられている。オーバサン
プリングクロック信号ＣＫＯＳはアナログシグマ−デル
タ変調装置７１６、ディジタルシグマ−デルタ変調装置
１８、デシメーションフィルタ７２０、補間フィルタ８
４、アナログ復調装置２２に対する入力として提供さ
れ、そこで使用される。好ましい実施例においては、シ
グマ−デルタ変調装置は第２位である。オーバサンプリ
ングクロック信号ＣＫＯＳは、また、プログラマブルＭ
１分割・カウンタ２４とプログラマブルＬ１分割・カウ
ンタ７４の入力としても結合されている。Ｍ１はデシメ
ーションフィルタ７２０のデシメーション係数である。
Ｍ１分割・カウンタ２４の出力は、オーバサンプリング
クロック信号ＣＫＯＳの周波数をデシメーション係数Ｍ
１で割った周波数に等しい周波数を有する第２クロック
信号、つまり、デシメーションクロック信号ＣＫＭを、
デシメーションフィルタ７２０に提供する。デシメーシ
ョンフィルタ７２０の上流部分はクロックＣＫＯＳの速
さで動作する。下流部分はそれよりも低いデシメートさ
れた速さであるクロックＣＫＭの速さで動作する。例示
してある実施例では、デシメーションフィルタ７２０は
第３位くし型フィルタである。
【０００８】Ａ／Ｄ変換信号パス９０へのアナログ入力
信号は１つの入力をマルチプレクサ８に直接提供する。
乗算器１２においてプログラマブルゲインＧ１を掛けら
れたアナログ入力信号は、マルチプレクサ８へのもう一
つの入力として提供される。マルチプレクサ８は選択入
力４０に応答してそのアナログ入力の内の一つをそのア
ナログ出力信号として選択的に提供する。
信号は１つの入力をマルチプレクサ８に直接提供する。
乗算器１２においてプログラマブルゲインＧ１を掛けら
れたアナログ入力信号は、マルチプレクサ８へのもう一
つの入力として提供される。マルチプレクサ８は選択入
力４０に応答してそのアナログ入力の内の一つをそのア
ナログ出力信号として選択的に提供する。
【０００９】マルチプレクサ８により提供されたアナロ
グ出力信号は、アナログシグマ−デルタモジュレータ７
１６によりその入力として受け取られる。ディザ発生器
２６からのディザを受け取ることもあるアナログシグマ
−デルタモジュレータは、基準化アナログ入力信号を１
ビット／サンプルの第１ディジタルデータストリームに
変換する。技術上周知であるように、シグマ−デルタモ
ジュレータにより生成された１ビット／サンプルの第１
ディジタルデータストリームは、０と１（符号なしデー
タフォーマット）により表された信号から、２の補数ま
たは符号−絶対値形式と整合するマイナス１とプラス１
により表された２ビット／サンプルの信号に変換され
る。そのような表現は０で表された中点を有し、２の補
数語の形式を取ることができ、各値に関する符号を有す
る。アナログシグマ−デルタ変調装置７１６の出力はマ
ルチプレクサ２８への入力を提供する。マルチプレクサ
２８はユーザ定義の選択入力３０に応答してその入力の
内の一つをその出力部において選択的に提供する。マル
チプレクサ２８の出力はデシメーションフィルタ７２０
への入力として結合される。
グ出力信号は、アナログシグマ−デルタモジュレータ７
１６によりその入力として受け取られる。ディザ発生器
２６からのディザを受け取ることもあるアナログシグマ
−デルタモジュレータは、基準化アナログ入力信号を１
ビット／サンプルの第１ディジタルデータストリームに
変換する。技術上周知であるように、シグマ−デルタモ
ジュレータにより生成された１ビット／サンプルの第１
ディジタルデータストリームは、０と１（符号なしデー
タフォーマット）により表された信号から、２の補数ま
たは符号−絶対値形式と整合するマイナス１とプラス１
により表された２ビット／サンプルの信号に変換され
る。そのような表現は０で表された中点を有し、２の補
数語の形式を取ることができ、各値に関する符号を有す
る。アナログシグマ−デルタ変調装置７１６の出力はマ
ルチプレクサ２８への入力を提供する。マルチプレクサ
２８はユーザ定義の選択入力３０に応答してその入力の
内の一つをその出力部において選択的に提供する。マル
チプレクサ２８の出力はデシメーションフィルタ７２０
への入力として結合される。
【００１０】デシメーションフィルタ７２０は、クロッ
クＣＫＭ１の周波数で１ビット／サンプルの第１ディジ
タルデータストリームを２０ビット／サンプルの第２デ
ィジタルデータストリームにろ波・デシメートする。こ
のろ波により帯域外エネルギを削除する。例示実施例に
おいては、デシメーションフィルタ７２０は第３位くし
型フィルタである。
クＣＫＭ１の周波数で１ビット／サンプルの第１ディジ
タルデータストリームを２０ビット／サンプルの第２デ
ィジタルデータストリームにろ波・デシメートする。こ
のろ波により帯域外エネルギを削除する。例示実施例に
おいては、デシメーションフィルタ７２０は第３位くし
型フィルタである。
【００１１】バレルシフトセレクタ３４はデシメーショ
ンフィルタ７２０の出力部から第２ディジタルデータス
トリームを１サンプルあたり最大２０ビット受け取り、
１サンプルあたり１７ビットを有する第３ディジタルデ
ータストリームを出力として生成する。バレルシフトセ
レクタ３４はプログラマブルで、４つの可能なビットフ
ィールドの内の一つ、つまり、０−１６、１−１７、２
−１８、または３−１９を選択するように変更できる。
ンフィルタ７２０の出力部から第２ディジタルデータス
トリームを１サンプルあたり最大２０ビット受け取り、
１サンプルあたり１７ビットを有する第３ディジタルデ
ータストリームを出力として生成する。バレルシフトセ
レクタ３４はプログラマブルで、４つの可能なビットフ
ィールドの内の一つ、つまり、０−１６、１−１７、２
−１８、または３−１９を選択するように変更できる。
【００１２】バレルシフトセレクタ３４から出力された
１７ビット／サンプルの第３ディジタルデータストリー
ムは、マルチプレクサ３８を介して飽和回路３６へ入力
を提供する。バレルシフトセレクタ３４からの出力は、
マルチプレクサ３８への１つの入力として直接提供され
る。バレルシフトセレクタ３４からの出力は、乗算器４
２においてゲイン１／Ｇ１を掛けられマルチプレクサ３
８へのもう一つの入力とされる。発生器２６からのディ
ザがゲインスケーリングに追加されることもある。マル
チプレクサ３８は選択入力４０に応答してその入力の内
の一つをその出力部において選択的に提供する。
１７ビット／サンプルの第３ディジタルデータストリー
ムは、マルチプレクサ３８を介して飽和回路３６へ入力
を提供する。バレルシフトセレクタ３４からの出力は、
マルチプレクサ３８への１つの入力として直接提供され
る。バレルシフトセレクタ３４からの出力は、乗算器４
２においてゲイン１／Ｇ１を掛けられマルチプレクサ３
８へのもう一つの入力とされる。発生器２６からのディ
ザがゲインスケーリングに追加されることもある。マル
チプレクサ３８は選択入力４０に応答してその入力の内
の一つをその出力部において選択的に提供する。
【００１３】マルチプレクサ８と３８は両方とも、ゲイ
ンＧ１を掛けられるマルチプレクサ８への入力が選択さ
れると、ゲイン１／Ｇ１を掛けられるマルチプレクサ３
８への入力が選択されるように、選択入力４０に応答す
る。ゲインＧ１と１／Ｇ１を採用するゲインスケーリン
グは、アナログシグマ−デルタ変調装置７１６へのアナ
ログ入力信号がフルスケール未満の場合、フルスケール
つまり０ｄＢ基準であるマルチプレクサ３８からのパル
ス符号変調された出力となる。ゲインＧ１は単位元のゲ
インを維持するために選択される。このように、アナロ
グ−ディジタル信号パス（マルチプレクサ８の入力から
マルチプレクサ３８の出力まで）の絶対ゲインは、ゲイ
ンスケーリングが使用されているされてないに関わらず
同じである。
ンＧ１を掛けられるマルチプレクサ８への入力が選択さ
れると、ゲイン１／Ｇ１を掛けられるマルチプレクサ３
８への入力が選択されるように、選択入力４０に応答す
る。ゲインＧ１と１／Ｇ１を採用するゲインスケーリン
グは、アナログシグマ−デルタ変調装置７１６へのアナ
ログ入力信号がフルスケール未満の場合、フルスケール
つまり０ｄＢ基準であるマルチプレクサ３８からのパル
ス符号変調された出力となる。ゲインＧ１は単位元のゲ
インを維持するために選択される。このように、アナロ
グ−ディジタル信号パス（マルチプレクサ８の入力から
マルチプレクサ３８の出力まで）の絶対ゲインは、ゲイ
ンスケーリングが使用されているされてないに関わらず
同じである。
【００１４】飽和回路３６はマルチプレクサ３８から出
力された１７ビット／サンプルの第４ディジタルデータ
ストリームを取り、各データサンプルを１６ビットサン
プルに減少する。飽和回路３６の出力は１６ビット／サ
ンプルの第５ディジタルデータストリームである。
力された１７ビット／サンプルの第４ディジタルデータ
ストリームを取り、各データサンプルを１６ビットサン
プルに減少する。飽和回路３６の出力は１６ビット／サ
ンプルの第５ディジタルデータストリームである。
【００１５】飽和回路３６から出力された１６ビット／
サンプルの第５ディジタルデータストリームは、先入れ
先出し（ＦＩＦＯ）レジスタ４４にロードされる。レジ
スタ４４はいくつかのそのようなデータのサンプルを格
納する。ＦＩＦＯ４４から、１６ビットサンプルが、ラ
ンダムアクセスメモリ（ＲＡＭ）４８に書き込まれる前
に、一時的にレジスタ４６に転送される。ＲＡＭ４８は
ディジタル信号プロセッサ（ＤＳＰ）５０の一部であ
る。ＤＳＰはリアルタイムのディジタルデータに対して
数学的演算を効率よく実行するために開発された専用マ
イクロプロセッサである。サンプルは深度フラグ５４と
割り込みフラグ５６により制御されたように内部データ
バス５２を経由して転送される。
サンプルの第５ディジタルデータストリームは、先入れ
先出し（ＦＩＦＯ）レジスタ４４にロードされる。レジ
スタ４４はいくつかのそのようなデータのサンプルを格
納する。ＦＩＦＯ４４から、１６ビットサンプルが、ラ
ンダムアクセスメモリ（ＲＡＭ）４８に書き込まれる前
に、一時的にレジスタ４６に転送される。ＲＡＭ４８は
ディジタル信号プロセッサ（ＤＳＰ）５０の一部であ
る。ＤＳＰはリアルタイムのディジタルデータに対して
数学的演算を効率よく実行するために開発された専用マ
イクロプロセッサである。サンプルは深度フラグ５４と
割り込みフラグ５６により制御されたように内部データ
バス５２を経由して転送される。
【００１６】ディジタル−アナログ変換信号パスは、Ｄ
ＳＰ５０のＲＡＭ４８からのディジタルデータをアナロ
グ復調装置２２の出力部においてアナログ形式に変換す
るものである。アナログ形式に変換するＤＳＰ５０のＲ
ＡＭ４８からのディジタルデータは、１６ビットサンプ
ルとしてレジスタ５８に一時的に書き込まれる。各１６
ビットサンプルは、次に、深度フラグ６０、状態フラグ
６１、割り込みフラグ６２により制御されたようにＦＩ
ＦＯ６４に転送される。ＦＩＦＯ６４からの出力は１６
ビット／サンプルの第６ディジタルデータストリームで
ある。第６ディジタルデータストリームはマルチプレク
サ６８を介して補間フィルタ７８に入力される。ＦＩＦ
Ｏ６４から出力された第６ディジタルストリームは、マ
ルチプレクサへの入力の内の一つとして直接提供され
る。第６ディジタルデータストリームは乗算器７２にお
いてゲインＧ２の逆数を掛けられマルチプレクサ６８へ
のもう一つの入力となる。マルチプレクサ６８は選択入
力７２に応答してその入力の内の一つをその出力として
選択的に提供する。マルチプレクサ６８の出力はは第７
ディジタルデータストリームである。
ＳＰ５０のＲＡＭ４８からのディジタルデータをアナロ
グ復調装置２２の出力部においてアナログ形式に変換す
るものである。アナログ形式に変換するＤＳＰ５０のＲ
ＡＭ４８からのディジタルデータは、１６ビットサンプ
ルとしてレジスタ５８に一時的に書き込まれる。各１６
ビットサンプルは、次に、深度フラグ６０、状態フラグ
６１、割り込みフラグ６２により制御されたようにＦＩ
ＦＯ６４に転送される。ＦＩＦＯ６４からの出力は１６
ビット／サンプルの第６ディジタルデータストリームで
ある。第６ディジタルデータストリームはマルチプレク
サ６８を介して補間フィルタ７８に入力される。ＦＩＦ
Ｏ６４から出力された第６ディジタルストリームは、マ
ルチプレクサへの入力の内の一つとして直接提供され
る。第６ディジタルデータストリームは乗算器７２にお
いてゲインＧ２の逆数を掛けられマルチプレクサ６８へ
のもう一つの入力となる。マルチプレクサ６８は選択入
力７２に応答してその入力の内の一つをその出力として
選択的に提供する。マルチプレクサ６８の出力はは第７
ディジタルデータストリームである。
【００１７】第７ディジタルデータストリームは補間フ
ィルタ７８への入力として提供されている。補間フィル
タ７８はクロックＣＫＬ１とＣＫＬ２を受け取る。クロ
ックＣＫＬ１は補間係数Ｌ１でクロックＣＫＯＳを割っ
たものである。クロックＣＬＫ２は補間係数Ｌ２でクロ
ックＣＬＫ１を割ったものである。補間フィルタ７８か
らの出力は２７ビット／サンプルの第８ディジタルデー
タストリームである。補間フィルタ７８は、例示実施例
においては、帯域外エネルギを削除し、オーバサンプリ
ング周波数をＬ１で割った周波数で第８ディジタルデー
タストリームを生成する第３位くし型フィルタである。
補間フィルタ７８の上流部は低クロック速度のＣＬＫ２
で動作する。上流部は高クロック速度のＣＬＫ１で動作
する。
ィルタ７８への入力として提供されている。補間フィル
タ７８はクロックＣＫＬ１とＣＫＬ２を受け取る。クロ
ックＣＫＬ１は補間係数Ｌ１でクロックＣＫＯＳを割っ
たものである。クロックＣＬＫ２は補間係数Ｌ２でクロ
ックＣＬＫ１を割ったものである。補間フィルタ７８か
らの出力は２７ビット／サンプルの第８ディジタルデー
タストリームである。補間フィルタ７８は、例示実施例
においては、帯域外エネルギを削除し、オーバサンプリ
ング周波数をＬ１で割った周波数で第８ディジタルデー
タストリームを生成する第３位くし型フィルタである。
補間フィルタ７８の上流部は低クロック速度のＣＬＫ２
で動作する。上流部は高クロック速度のＣＬＫ１で動作
する。
【００１８】第８ディジタルデータストリームはバレル
シフトセレクタ８０への入力を提供する。バレルシフト
セレクタ８０は補間フィルタ７８の出力部から２７ビッ
ト／サンプルの第８ディジタルデータストリームを受け
取り、１サンプルあたり１７ビットのフィールドを選択
してその出力として第９ディジタルデータストリームを
提供する。バレルシフトセレクタ８０のフィールドはプ
ログラマブルである。例示実施例においては、１７ビッ
トフィールドが１１個ある。例示実施例においては、バ
レルシフトセレクタ８０のフィールドは最初の７個のビ
ットフィールドである４−２０、５−２１、６−２２、
７−２３〜１０−２６の内の一つを選択するようプログ
ラムされている。
シフトセレクタ８０への入力を提供する。バレルシフト
セレクタ８０は補間フィルタ７８の出力部から２７ビッ
ト／サンプルの第８ディジタルデータストリームを受け
取り、１サンプルあたり１７ビットのフィールドを選択
してその出力として第９ディジタルデータストリームを
提供する。バレルシフトセレクタ８０のフィールドはプ
ログラマブルである。例示実施例においては、１７ビッ
トフィールドが１１個ある。例示実施例においては、バ
レルシフトセレクタ８０のフィールドは最初の７個のビ
ットフィールドである４−２０、５−２１、６−２２、
７−２３〜１０−２６の内の一つを選択するようプログ
ラムされている。
【００１９】飽和回路８２はバレルシフトセレクタ８０
から出力された１７ビット／サンプルの第９ディジタル
データストリームを受け取り、各サンプルを１６ビット
に減少して飽和回路３６と略同じように第１０ディジタ
ルデータストリームを提供する。
から出力された１７ビット／サンプルの第９ディジタル
データストリームを受け取り、各サンプルを１６ビット
に減少して飽和回路３６と略同じように第１０ディジタ
ルデータストリームを提供する。
【００２０】補間フィルタ８４は第１０ディジタルデー
タストリームを受け取り、プログラマブルＬ１分割によ
り分割されたオーバサンプリングクロック速度で動作す
る。補間フィルタ８４の上流部は低クロック速度ＣＫＬ
１で動作する。下流部は高クロック速度ＣＫＯＳで動作
する。補間フィルタ８４は、例示実施例においては、帯
域外エネルギを削除し、第１１ディジタルデータストリ
ームを出力として生成する第１位くし型フィルタであ
る。
タストリームを受け取り、プログラマブルＬ１分割によ
り分割されたオーバサンプリングクロック速度で動作す
る。補間フィルタ８４の上流部は低クロック速度ＣＫＬ
１で動作する。下流部は高クロック速度ＣＫＯＳで動作
する。補間フィルタ８４は、例示実施例においては、帯
域外エネルギを削除し、第１１ディジタルデータストリ
ームを出力として生成する第１位くし型フィルタであ
る。
【００２１】補間フィルタ８４の第１１ディジタルデー
タストリーム出力はディジタルシグマ−デルタ変調装置
１８への入力として結合される。例示実施例におけるデ
ィジタルシグマ−デルタ変調装置１８は第２位である。
変調装置１８はディザ発生器２６からのディザを受け取
ることもあり、１６ビット／サンプルのデータを１ビッ
ト／サンプルの第１２ディジタルデータストリームに変
換する。
タストリーム出力はディジタルシグマ−デルタ変調装置
１８への入力として結合される。例示実施例におけるデ
ィジタルシグマ−デルタ変調装置１８は第２位である。
変調装置１８はディザ発生器２６からのディザを受け取
ることもあり、１６ビット／サンプルのデータを１ビッ
ト／サンプルの第１２ディジタルデータストリームに変
換する。
【００２２】ディジタルシグマデルタ変調装置１８の出
力はマルチプレクサ８６への入力を提供する。マルチプ
レクサ８６は選択入力８８に応答して入力の内の一つを
その出力部において選択的に提供する。マルチプレクサ
の出力は１ビット／サンプルの第１３ディジタルデータ
ストリームである。
力はマルチプレクサ８６への入力を提供する。マルチプ
レクサ８６は選択入力８８に応答して入力の内の一つを
その出力部において選択的に提供する。マルチプレクサ
の出力は１ビット／サンプルの第１３ディジタルデータ
ストリームである。
【００２３】アナログ復調装置２２は１ビットサンプル
で、マルチプレクサ８６から受け取った１ビット／サン
プルの第１３ディジタルデータストリームを階段状連続
アナログ出力信号に変換する変換器を保持している。ア
ナログ復調装置２２はアナログ出力信号を平滑にする技
術的に周知の１つまたは複数のアナログフィルタを含
む。アナログ復調装置２２からのアナログ出力信号はマ
ルチプレクサ９６への入力の一つとして直接提供され、
乗算器９４においてゲインＧ２を掛けられマルチプレク
サ９６へのもう一つの入力を提供する。ゲインＧ２は任
意の周知の方法で得られる。マルチプレクサ９６は選択
入力７０に応答してその入力の内の一つをその出力とし
て選択的に提供する。マルチプレクサ９６の出力はアナ
ログ信号である。マルチプレクサ６８と９６は両方と
も、ゲイン１／Ｇ１を掛けられるマルチプレクサ６８へ
の入力が選択されると、ゲインＧ２を掛けられるマルチ
プレクサ９６への入力が選択されるように、選択入力７
０に応答する。ゲインＧ２は単位元のゲインを維持する
ために選択される。このように、ディジタル−アナログ
信号パス（マルチプレクサ６８の入力からマルチプレク
サ９６の出力まで）の絶対ゲインは、ゲインスケーリン
グが使用されているされてないに関わらず同じである。
で、マルチプレクサ８６から受け取った１ビット／サン
プルの第１３ディジタルデータストリームを階段状連続
アナログ出力信号に変換する変換器を保持している。ア
ナログ復調装置２２はアナログ出力信号を平滑にする技
術的に周知の１つまたは複数のアナログフィルタを含
む。アナログ復調装置２２からのアナログ出力信号はマ
ルチプレクサ９６への入力の一つとして直接提供され、
乗算器９４においてゲインＧ２を掛けられマルチプレク
サ９６へのもう一つの入力を提供する。ゲインＧ２は任
意の周知の方法で得られる。マルチプレクサ９６は選択
入力７０に応答してその入力の内の一つをその出力とし
て選択的に提供する。マルチプレクサ９６の出力はアナ
ログ信号である。マルチプレクサ６８と９６は両方と
も、ゲイン１／Ｇ１を掛けられるマルチプレクサ６８へ
の入力が選択されると、ゲインＧ２を掛けられるマルチ
プレクサ９６への入力が選択されるように、選択入力７
０に応答する。ゲインＧ２は単位元のゲインを維持する
ために選択される。このように、ディジタル−アナログ
信号パス（マルチプレクサ６８の入力からマルチプレク
サ９６の出力まで）の絶対ゲインは、ゲインスケーリン
グが使用されているされてないに関わらず同じである。
【００２４】ＤＳＰにより発生させられる割り込み数を
減少するために、ＤＳＰで使用可能なディジタルデータ
ストリームサンプルを一時的に格納するためのレジスタ
が提供されている。データはレジスタを非同期に脈動し
て通過することもできるし、また、クロックで同期を取
ってレジスタを通過することもできる。好ましい実施例
においては、レジスタは同期先入れ先出しレジスタ４４
となっている。ＦＩＦＯにおいては、データは順次ロー
ドされ、同じ順序でアンロードされる。デシメータ２０
からのデシメートされたディジタルデータストリーム
は、バレルシフトセレクタ３４と飽和ブロック３６を通
過し１６ビット／サンプルのディジタルデータストリー
ムとなる。各１６ビット／サンプルの語はＦＩＦＯ４４
において次に使用可能なレジスタに格納される。例とし
て、代表的なＦＩＦＯは８個のレジスタといった複数の
レジスタを有し、各レジスタは１６ビットの語を格納す
る。プログラマブルＦＩＦＯ深度ポインタ５４は、ＤＳ
Ｐに割り込みをかける目的でＦＩＦＯがいつ「フル」に
なるかを定義するために、あらかじめ選択されたレジス
タ数にユーザにより設定され、標準的には、ＦＩＦＯの
全深度未満とする。ＦＩＦＯ４４の深度ポインタ５４は
１からＦＩＦＯの全深度までの任意の整数にプログラム
できる。ＦＩＦＯ状態フラグ５５はＦＩＦＯ４４に格納
された瞬間サンプル数を示す。深度フラグにより示され
たレジスタ数がフルの場合、割り込みフラグ５６が遷移
してＤＳＰに割り込みをかける。ＤＳＰは割り込みサー
ビスルーチンに入り、ＦＩＦＯ４４の割り込みを処理す
ると、ＦＩＦＯ４４に格納されている各語は、ＤＳＰ５
０ ＲＡＭ４８に転送される前に、ＦＩＦＯ４４内のそ
の位置から一時的にレジスタ４６に転送される。深度フ
ラグがＦＩＦＯ４４の総深度未満の値に設定されている
場合、飽和回路からの次のディジタルデータサンプルを
受け取る前にＦＩＦＯ４４に格納されているディジタル
データサンプル全てをＤＳＰ ＲＡＭに転送する必要は
ない。このようにして、割り込みの処理のタイミングに
柔軟性を持たせている。ＦＩＦＯ４４の容量と深度フラ
グ設定値間の差により表されるレジスタは、ＤＳＰの割
り込みのタイミングにクッションを与えるのに使用でき
る。ＦＩＦＯ４４のレジスタが全てフルになると、ＦＩ
ＦＯが飽和ブロック３６から次のディジタルデータサン
プルを受け取る前にデータがＦＩＦＯからＤＳＰ ＲＡ
Ｍへ転送されることを、あるいは、次のデータを受け取
るとオーバフロー状態となるであろうことを、ＤＳＰは
保証する必要がある。
減少するために、ＤＳＰで使用可能なディジタルデータ
ストリームサンプルを一時的に格納するためのレジスタ
が提供されている。データはレジスタを非同期に脈動し
て通過することもできるし、また、クロックで同期を取
ってレジスタを通過することもできる。好ましい実施例
においては、レジスタは同期先入れ先出しレジスタ４４
となっている。ＦＩＦＯにおいては、データは順次ロー
ドされ、同じ順序でアンロードされる。デシメータ２０
からのデシメートされたディジタルデータストリーム
は、バレルシフトセレクタ３４と飽和ブロック３６を通
過し１６ビット／サンプルのディジタルデータストリー
ムとなる。各１６ビット／サンプルの語はＦＩＦＯ４４
において次に使用可能なレジスタに格納される。例とし
て、代表的なＦＩＦＯは８個のレジスタといった複数の
レジスタを有し、各レジスタは１６ビットの語を格納す
る。プログラマブルＦＩＦＯ深度ポインタ５４は、ＤＳ
Ｐに割り込みをかける目的でＦＩＦＯがいつ「フル」に
なるかを定義するために、あらかじめ選択されたレジス
タ数にユーザにより設定され、標準的には、ＦＩＦＯの
全深度未満とする。ＦＩＦＯ４４の深度ポインタ５４は
１からＦＩＦＯの全深度までの任意の整数にプログラム
できる。ＦＩＦＯ状態フラグ５５はＦＩＦＯ４４に格納
された瞬間サンプル数を示す。深度フラグにより示され
たレジスタ数がフルの場合、割り込みフラグ５６が遷移
してＤＳＰに割り込みをかける。ＤＳＰは割り込みサー
ビスルーチンに入り、ＦＩＦＯ４４の割り込みを処理す
ると、ＦＩＦＯ４４に格納されている各語は、ＤＳＰ５
０ ＲＡＭ４８に転送される前に、ＦＩＦＯ４４内のそ
の位置から一時的にレジスタ４６に転送される。深度フ
ラグがＦＩＦＯ４４の総深度未満の値に設定されている
場合、飽和回路からの次のディジタルデータサンプルを
受け取る前にＦＩＦＯ４４に格納されているディジタル
データサンプル全てをＤＳＰ ＲＡＭに転送する必要は
ない。このようにして、割り込みの処理のタイミングに
柔軟性を持たせている。ＦＩＦＯ４４の容量と深度フラ
グ設定値間の差により表されるレジスタは、ＤＳＰの割
り込みのタイミングにクッションを与えるのに使用でき
る。ＦＩＦＯ４４のレジスタが全てフルになると、ＦＩ
ＦＯが飽和ブロック３６から次のディジタルデータサン
プルを受け取る前にデータがＦＩＦＯからＤＳＰ ＲＡ
Ｍへ転送されることを、あるいは、次のデータを受け取
るとオーバフロー状態となるであろうことを、ＤＳＰは
保証する必要がある。
【００２５】サンプリング率変換は、第２図に示すよう
に、デシメーションの他の段階においてＤＳＰ５０内で
実現することもできる。ＤＳＰ５０に転送されたデジタ
ルデータサンプルは、ローパスフィルタにかけられ、次
いで、デシメーションフィルタ３５２においてデシメー
ション率Ｍ２によりデシメートされる。ハードウエアデ
シメータにより処理されたデータは一般には同期させて
処理されるが、ＤＳＰ５０内のデシメータにより処理さ
れたデータは同期させてもあるいはバーストでも処理で
きる。ＤＳＰ５０内のデシメーションの場合、デシメー
ションフィルタ３５２の動作に適したクロック信号ＣＰ
Ｄはクロック発生器３６０により生成される。第２クロ
ック信号ＣＰＤＭ２は、Ｍ２分割・カウンタ３５１にお
いてデシメーション率Ｍ２によりクロック信号を分割す
ることで、そこから得られる。
に、デシメーションの他の段階においてＤＳＰ５０内で
実現することもできる。ＤＳＰ５０に転送されたデジタ
ルデータサンプルは、ローパスフィルタにかけられ、次
いで、デシメーションフィルタ３５２においてデシメー
ション率Ｍ２によりデシメートされる。ハードウエアデ
シメータにより処理されたデータは一般には同期させて
処理されるが、ＤＳＰ５０内のデシメータにより処理さ
れたデータは同期させてもあるいはバーストでも処理で
きる。ＤＳＰ５０内のデシメーションの場合、デシメー
ションフィルタ３５２の動作に適したクロック信号ＣＰ
Ｄはクロック発生器３６０により生成される。第２クロ
ック信号ＣＰＤＭ２は、Ｍ２分割・カウンタ３５１にお
いてデシメーション率Ｍ２によりクロック信号を分割す
ることで、そこから得られる。
【００２６】オーバサンプリング率はデシメーションの
段階全てのデシメーション率の積である。ここでの２つ
の段階のデシメーションは、総オーバサンプリング率Ｍ
１ｘＭ２となる。ＦＩＦＯ４４から受け取った各Ｍ２デ
ィジタルデータサンプルの場合、１つのデシメートされ
たディジタルデータサンプルがデシメーションフィルタ
３５２により作成される。一般には、深度ポインタ５４
はデシメーション率Ｍ２の約数または倍数に等しい値に
設定されるであろう。たとえば、Ｍ２が４であるとすれ
ば、深度ポインタは１、２、４、８、１２、．．．最大
ＦＩＦＯの深度に設定できる。単一の割り込み中、ＤＳ
ＰはＲＡＭに転送可能なディジタルデータサンプルを読
み込み、割り込みサービスルーチンから抜ける。深度ポ
インタが１を越える場合、ディジタルデータサンプルを
受け取るＤＳＰが経験する割り込み数は、ディジタルデ
ータサンプルが使用可能になるごとにＤＳＰに割り込み
をかける場合に比べ減少する。深度ポインタを４に設定
すると、１つの割り込みごとに１つのディジタルデータ
のサンプルを転送する場合に比べ、同じ量のディジタル
サンプルを転送するのに１／４の割り込み数に減少す
る。各割り込み時に、ＤＳＰは一般に深度ポインタによ
り設定されたディジタルデータサンプル数、この例では
４を転送する。ＦＩＦＯ深度ポインタがデシメーション
率Ｍ２の大きさよりも低く設定されている場合、ＤＳＰ
５０においてデシメーション機能を実行するためにＭ２
データサンプルをデシメーションフィルタ３５２に提供
するのに１つの割り込みより多くの割り込みが必要とな
るであろう。これに相応して、深度ポインタがＭ２より
大きい場合、各割り込み中にＭ２ディジタルデータサン
プル数を越えるディジタルデータサンプルが転送され
る。いくつかのあるいは全ての割り込み間で、複数のデ
シメーション動作がＤＳＰ５０により実行されることが
ある。ＦＩＦＯ深度ポインタがＦＩＦＯの総深度未満で
あれば、追加サンプルはＦＩＦＯがオーバフローしない
うちにＦＩＦＯに書き込める。従って、データをそう失
せずに割り込みに対する割り込み処理をする必要がな
い。
段階全てのデシメーション率の積である。ここでの２つ
の段階のデシメーションは、総オーバサンプリング率Ｍ
１ｘＭ２となる。ＦＩＦＯ４４から受け取った各Ｍ２デ
ィジタルデータサンプルの場合、１つのデシメートされ
たディジタルデータサンプルがデシメーションフィルタ
３５２により作成される。一般には、深度ポインタ５４
はデシメーション率Ｍ２の約数または倍数に等しい値に
設定されるであろう。たとえば、Ｍ２が４であるとすれ
ば、深度ポインタは１、２、４、８、１２、．．．最大
ＦＩＦＯの深度に設定できる。単一の割り込み中、ＤＳ
ＰはＲＡＭに転送可能なディジタルデータサンプルを読
み込み、割り込みサービスルーチンから抜ける。深度ポ
インタが１を越える場合、ディジタルデータサンプルを
受け取るＤＳＰが経験する割り込み数は、ディジタルデ
ータサンプルが使用可能になるごとにＤＳＰに割り込み
をかける場合に比べ減少する。深度ポインタを４に設定
すると、１つの割り込みごとに１つのディジタルデータ
のサンプルを転送する場合に比べ、同じ量のディジタル
サンプルを転送するのに１／４の割り込み数に減少す
る。各割り込み時に、ＤＳＰは一般に深度ポインタによ
り設定されたディジタルデータサンプル数、この例では
４を転送する。ＦＩＦＯ深度ポインタがデシメーション
率Ｍ２の大きさよりも低く設定されている場合、ＤＳＰ
５０においてデシメーション機能を実行するためにＭ２
データサンプルをデシメーションフィルタ３５２に提供
するのに１つの割り込みより多くの割り込みが必要とな
るであろう。これに相応して、深度ポインタがＭ２より
大きい場合、各割り込み中にＭ２ディジタルデータサン
プル数を越えるディジタルデータサンプルが転送され
る。いくつかのあるいは全ての割り込み間で、複数のデ
シメーション動作がＤＳＰ５０により実行されることが
ある。ＦＩＦＯ深度ポインタがＦＩＦＯの総深度未満で
あれば、追加サンプルはＦＩＦＯがオーバフローしない
うちにＦＩＦＯに書き込める。従って、データをそう失
せずに割り込みに対する割り込み処理をする必要がな
い。
【００２７】ディジタルデータがＤＳＰ５０により一旦
デシメートされると、デシメートされたディジタルデー
タサンプルはＤＳＰ５０により更に処理されるか、ある
いは、ＲＡＭ４８に格納されることになるで。あるい
は、デシメートされたディジタルデータはシリアルまた
はパラレル入出力ポート３５４に提供されてＤＳＰチッ
プから取り出されることも可能である。
デシメートされると、デシメートされたディジタルデー
タサンプルはＤＳＰ５０により更に処理されるか、ある
いは、ＲＡＭ４８に格納されることになるで。あるい
は、デシメートされたディジタルデータはシリアルまた
はパラレル入出力ポート３５４に提供されてＤＳＰチッ
プから取り出されることも可能である。
【００２８】ＦＩＦＯがない場合、処理のための最小数
の語がＤＳＰに転送されるまで、ＤＳＰは一度に１個の
ディジタルデータサンプルまたは語ずつ取り込むであろ
う。ＦＩＦＯ４４を使用することで、各割り込み発生時
に転送されるとして選択された語の数を、ＤＳＰ処理の
ための少なくとも最小数、あるいは、その最小数の倍数
として選択可能になる。
の語がＤＳＰに転送されるまで、ＤＳＰは一度に１個の
ディジタルデータサンプルまたは語ずつ取り込むであろ
う。ＦＩＦＯ４４を使用することで、各割り込み発生時
に転送されるとして選択された語の数を、ＤＳＰ処理の
ための少なくとも最小数、あるいは、その最小数の倍数
として選択可能になる。
【００２９】割り込み数もまたＤ／Ａパスにおいて減少
される。ＤＳＰにより発生された割り込み数を減らすた
めに、ＤＳＰから受け取るディジタルデータストリーム
を一時的に格納するレジスタが提供される。好ましい実
施例においては、本レジスタは同期先入れ先出しデータ
レジスタ（ＦＩＦＯ）６４である。ＤＳＰ５０から受け
取ったディジタルデータストリームは、ＦＩＦＯ６４に
転送される前にレジスタ５８に一時的に格納される。各
１６ビット／語のディジタルデータサンプルはＦＩＦＯ
６４における次に使用可能なレジスタに格納される。プ
ログラマブルＦＩＦＯ深度ポインタ６０はあらかじめ選
択されたレジスタ数、一般に０、に設定される。ＦＩＦ
Ｏ深度ポインタ６０は、ＤＳＰに割り込みをかける目的
でＦＩＦＯが「空」であるとみなされたときのデータを
保持する最小レジスタ数を定義する。深度ポインタ６０
がこのＦＩＦＯの最小深さより大きく設定されている場
合、たとえＦＩＦＯ深度ポインタ６０がＦＩＦＯは空で
あると示したとしても、ＦＩＦＯ６４において使用可能
な追加ディジタルデータサンプルがあるようにバッファ
が内蔵されている。深度ポインタ設定値により表された
数のレジスタは、ＤＳＰの割り込みにクッションを与え
るのに利用される。ＦＩＦＯ６４のレジスタ全てが空の
場合、補間フィルタ７８が次のディジタルデータサンプ
ルを要求する前にデータがＤＳＰ ＲＡＭからＦＩＦＯ
６４に転送されることを，ＤＳＰは保証する必要があ
る。ＦＩＦＯ状態フラグ６１はＦＩＦＯ６４に格納され
ている瞬間サンプル数を示す。深度フラグにより示され
るレジスタ数が空の場合、割り込みフラグ６２は遷移し
てＤＳＰに割り込みをかける。ＦＩＦＯが空で、デコー
ダ９２が次のサンプルを読み込もうとするとアンダーフ
ロー状態が発生するであろう。
される。ＤＳＰにより発生された割り込み数を減らすた
めに、ＤＳＰから受け取るディジタルデータストリーム
を一時的に格納するレジスタが提供される。好ましい実
施例においては、本レジスタは同期先入れ先出しデータ
レジスタ（ＦＩＦＯ）６４である。ＤＳＰ５０から受け
取ったディジタルデータストリームは、ＦＩＦＯ６４に
転送される前にレジスタ５８に一時的に格納される。各
１６ビット／語のディジタルデータサンプルはＦＩＦＯ
６４における次に使用可能なレジスタに格納される。プ
ログラマブルＦＩＦＯ深度ポインタ６０はあらかじめ選
択されたレジスタ数、一般に０、に設定される。ＦＩＦ
Ｏ深度ポインタ６０は、ＤＳＰに割り込みをかける目的
でＦＩＦＯが「空」であるとみなされたときのデータを
保持する最小レジスタ数を定義する。深度ポインタ６０
がこのＦＩＦＯの最小深さより大きく設定されている場
合、たとえＦＩＦＯ深度ポインタ６０がＦＩＦＯは空で
あると示したとしても、ＦＩＦＯ６４において使用可能
な追加ディジタルデータサンプルがあるようにバッファ
が内蔵されている。深度ポインタ設定値により表された
数のレジスタは、ＤＳＰの割り込みにクッションを与え
るのに利用される。ＦＩＦＯ６４のレジスタ全てが空の
場合、補間フィルタ７８が次のディジタルデータサンプ
ルを要求する前にデータがＤＳＰ ＲＡＭからＦＩＦＯ
６４に転送されることを，ＤＳＰは保証する必要があ
る。ＦＩＦＯ状態フラグ６１はＦＩＦＯ６４に格納され
ている瞬間サンプル数を示す。深度フラグにより示され
るレジスタ数が空の場合、割り込みフラグ６２は遷移し
てＤＳＰに割り込みをかける。ＦＩＦＯが空で、デコー
ダ９２が次のサンプルを読み込もうとするとアンダーフ
ロー状態が発生するであろう。
【００３０】サンプリング率変換は、また、補間の他の
段階においてＤＳＰ５０内で実現できる。ＲＡＭ４８か
ら取得された，ＤＳＰ５０内で生成された、あるいは、
シリアル入力ポート３５４またはパラレル入力ポート３
５８を介して受け取られたディジタルデータサンプル
は、補間フィルタ３５６により補間される。補間フィル
タ３５６はそれが受け取るディジタルデータサンプルを
補間率Ｌ３で補間し、補間されたサンプルにローパスフ
ィルタをかける。補間フィルタ７８と８４に関する上記
ハードウエア補間は一般にリアルタイムで行われるが、
ＤＳＰ５０内の補間は同期してもあるいはバーストでも
行える。ＤＳＰ５０内の補間の場合、補間フィルタ３５
６の動作モードに適したクロック信号ＣＰＩはクロック
発生器３６０により発生される。第２クロック信号ＣＰ
ＩＬ３は、Ｌ３分割・カウンタ３５７において補間率Ｌ
３によりクロック信号を分割することで、そこから得ら
れる。
段階においてＤＳＰ５０内で実現できる。ＲＡＭ４８か
ら取得された，ＤＳＰ５０内で生成された、あるいは、
シリアル入力ポート３５４またはパラレル入力ポート３
５８を介して受け取られたディジタルデータサンプル
は、補間フィルタ３５６により補間される。補間フィル
タ３５６はそれが受け取るディジタルデータサンプルを
補間率Ｌ３で補間し、補間されたサンプルにローパスフ
ィルタをかける。補間フィルタ７８と８４に関する上記
ハードウエア補間は一般にリアルタイムで行われるが、
ＤＳＰ５０内の補間は同期してもあるいはバーストでも
行える。ＤＳＰ５０内の補間の場合、補間フィルタ３５
６の動作モードに適したクロック信号ＣＰＩはクロック
発生器３６０により発生される。第２クロック信号ＣＰ
ＩＬ３は、Ｌ３分割・カウンタ３５７において補間率Ｌ
３によりクロック信号を分割することで、そこから得ら
れる。
【００３１】補間フィルタ３５６は率Ｆｓでディジタル
データサンプルを補間し、受け取った各ディジタルデー
タサンプルについてＬ３サンプル生成する。例として、
深度ポインタはゼロに設定でき、ＦＩＦＯ空フラグがゼ
ロになったときＦＩＦＯ６４が空であることを示す。Ｄ
ＳＰ割り込みが次に生成され、ＤＳＰはＬ３データサン
プルをＦＩＦＯに書き込む。次の割り込みは、オーバサ
ンプリングデコーダ９２がＬ３サンプルを全て読み込ん
だとき発生するであろう。そして、ＦＩＦＯ空ポインタ
はまたゼロになる。この例では、結果として割り込み数
は係数Ｌ３により減少される。別の例では、Ｌ３がＦＩ
ＦＯの最大深さより大きい場合、（Ｌ３）／２のような
データサンプルのＬ３数の約数を割り込み時にＦＩＦＯ
に書き込める。更に別の例では、２（Ｌ３）のようにＬ
３の倍数であるデータサンプル数を割り込み時にＦＩＦ
Ｏに書き込める。これらの例のいずれの場合も、ＦＩＦ
Ｏ深度ポインタは０ではなく１またはそれ以上の値に設
定でき、ＤＳＰが割り込みの処理をしなければならなく
なる前の時間的クッションを可能にする。ＦＩＦＯポイ
ンタが（Ｌ３）−１に設定されていると、このクッショ
ン時間間隔は、ＤＳＰからの補間されたデータサンプル
の完全な１セットからなる。これは、ＤＳＰのシステム
レベルの割り込みが補間フィルタ３５６に入るベースバ
ンドデータ率の約数で発生するアプリケーションにおい
て有用である。この様な例は、記号率が一般には少なく
ともベースバンドデータ率より２少ない係数であるモデ
ムにおいて発生する。
データサンプルを補間し、受け取った各ディジタルデー
タサンプルについてＬ３サンプル生成する。例として、
深度ポインタはゼロに設定でき、ＦＩＦＯ空フラグがゼ
ロになったときＦＩＦＯ６４が空であることを示す。Ｄ
ＳＰ割り込みが次に生成され、ＤＳＰはＬ３データサン
プルをＦＩＦＯに書き込む。次の割り込みは、オーバサ
ンプリングデコーダ９２がＬ３サンプルを全て読み込ん
だとき発生するであろう。そして、ＦＩＦＯ空ポインタ
はまたゼロになる。この例では、結果として割り込み数
は係数Ｌ３により減少される。別の例では、Ｌ３がＦＩ
ＦＯの最大深さより大きい場合、（Ｌ３）／２のような
データサンプルのＬ３数の約数を割り込み時にＦＩＦＯ
に書き込める。更に別の例では、２（Ｌ３）のようにＬ
３の倍数であるデータサンプル数を割り込み時にＦＩＦ
Ｏに書き込める。これらの例のいずれの場合も、ＦＩＦ
Ｏ深度ポインタは０ではなく１またはそれ以上の値に設
定でき、ＤＳＰが割り込みの処理をしなければならなく
なる前の時間的クッションを可能にする。ＦＩＦＯポイ
ンタが（Ｌ３）−１に設定されていると、このクッショ
ン時間間隔は、ＤＳＰからの補間されたデータサンプル
の完全な１セットからなる。これは、ＤＳＰのシステム
レベルの割り込みが補間フィルタ３５６に入るベースバ
ンドデータ率の約数で発生するアプリケーションにおい
て有用である。この様な例は、記号率が一般には少なく
ともベースバンドデータ率より２少ない係数であるモデ
ムにおいて発生する。
【００３２】本発明は、本機能を単一チップの信号プロ
セッサとして製造できる集積回路を使用する通信システ
ムや装置において特に有用である。この様な通信システ
ムや装置は、与えられた量のデータを処理する場合、デ
ィジタル信号プロセッサへの割り込み回数が少ないとい
う利点があり、割り込みサービスルーチン命令の不必要
な実行を削除することによって電力を節約している。
セッサとして製造できる集積回路を使用する通信システ
ムや装置において特に有用である。この様な通信システ
ムや装置は、与えられた量のデータを処理する場合、デ
ィジタル信号プロセッサへの割り込み回数が少ないとい
う利点があり、割り込みサービスルーチン命令の不必要
な実行を削除することによって電力を節約している。
【００３３】例示実施例はデシメーションまたは補間フ
ィルタリングを行うオーバサンプリング変換器を含むも
のとして説明されたが、反転を非オーバサンプリング変
換器に適用することも可能である。他の応用例は、ディ
ジタルプロセッサはブロック全体のデータを更に処理す
る前に大きなブロックのデータを取得する必要があるオ
ーディオ及びビデオ変換符号化や通話符号化を含む。
ィルタリングを行うオーバサンプリング変換器を含むも
のとして説明されたが、反転を非オーバサンプリング変
換器に適用することも可能である。他の応用例は、ディ
ジタルプロセッサはブロック全体のデータを更に処理す
る前に大きなブロックのデータを取得する必要があるオ
ーディオ及びビデオ変換符号化や通話符号化を含む。
【００３４】本発明は例示実施例を開示するのに使用さ
れた数値に制限されるものではない。例示実施例におい
て、各種要素からのビット幅出力、各種フィルタの順
序、補間及びデシメーション係数の範囲、バレルシフト
セレクタの出力フィールドや範囲、飽和のビット数等は
具体例としてあげたものである。
れた数値に制限されるものではない。例示実施例におい
て、各種要素からのビット幅出力、各種フィルタの順
序、補間及びデシメーション係数の範囲、バレルシフト
セレクタの出力フィールドや範囲、飽和のビット数等は
具体例としてあげたものである。
【００３５】本発明の例示実施例は待ち時間を減らすた
めのパイプライン方式または並行方式を組み込んだもの
として説明されなかったが、そのような技術を利用する
ことによって計算効率を向上できることは当業者には理
解できることであろう。
めのパイプライン方式または並行方式を組み込んだもの
として説明されなかったが、そのような技術を利用する
ことによって計算効率を向上できることは当業者には理
解できることであろう。
【図１】本発明の実施例に係るデータ変換器のブロック
図。
図。
【図２】図１のデータ変換器の一部についてのブロック
図。
図。
１０ データ変換器 ５０ ディジタルプロセッサ ９０ アナログディジタル変換器 ９２ 復調装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード マスカベージ アメリカ合衆国 19525 ペンシルヴァニ ア，ギルバーツヴィル，トーマス サーク ル 2345 (72)発明者 スチーヴン ロバート ノースワースィ アメリカ合衆国 18049 ペンシルヴァニ ア，エマウス，ウッドファーン ドライヴ 6365
Claims (22)
- 【請求項１】 信号形式を一形式から別形式に変換する
装置において、 第一形式を有する信号から第二形式を有する信号へ変換
する変換器（例えば９０または９２）であって、該形式
の一つはアナログで、該形式の他方はディジタルである
変換器と、 ディジタルデータサンプルを受け取り一時的に格納する
記憶レジスタ（例えば４４または６４）であって、該デ
ィジタルデータサンプルは該記憶レジスタ（例えば４４
または６４）から該ディジタルデータサンプルが受け取
られたと同じ順序で転出可能である記憶レジスタと、 該記憶レジスタ（例えば４４または６４）に結合された
ディジタルプロセッサ（例えば５０）であって、ディジ
タルデータサンプルを該記憶レジスタ（例えば４４また
は６４）へあるいは該記憶レジスタ（例えば４４または
６４）から転送するために割り込み可能であるディジタ
ルプロセッサ（例えば５０）とから成る装置。 - 【請求項２】 請求項１に記載の装置において、該記憶
レジスタ（例えば４４または４６）は先入れ先出しレジ
スタであることを特徴とする装置。 - 【請求項３】 請求項２に記載の装置において、該記憶
レジスタ（例えば４４または６４）は更に深度フラグ
（例えば５４または６０）と、該深度フラグ（例えば５
４または６０）はあらかじめ選択された深度値に設定さ
れており、該先入れ先出しレジスタ（例えば４４または
４６）に格納されたディジタルデータサンプル数があら
かじめ選択された深度フラグ値に等しくなったとき発生
されるディジタルプロセッサ割り込みとから成り、これ
により、与えられた数のディジタルデータサンプルを転
送するためのディジタルプロセッサ割り込み数が減少さ
れることを特徴とする装置。 - 【請求項４】 請求項２に記載の装置において、該記憶
レジスタ（例えば４４または４６）は更に割り込みフラ
グ（例えば５６または６２）で構成されることを特徴と
する装置。 - 【請求項５】 請求項２に記載の装置において、該記憶
レジスタ（例えば４４または４６）は更に状態フラグ
（例えば５５または６１）から成り、該状態フラグはデ
ータを格納するレジスタ位置数を示すことを特徴とする
装置。 - 【請求項６】 請求項１に記載の装置において、該ディ
ジタルプロセッサ（例えば５０）はサンプリング率変換
を提供する事を特徴とする装置。 - 【請求項７】 請求項６に記載の装置において、該サン
プリング率変換はデシメーションであることを特徴とす
る装置。 - 【請求項８】 請求項６に記載の装置において、ディジ
タルプロセッサ（例えば５０）は深度フラグを有し、該
サンプリング率変換は係数を定義し、該係数は該深度フ
ラグの約数であることを特徴とする装置。 - 【請求項９】 請求項６に記載の装置において、ディジ
タルプロセッサ（例えば５０）は深度フラグを有し、該
サンプリング率変換は係数を定義し、該係数は該深度フ
ラグの倍数であることを特徴とする装置。 - 【請求項１０】 一つの信号形式を別形式に変換する装
置において、 アナログ信号をディジタルデータストリームに変化する
変換器（例えば９０）と、 ディジタルデータストリームを該変換器から受け取り、
該ディジタルデータストリームを格納する記憶手段（例
えば４４）であって、該データが該変換器（例えば９
０）により生成されると一データサンプルずつ該ディジ
タルデータストリームを受け取り、受け取られた順に該
データを一時的に格納する記憶手段（例えば４４）と、 該格納されたディジタルデータを該記憶手段（例えば４
４）から格納された順に削除するディジタル信号プロセ
ッサ（例えば５０）であって、各割り込み時に複数のデ
ィジタルデータサンプルを削除するディジタル信号プロ
セッサ（例えば５０）とから成る装置。 - 【請求項１１】 請求項１０に記載の装置において、該
記憶手段（例えば４４）は先入れ先出しレジスタである
ことを特徴とする装置。 - 【請求項１２】 請求項１１に記載の装置において、先
入れ先出しレジスタ（例えば４４）は更に深度フラグ
（例えば５４）と、該深度フラグ（例えば５４）はあら
かじめ選択された深度値に設定されており、該先入れ先
出しレジスタ（例えば４４）に格納されたディジタルデ
ータサンプル数があらかじめ選択された深度フラグ値に
等しくなったとき発生されるディジタル信号プロセッサ
割り込みとから成り、これにより、与えられた数のディ
ジタルデータサンプルを転送するためのディジタル信号
プロセッサ割り込み数が減少されることを特徴とする装
置。 - 【請求項１３】 請求項１０に記載の装置において、該
ディジタルプロセッサはサンプリング率変換を提供する
事を特徴とする装置。 - 【請求項１４】 請求項１３に記載の装置において、該
サンプリング率変換はデシメーションであることを特徴
とする装置。 - 【請求項１５】 請求項１３に記載の装置において、デ
ィジタルプロセッサ（例えば５０）は深度フラグを有
し、該サンプリング率変換は係数を定義し、該係数は該
深度フラグの約数であることを特徴とする装置。 - 【請求項１６】 請求項１３に記載の装置において、デ
ィジタルプロセッサ（例えば５０）は深度フラグを有
し、該サンプリング率変換は係数を定義し、該係数は該
深度フラグの倍数であることを特徴とする装置。 - 【請求項１７】 一つの信号形式を別形式に変換する装
置において、 一連のディジタルデータサンプルを提供するディジタル
信号プロセッサ（例えば５０）であって、各割り込み時
に複数のディジタルデータサンプルを提供するディジタ
ル信号プロセッサ（例えば５０）と、 ディジタルデータサンプルを該ディジタル信号プロセッ
サ（例えば５０）から受け取る記憶手段（例えば６４）
であって、該ディジタルデータサンプルを受け取られた
順に一時的に格納し、一サンプルずつディジタルデータ
サンプルを出力として提供する記憶手段（例えば６４）
と、 該記憶手段（例えば６４）からディジタルデータサンプ
ルを受け取り、該ディジタルデータサンプルをアナログ
信号に変換する変換器（例えば９２）とから成る装置。 - 【請求項１８】 請求項１７に記載の装置において、該
記憶手段（例えば６４）は先入れ先出しレジスタである
ことを特徴とする装置。 - 【請求項１９】 請求項１８に記載の装置において、先
入れ先出しレジスタ（例えば６４）は更に深度フラグ
と、該深度フラグ（例えば６０）はあらかじめ選択され
た値に設定されており、該先入れ先出しレジスタ（例え
ば６４）に格納されたディジタルデータサンプル数があ
らかじめ選択された深度フラグ値に等しくなったとき発
生されるディジタル信号プロセッサ割り込みとから成
り、これにより、与えられた数のディジタルデータサン
プルを転送するためのディジタル信号プロセッサ割り込
み数が減少されることを特徴とする装置。 - 【請求項２０】 請求項１７に記載の装置において、デ
ィジタル信号プロセッサ（例えば５０）は深度フラグを
有し、該サンプリング率変換は係数を定義し、該係数は
該深度フラグの約数であることを特徴とする装置。 - 【請求項２１】 請求項１７に記載の装置において、デ
ィジタル信号プロセッサ（例えば５０）は深度フラグを
有し、該サンプリング率変換は係数を定義し、該係数は
該深度フラグの倍数であることを特徴とする装置。 - 【請求項２２】 アナログ信号を第一ディジタルデータ
ストリームに変換するアナログ−ディジタル変換器（例
えば９０）と、 該第一データストリームを該アナログ−ディジタル変換
器から受け取る第一記憶手段（例えば４４）であって、
該ディジタルデータが該アナログ−ディジタル変換器に
より生成されると一サンプルずつ該ディジタルデータス
トリームを受け取り、受け取られた順に該ディジタルデ
ータを一時的に格納する第一記憶手段（例えば４４）
と、 該ディジタルデータを該第一記憶手段（例えば４４）か
ら格納された順に削除するディジタルプロセッサ（例え
ば５０）であって、各書き込み割り込み時に複数のサン
プルを削除し、書き込み割り込み時に第２ディジタルデ
ータストリームの複数のサンプルを提供するディジタル
プロセッサ（例えば５０）と、 該ディジタルプロセッサ（例えば５０）から該第２ディ
ジタルデータストリームを受け取る第二記憶手段（例え
ば６４）であって、受け取られた順に該第二ディジタル
データストリームのディジタルデータサンプルを一時的
に格納し、該第二ディジタルデータストリームの該ディ
ジタルデータサンプルを一サンプルずつ出力として提供
する第二記憶手段（例えば６４）と該第二ディジタルデ
ータストリームのディジタルデータサンプルをアナログ
信号に変換するディジタル−アナログ変換器（例えば９
２）とから成る装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/168,447 US5648777A (en) | 1993-12-16 | 1993-12-16 | Data converter with FIFO |
| US168447 | 1998-10-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07245593A true JPH07245593A (ja) | 1995-09-19 |
Family
ID=22611526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312271A Withdrawn JPH07245593A (ja) | 1993-12-16 | 1994-12-16 | Ｆｉｆｏ付きデータ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5648777A (ja) |
| EP (1) | EP0660222A1 (ja) |
| JP (1) | JPH07245593A (ja) |
| KR (1) | KR950022165A (ja) |
| TW (1) | TW225066B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6901368B1 (en) | 1998-05-26 | 2005-05-31 | Nec Corporation | Voice transceiver which eliminates underflow and overflow from the speaker output buffer |
| JP2008306514A (ja) * | 2007-06-08 | 2008-12-18 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2733649B1 (fr) * | 1995-04-25 | 1997-07-04 | Le Tourneur Gregoire | Dispositif de retard programmable d'un signal analogique et antenne acoustique programmable correspondante |
| US5721830A (en) * | 1995-09-12 | 1998-02-24 | Pc-Tel, Inc. | Host signal processing communication system that compensates for missed execution of signal maintenance procedures |
| US5768311A (en) * | 1995-12-22 | 1998-06-16 | Paradyne Corporation | Interpolation system for fixed sample rate signal processing |
| US6112268A (en) * | 1997-06-16 | 2000-08-29 | Matsushita Electric Industrial Co., Ltd. | System for indicating status of a buffer based on a write address of the buffer and generating an abort signal before buffer overflows |
| US6100828A (en) * | 1997-12-12 | 2000-08-08 | Texas Instruments Incorporated | Analog-to-digital converter test system and method |
| US6198417B1 (en) | 1998-01-29 | 2001-03-06 | Massachusetts Institute Of Technology | Pipelined oversampling A/D converter |
| US6301596B1 (en) * | 1999-04-01 | 2001-10-09 | Ati International Srl | Partial sum filter and method therefore |
| US6535942B1 (en) * | 2000-02-09 | 2003-03-18 | Telefonaktiebolaget L M Ericsson (Publ) | Method for reducing processor interrupt load |
| AT5317U1 (de) * | 2000-03-21 | 2002-05-27 | Austria Mikrosysteme Int | Verfahren und vorrichtung zum auswerten von messdaten |
| US20020126029A1 (en) * | 2001-03-08 | 2002-09-12 | Grale Trenton John | Programmable test modulator for selectively generating test signals of delta-sigma order N |
| US6983299B1 (en) * | 2001-08-28 | 2006-01-03 | Lsi Logic Corporation | Programmable digital filter implementation for loss-of-signal detection for serial communications applications |
| US7031401B2 (en) | 2002-02-12 | 2006-04-18 | Broadcom Corporation | Digital to analog converter with time dithering to remove audio tones |
| US20060061349A1 (en) * | 2004-09-22 | 2006-03-23 | Guidry David W | Versatile system for time-independent signal sampling |
| TWI355807B (en) * | 2008-06-26 | 2012-01-01 | Realtek Semiconductor Corp | Digital-to-analog converter for converting 1-bit s |
| JP5221446B2 (ja) * | 2009-05-19 | 2013-06-26 | 株式会社東芝 | 干渉除去装置および通信装置 |
| CN102158717B (zh) * | 2010-02-11 | 2013-09-18 | 原相科技股份有限公司 | 数据转换方法及数据转换装置 |
| TWI489237B (zh) * | 2012-11-16 | 2015-06-21 | Ind Tech Res Inst | 即時取樣裝置及其方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4020332A (en) * | 1975-09-24 | 1977-04-26 | Bell Telephone Laboratories, Incorporated | Interpolation-decimation circuit for increasing or decreasing digital sampling frequency |
| US4550425A (en) * | 1982-09-20 | 1985-10-29 | Sperry Corporation | Speech sampling and companding device |
| US4833655A (en) * | 1985-06-28 | 1989-05-23 | Wang Laboratories, Inc. | FIFO memory with decreased fall-through delay |
| US4825448A (en) * | 1986-08-07 | 1989-04-25 | International Mobile Machines Corporation | Subscriber unit for wireless digital telephone system |
| US5051981A (en) * | 1988-01-21 | 1991-09-24 | Codex Corporation | Digital filtering |
| US5255238A (en) * | 1988-09-08 | 1993-10-19 | Hitachi, Ltd. | First-in first-out semiconductor memory device |
| JPH04137907A (ja) * | 1990-09-28 | 1992-05-12 | Yokogawa Electric Corp | スムージングフィルタ |
| US5144308A (en) * | 1991-05-21 | 1992-09-01 | At&T Bell Laboratories | Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither |
-
1993
- 1993-12-16 US US08/168,447 patent/US5648777A/en not_active Expired - Lifetime
- 1993-12-28 TW TW082111079A patent/TW225066B/zh not_active IP Right Cessation
-
1994
- 1994-12-05 EP EP94308997A patent/EP0660222A1/en not_active Withdrawn
- 1994-12-15 KR KR1019940034336A patent/KR950022165A/ko not_active Application Discontinuation
- 1994-12-16 JP JP6312271A patent/JPH07245593A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6901368B1 (en) | 1998-05-26 | 2005-05-31 | Nec Corporation | Voice transceiver which eliminates underflow and overflow from the speaker output buffer |
| JP2008306514A (ja) * | 2007-06-08 | 2008-12-18 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5648777A (en) | 1997-07-15 |
| KR950022165A (ko) | 1995-07-28 |
| EP0660222A1 (en) | 1995-06-28 |
| TW225066B (en) | 1994-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |