CN106921367A - 一种sigma delta ADC的数字抽取滤波器 - Google Patents

Abstract

本发明公开了一种sigma delta ADC的数字抽取滤波器，包括用于降低采样频率的数字抽取滤波器，并且滤除带外量化噪声；所述数字抽取滤波器包括依次连接的CIC滤波器、HF滤波器和IIR滤波器。与传统的数字抽取滤波器相比，本发明使用更小的硬件开销满足了多种降采样率的需求，同时采用三段式的结构，按照指标设计了新的数字抽取滤波器的结构，实现了16bits的数据精度。在满足线性相位及稳定性要求的前提下使用了IIR滤波器，进一步减小了硬件的开销。

Description

一种sigma delta ADC的数字抽取滤波器

技术领域

本发明涉及信号处理领域，应用于模拟信号转换为数字信号领域，具体涉及一种sigma delta ADC的数字抽取滤波器。

背景技术

模数转换器(Analog to Digital Converter，简称ADC)是一种将输入的模拟信号转换成数字信号输出的电路或器件，它被广泛地应用在信号采集和处理、数字通信、自动检测、自动控制和多媒体技术等领域。按照采样频率可以将ADC转换器分为两类。第一类ADC转换器是以奈奎斯特率(Nyquist Rate)对输入信号进行采样，即f＝2F，其中，F是输入信号的带宽，f则是采样频率；第二类ADC转换器，与第一类ADC转换器有所不同，其对输入信号的采样频率远远高于输入信号的奈奎斯特频率(Nyquist Frequency)，因此被称之为过采样ADC转换器，即sigma delta ADC。sigma delta ADC由sigma delta调制器和数字抽取滤波器组成，sigma delta ADC中调制器的基本原理是过采样和噪声整形。在sigma delta ADC中，需要采用数字抽取滤波器对调制器的输出数据进行抽取，将原来的过采样频率降低到奈奎斯特采样率，并同时将模拟信号转换成数字信号。数字抽取滤波器的主要作用是移除量化噪声，降低采样频率和抗混叠。在sigma delta ADC中，为了能有效地将sigma delta调制器输出的高采样率、低分辨率数字信号转换成奈奎斯特采样频率输出的高分辨率数字信号，需要用不同形式的数字滤波器进行多级抽取，而一般的sigma delta ADC中使用的抽取滤波器都是只能满足一种采样率

发明内容

鉴于此，本发明的目的是提供一种sigma delta ADC的数字抽取滤波器。

本发明的目的是通过以下技术方案实现的，一种sigma delta ADC的数字抽取滤波器，包括依次连接的一个3阶两通道量化器的模拟调制器和数字抽取滤波器；所述数字抽取滤波器用于降低采样频率，并且滤除带外量化噪声；所述数字抽取滤波器包括依次连接的CIC滤波器、HF滤波器和IIR滤波器。

进一步，所述CIC滤波器的传递函数为：或

进一步，所述CIC滤波器包括4个延时单元I、2个延时器4、降采样单元6和4个延时单元II，4个延时单元I串联连接，最后一个延时单元I连接一个延时器4，延时器连接降采样单元，4个延时单元II串联连接，最后一个延时单元II连接一个延时器，第一个延时单元II与降采样单元连接。

进一步，所述延时单元I包括加法器I3和延时器4，所述加法器I具有两个正输入端，其中一个正输入端作为延时单元I的输入端，另一个正输入端与延时器的输出端连接，加法器I的输出端与延时器的输入端连接，延时器的输出端作为延时单元I的输出端。

进一步，所述延时单元II包括加法器II7和延时器4，所述加法器II具有一个正输入端和一个负输入端，加法器II的正输入端作为延时单元II的输入端，加法器II的输出端作为延时单元II的输出端，所述加法器II的正输入端与延时器的输入端连接，延时器的输出端与加法器II的负输入端连接。

进一步，所述HF滤波器的传递函数为：

H(z)＝h(0)+h(2)*z^-2+h(3)*z^-3+h(4)*z^-4+h(6)*z^-6。

进一步，所述HF滤波器包括降采样单元II9、降采样加单元III10、第一放大单元11、第二放大单元12、第三放大单元13、第一延时器14、第二延时器15、第三延时器16、第四延时器17、第五延时器18、第六延时器23、具有两个正输入端的第一加法器19、具有两个正输入端的第二加法器20、具有两个正输入端的第三加法器21和具有两个正输入端的第四加法器22，所述降采样单元II的输入端与第一延时器的输入端连接第一降采样单元的输出端分别与第一放大单元的输入端、第二放大单元的输入端连接，第一延时器的输出端与降采样单元III的输入端连接，降采样单元III的输出端与第三放大单元的输入端连接，第三放大单元的输出端与第六延时器的输入端连接，所述第一放大单元的输出端分别与第二延时器的输入端、第三加法器的其中一个正输入端连接，第二延时器的输出端与第一加法器的其中一个正输入端连接，第一加法器的另一个正输入端与第二放大单元的输出端连接，第一加法器的输出端与第三延时器的输入端连接，第三延时器的输出端与第二加法器的其中一个正输入端连接，第二加法器的另一个正输入端与第二放大单元的输出端连接，第二加法器的输出端与第四延时器的输入端连接，第四延时器的输出端与第三加法器的另一个正输入端连接，第三加法器的输出端与第四加法器的其中一个正输入端连接，第四加法器的另一个正输入端与第六延时器的输出端连接，第四加法器的输出端与第五延时器的输入端连接，第五延时器的输出端作为HF滤波器的输出端，第一延时器的输入端作为HF滤波器的输入端。

进一步，所述IIR滤波器的传递函数为：

由于采用了上述技术方案，本发明具有如下的优点：

与传统的数字抽取滤波器相比，本发明使用更小的硬件开销满足了多种降采样率的需求，同时采用三段式的结构，按照指标设计了新的数字抽取滤波器的结构，实现了16bits的数据精度。在满足线性相位及稳定性要求的前提下使用了IIR滤波器，进一步减小了硬件的开销。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步的详细描述，其中：

图1为本发明的原理框图；

图2为积分梳状滤波器；

图3为半带滤波器；

图4为抽取滤波器；

图5为系数量化后的IIR滤波器的零极点分布；

图6为IIR之后输出数据的时域波形；

图7为对IIR的输出数据做FFT分析。

具体实施方式

以下将结合附图，对本发明的优选实施例进行详细的描述；应当理解，优选实施例仅为了说明本发明，而不是为了限制本发明的保护范围。

常用的数字滤波器有以下三种：

1、CIC滤波器

积分梳状抽取滤波器原理：单级积分梳状滤波器结构如图所示，主要由积分器、M单位延迟器以及梳状滤波器三部分组成。它在完成采样率降低的同时，用滤波器防止频谱混叠的发生。

该抽取滤波器有以下优点：(1)不需要乘法器；(2)不需要存储滤波器系数；(3)与其他等效级联FIR滤波器相比，由于积分器处在高采样率，而梳妆滤波器处在低采样率，中间存储大大减少；(4)组成简单，由积分和梳状两部分组成，在使用大抽取率时，结构也很容易实现。

CIC滤波器传递函数为：

HI滤波器积分器的传递函数；

HC是滤波器梳状滤波器的传递函数；

N是级联的级数(积分器或者梳状滤波器)；

R为抽取因子；

M是梳状滤波器的延迟单元数

2、半带滤波器

FIR数字滤波器的传递函数为：

半带滤波器是一种特殊的FIR数字滤波器，它所有奇数项系数(除了最中间一项外)都精确为零。因此，实现这种滤波器时它的运算量比同样长度的其他线性相位滤波器少一半以上，半带滤波器也因此而得到广泛应用。

半带滤波器具有如下特性：

(1)通带波纹与阻带波纹相等

(2)通带边频与阻带边频相对于f/4对称

(3)频率响应满足如下关系：

3、IIR滤波器

IIR滤波器原理：IIR滤波器即无限冲激响应滤波器，系统传递函数为：

IIR滤波器的特点是有反馈、稳定性较差、相位非线性、所需阶数少。因为有反馈，所以引入了极点，配合零点使得滤波器的频率响应波形陡峭，所需的阶数就会变少，减少了硬件的开销。

一般的sigma delta ADC中使用的抽取滤波器都是只能满足一种采样率。本发明采用三段式的抽取方式，使用了新的结构，并且在第一段可以选择不同的抽取倍数。节省了硬件上的开销同时能满足不同降采样率的要求。第二级采用半带滤波器，减少了乘法运算，并且在实现过程中，使用编码算法替代乘法，减少了硬件的开销。同时，第三段采用了IIR滤波器，在线性相位要求不高的前提下，使用较少的阶数实现了三倍降采样，进一步减少了硬件的开销。本次设计使用尽量少的硬件开销满足了抽取滤波器的指标需求。

RXADC是一个连续时间sigma detla ADC，包含一个3阶2-level量化器的模拟调制器以及，一个数字抽取滤波器，数字抽取滤波器用来降低采样频率，并且滤除带外的调制器引入的带外量化噪声。为了适应不同的降采样率的需求，本发明采用3段式抽取，在不改变硬件的情况下，尽可能的重复利用已有的模块。为了节省硬件开销，这里选用了CIC+HF+IIR结构，CIC的降采样率为4或者5，HF(Half band filter)的降采样率固定为2，IIR用来做3倍的降采样。CIC为4th结构，HF为5阶，IIR为5阶，较大的降采样率对于CIC来说有较好的带外抑制能力，而且比较节省硬件开销，但对带内的衰减也会相应增加，这需要一个权衡考虑，HF滤波器对于抽取率为2倍的FIR滤波器设计来说是最优的，因此一般在中间环节考虑使用HF,对于最后一级，考虑到本发明对带内的相位的线性要求并不是很严格，而更加关注带外的衰减，因此这里考虑使用IIR滤波器，来做到硬件上的最节省。

因此，本发明提出了如下结构，一种sigma delta ADC的数字抽取滤波器，包括依次连接的一个3阶两通道量化器的模拟调制器和数字抽取滤波器；所述数字抽取滤波器用于降低采样频率，并且滤除带外量化噪声；所述数字抽取滤波器包括依次连接的CIC滤波器、HF滤波器和IIR滤波器。

所述CIC滤波器包括4个延时单元I、2个延时器4、降采样单元6和4个延时单元II，4个延时单元I串联连接，最后一个延时单元I连接一个延时器4，延时器连接降采样单元，4个延时单元II串联连接，最后一个延时单元II连接一个延时器，第一个延时单元II与降采样单元连接。

所述延时单元I包括加法器I3和延时器4，所述加法器I具有两个正输入端，其中一个正输入端作为延时单元I的输入端，另一个正输入端与延时器的输出端连接，加法器I的输出端与延时器的输入端连接，延时器的输出端作为延时单元I的输出端。

所述延时单元II包括加法器II7和延时器4，所述加法器II具有一个正输入端和一个负输入端，加法器II的正输入端作为延时单元II的输入端，加法器II的输出端作为延时单元II的输出端，所述加法器II的正输入端与延时器的输入端连接，延时器的输出端与加法器II的负输入端连接。

在实施例中,CIC滤波器中，N＝4或者5,R＝4,M＝1。以N＝4为例，CIC滤波器如图2所示，系统的传递函数为：

CIC滤波器指标如下：

CIC滤波器的指标

Input data	1bit
		Input data rate	48MHz
Output data	11bits
		Output data rate	48/4MHz或者48/5MHz
Top
		Decimation factor	4
roll off at 0.6MHz	<-1dB
		attenuation at sidelobe	<-40dB
Rejection of n*12MHz+-0.6MHz	>65dB

在上述实施例中，采用的是降四倍采样，但也可以采用降五倍采样，降五倍采样时，所述CIC滤波器的传递函数为：

CIC滤波器的降五倍采样与降四倍采样的模型的区别是级联的积分器和差分器分别由四个增加到五个，同时降采样模块的降采样倍数由四增加到五。

在实施例中，所述HF滤波器包括降采样单元II9、降采样加单元III10、第一放大单元11、第二放大单元12、第三放大单元13、第一延时器14、第二延时器15、第三延时器16、第四延时器17、第五延时器18、第六延时器23、具有两个正输入端的第一加法器19、具有两个正输入端的第二加法器20、具有两个正输入端的第三加法器21和具有两个正输入端的第四加法器22，所述降采样单元II的输入端与第一延时器的输入端连接第一降采样单元的输出端分别与第一放大单元的输入端、第二放大单元的输入端连接，第一延时器的输出端与降采样单元III的输入端连接，降采样单元III的输出端与第三放大单元的输入端连接，第三放大单元的输出端与第六延时器的输入端连接，所述第一放大单元的输出端分别与第二延时器的输入端、第三加法器的其中一个正输入端连接，第二延时器的输出端与第一加法器的其中一个正输入端连接，第一加法器的另一个正输入端与第二放大单元的输出端连接，第一加法器的输出端与第三延时器的输入端连接，第三延时器的输出端与第二加法器的其中一个正输入端连接，第二加法器的另一个正输入端与第二放大单元的输出端连接，第二加法器的输出端与第四延时器的输入端连接，第四延时器的输出端与第三加法器的另一个正输入端连接，第三加法器的输出端与第四加法器的其中一个正输入端连接，第四加法器的另一个正输入端与第六延时器的输出端连接，第四加法器的输出端与第五延时器的输入端连接，第五延时器的输出端作为HF滤波器的输出端，第一延时器的输入端作为HF滤波器的输入端。

Half band滤波器指标：

Tab-4Half band滤波器的指标

Input data	11bit
		Input data rate	48/4MHz或者48/5MHz
Output data	20bits
		Output data rate	48/4/2MHz或者48/5/2MHz
Top	Half band filter
		Decimation factor	2
Tw	0.8(refer to Fin/2)
		Astp	50

满足指标的HF节数为5阶，t_w＝0.8,Astp＝50dB,电路结构如图2所示，系统的传递函数为：

H(z)＝h(0)+h(2)*z^-2+h(3)*z^-3+h(4)*z^-4+h(6)*z^-6

h(0)＝h(6)＝-0.03515625；h(1)＝h(5)＝0；h(2)＝h(4)＝0.28515625；h(3)＝0.5；

在本实施例中，

根据Tab-5的指标，Fpass＝0.185,Fstop＝0.32,Apass＝0.35,Astop＝55,利用matlab的滤波器设计工具来设计，得到相关的系数。

a0	1.525414739598014	a1	0.6942536400606768
				b0	1.5713960491975036	b1	0.89943205718112385
c0	0.76063307774832811

IIR滤波器的传递函数为：

IIR滤波器的指标

Input data	20bit
		Input data rate	48/4/2MHz或者48/5/2MHz
Output data	16bits(可选)
		Output data rate	48/4/2/3MHz或者48/5/2/3MHz
Top	椭圆滤波器
		Decimation factor	3
Fpass	0.185(refer to Fin/2)
		Fstop	0.32(refer to Fin/2)
ripple in Fpass band	<0.35dB
		attenuation at stop band	>55dB

与传统的数字抽取滤波器相比，本发明使用更小的硬件开销满足了多种降采样率的需求，同时采用三段式的结构，按照指标设计了新的数字抽取滤波器的结构，实现了16bits的数据精度。在满足线性相位及稳定性要求的前提下使用了IIR滤波器，进一步减小了硬件的开销。

以上所述仅为本发明的优选实施例，并不用于限制本发明，显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种sigma delta ADC的数字抽取滤波器，其特征在于：包括用于降低采样频率的数字抽取滤波器，并且滤除带外量化噪声；所述数字抽取滤波器包括依次连接的CIC滤波器、HF滤波器和IIR滤波器。

2.根据权利要求1所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述CIC滤波器的传递函数为：

3.根据权利要求2所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述CIC滤波器包括4个延时单元I、2个延时器(4)、降采样单元(6)和4个延时单元II，4个延时单元I串联连接，最后一个延时单元I连接一个延时器(4)，延时器连接降采样单元，4个延时单元II串联连接，最后一个延时单元II连接一个延时器，第一个延时单元II与降采样单元连接。

4.根据权利要求3所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述延时单元I包括加法器I(3)和延时器(4)，所述加法器I具有两个正输入端，其中一个正输入端作为延时单元I的输入端，另一个正输入端与延时器的输出端连接，加法器I的输出端与延时器的输入端连接，延时器的输出端作为延时单元I的输出端。

5.根据权利要求3所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述延时单元II包括加法器II(7)和延时器(4)，所述加法器II具有一个正输入端和一个负输入端，加法器II的正输入端作为延时单元II的输入端，加法器II的输出端作为延时单元II的输出端，所述加法器II的正输入端与延时器的输入端连接，延时器的输出端与加法器II的负输入端连接。

6.根据权利要求1所述的一种sigma delta ADC的数字滤波器，其特征在于：所述CIC滤波器的传递函数为：

7.根据权利要求1所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述HF滤波器的传递函数为：H(z)＝h(0)+h(2)*z^-2+h(3)*z^-3+h(4)*z^-4+h(6)*z^-6。

8.根据权利要求6所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述HF滤波器包括降采样单元II(9)、降采样加单元III(10)、第一放大单元(11)、第二放大单元(12)、第三放大单元(13)、第一延时器(14)、第二延时器(15)、第三延时器(16)、第四延时器(17)、第五延时器(18)、第六延时器(23)、具有两个正输入端的第一加法器(19)、具有两个正输入端的第二加法器(20)、具有两个正输入端的第三加法器(21)和具有两个正输入端的第四加法器(22)，所述降采样单元II的输入端与第一延时器的输入端连接第一降采样单元的输出端分别与第一放大单元的输入端、第二放大单元的输入端连接，第一延时器的输出端与降采样单元III的输入端连接，降采样单元III的输出端与第三放大单元的输入端连接，第三放大单元的输出端与第六延时器的输入端连接，所述第一放大单元的输出端分别与第二延时器的输入端、第三加法器的其中一个正输入端连接，第二延时器的输出端与第一加法器的其中一个正输入端连接，第一加法器的另一个正输入端与第二放大单元的输出端连接，第一加法器的输出端与第三延时器的输入端连接，第三延时器的输出端与第二加法器的其中一个正输入端连接，第二加法器的另一个正输入端与第二放大单元的输出端连接，第二加法器的输出端与第四延时器的输入端连接，第四延时器的输出端与第三加法器的另一个正输入端连接，第三加法器的输出端与第四加法器的其中一个正输入端连接，第四加法器的另一个正输入端与第六延时器的输出端连接，第四加法器的输出端与第五延时器的输入端连接，第五延时器的输出端作为HF滤波器的输出端，第一延时器的输入端作为HF滤波器的输入端。

9.根据权利要求1所述的一种sigma delta ADC的数字抽取滤波器，其特征在于：所述IIR滤波器的传递函数为：

$\begin{array}{c}{H}_{IIR}\left(z\right)=\frac{1}{2}\left(H_1\right(z)+H_2(z\left)\right)\\ H_1\left(z\right)=\frac{a_1-a_0{z}^{-1}+z^{-2}}{1-a_0{z}^{-1}+a_1{z}^{-2}};\\ H_2\left(z\right)=\frac{b_1-b_0{z}^{-1}+z^{-2}}{1-b_0{z}^{-1}+b_1{z}^{-2}}\·\frac{-c_0+z^{-1}}{1-c_0{z}^{-1}}\end{array}.$