JPH06332793A - データアライメント回路 - Google Patents
データアライメント回路Info
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- JPH06332793A JPH06332793A JP11799093A JP11799093A JPH06332793A JP H06332793 A JPH06332793 A JP H06332793A JP 11799093 A JP11799093 A JP 11799093A JP 11799093 A JP11799093 A JP 11799093A JP H06332793 A JPH06332793 A JP H06332793A
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Abstract
(57)【要約】
【目的】 ブロック転送を行う際の処理速度を向上させ
る。 【構成】 メモリ１２からのデータはデータシフタ１９
ｂによってシフト値演算部１９ａで求められたシフト値
に基づいて、例えば、２バイトシフトされる。このシフ
トの結果、溢れた２バイトデータ（Ａ，Ｂ）はバッファ
１９ｃにセットされる。バッファ１９ｃにセットされた
データは次転送の際４バイトシフトデータの内の２バイ
トデータと合成される。次転送の際には、同様にして次
の４バイトデータをデータシフタで２バイトシフトし
て、有効な２バイトデータ（Ｃ，Ｄ）とバッファ１９ｃ
にセットされた２バイトデータとを合成して、４バイト
データ（Ａ，Ｂ，Ｃ，Ｄ）としてバッファメモリ１６に
セットする。この際、溢れた２バイトデータ（Ｅ，Ｆ）
はバッファ１９ｄに一時的にセットされる。
る。 【構成】 メモリ１２からのデータはデータシフタ１９
ｂによってシフト値演算部１９ａで求められたシフト値
に基づいて、例えば、２バイトシフトされる。このシフ
トの結果、溢れた２バイトデータ（Ａ，Ｂ）はバッファ
１９ｃにセットされる。バッファ１９ｃにセットされた
データは次転送の際４バイトシフトデータの内の２バイ
トデータと合成される。次転送の際には、同様にして次
の４バイトデータをデータシフタで２バイトシフトし
て、有効な２バイトデータ（Ｃ，Ｄ）とバッファ１９ｃ
にセットされた２バイトデータとを合成して、４バイト
データ（Ａ，Ｂ，Ｃ，Ｄ）としてバッファメモリ１６に
セットする。この際、溢れた２バイトデータ（Ｅ，Ｆ）
はバッファ１９ｄに一時的にセットされる。
Description
【０００１】
【産業上の利用分野】本発明は主記憶装置とバッファメ
モリとの間データ伝送を行う際転送データを受信側アド
レスに合わせたデータバイト位置に編成するデータアラ
イメント回路に関する。
モリとの間データ伝送を行う際転送データを受信側アド
レスに合わせたデータバイト位置に編成するデータアラ
イメント回路に関する。
【０００２】
【従来の技術】一般に、ｎバイト（ｎは２以上の整数）
幅の主記憶装置（以下メモリと呼ぶ）とｎバイト幅のバ
ッファメモリとの間でブロック転送（ｎバイトのデータ
を連続してｍ回（ｍは２以上の整数）転送すること）を
行う際には入出力装置において受信側アドレスに合わせ
たデータバイト位置に編成（このような操作をデータア
ライメントと呼ぶ）する必要がある。
幅の主記憶装置（以下メモリと呼ぶ）とｎバイト幅のバ
ッファメモリとの間でブロック転送（ｎバイトのデータ
を連続してｍ回（ｍは２以上の整数）転送すること）を
行う際には入出力装置において受信側アドレスに合わせ
たデータバイト位置に編成（このような操作をデータア
ライメントと呼ぶ）する必要がある。
【０００３】まず、図４を参照して、上述のデータアラ
イメントが適用される情報処理システムについて概説す
る。
イメントが適用される情報処理システムについて概説す
る。
【０００４】プロセッサ１１及びメモリ１２がシステム
バス１３に接続されており、システムバス１３はデータ
アライメント回路１４を備える入出力装置１５を介して
バッファメモリ１６及び入出力装置１７が接続されたデ
ータバス１８に接続されている。
バス１３に接続されており、システムバス１３はデータ
アライメント回路１４を備える入出力装置１５を介して
バッファメモリ１６及び入出力装置１７が接続されたデ
ータバス１８に接続されている。
【０００５】ここで、図５を参照して、メモリ１２とバ
ッファメモリ１６との間でブロック単位（４バイト幅）
のデータ転送を行う際、送受信アドレスに不整合があっ
た場合のデータアライメント回路１４の動作について説
明する。
ッファメモリ１６との間でブロック単位（４バイト幅）
のデータ転送を行う際、送受信アドレスに不整合があっ
た場合のデータアライメント回路１４の動作について説
明する。
【０００６】いま、メモリバイトアドレスが「３」、バ
ッファメモリバイトアドレスが「１」でメモリ１２から
バッファメモリ１６にデータ転送を行う場合、データア
ライメント回路１４ではシフト値演算部１４ａにおいて
メモリ１２からのデータを何バイトシフトするを演算す
る。この例では、バイトアドレスの差は「２」、つま
り、２バイト分データ位置を受信側アドレスに合わせる
ようにシフト（ずらす）ことになる。
ッファメモリバイトアドレスが「１」でメモリ１２から
バッファメモリ１６にデータ転送を行う場合、データア
ライメント回路１４ではシフト値演算部１４ａにおいて
メモリ１２からのデータを何バイトシフトするを演算す
る。この例では、バイトアドレスの差は「２」、つま
り、２バイト分データ位置を受信側アドレスに合わせる
ようにシフト（ずらす）ことになる。
【０００７】図５において、データアライメント回路１
４では４バイトのデータをデータシフタ１４ｂによって
２バイトシフトしてバッファメモリ１６にセット（格
納）する。この場合、有効なデータは「Ｂ」のみである
ので、Ｂの部分のバイトのみライト（パーシャルライ
ト）する。そして、他の不要な２バイトデータは破棄さ
れる。
４では４バイトのデータをデータシフタ１４ｂによって
２バイトシフトしてバッファメモリ１６にセット（格
納）する。この場合、有効なデータは「Ｂ」のみである
ので、Ｂの部分のバイトのみライト（パーシャルライ
ト）する。そして、他の不要な２バイトデータは破棄さ
れる。
【０００８】バッファメモリ１６の最初のアドレス位置
のワードは２バイト分空いている関係上、さらに必要な
２バイトデータを得るためにメモリ１２より１ワード転
送を続けて行い、その４バイトデータの内必要な部分の
みをバッファメモリ１６にセットする（図６）。
のワードは２バイト分空いている関係上、さらに必要な
２バイトデータを得るためにメモリ１２より１ワード転
送を続けて行い、その４バイトデータの内必要な部分の
みをバッファメモリ１６にセットする（図６）。
【０００９】図６において、「Ｃ」と「Ｄ」のデータの
みがバッファメモリ１６にセットされ、他の不要な２バ
イトデータは破棄される。この手順によってメモリ１２
からバッファメモリ１６への１ワード転送が完了する。
従って、図７に示すように、次アドレスにおけるバッフ
ァメモリ１６へのデータ転送においても、破棄したワー
ドデータ（Ｃ，Ｄ，Ｅ，Ｆ）を再度転送して、バッファ
メモリ１６にＥ，Ｆのみ格納することになる。
みがバッファメモリ１６にセットされ、他の不要な２バ
イトデータは破棄される。この手順によってメモリ１２
からバッファメモリ１６への１ワード転送が完了する。
従って、図７に示すように、次アドレスにおけるバッフ
ァメモリ１６へのデータ転送においても、破棄したワー
ドデータ（Ｃ，Ｄ，Ｅ，Ｆ）を再度転送して、バッファ
メモリ１６にＥ，Ｆのみ格納することになる。
【００１０】このように従来のデータアライメント回路
を用いた場合には、転送の都度不必要なデータを破棄し
てしまうため、例えば、４バイトデータのブロック転送
を行う場合、常に２回のデータ転送動作を行う必要があ
る。
を用いた場合には、転送の都度不必要なデータを破棄し
てしまうため、例えば、４バイトデータのブロック転送
を行う場合、常に２回のデータ転送動作を行う必要があ
る。
【００１１】
【発明が解決しようとする課題】上述のように従来のデ
ータアライメント回路を用いた情報処理システムにおい
てはデータ転送の際少なくとも２回のデータ転送を行う
必要があり、その結果、処理速度が低下するばかりでな
くデータバスのスループットが低下してしまうという問
題点がある。つまり、１ワード（ｎバイト幅）ｍ組のデ
ータをｎバイトづつｍ回連続してデータ転送を行う場
合、２ｍ回のブロック転送を行わなければならない。
ータアライメント回路を用いた情報処理システムにおい
てはデータ転送の際少なくとも２回のデータ転送を行う
必要があり、その結果、処理速度が低下するばかりでな
くデータバスのスループットが低下してしまうという問
題点がある。つまり、１ワード（ｎバイト幅）ｍ組のデ
ータをｎバイトづつｍ回連続してデータ転送を行う場
合、２ｍ回のブロック転送を行わなければならない。
【００１２】本発明の目的は情報処理システムの処理速
度を向上することのできるデータアライメント回路を提
供することにある。
度を向上することのできるデータアライメント回路を提
供することにある。
【００１３】本発明の他の目的はデータバスのスループ
ットを向上させることのできるデータアライメント回路
を提供することにある。
ットを向上させることのできるデータアライメント回路
を提供することにある。
【００１４】
【課題を解決するための手段】本発明によれば、ｎ（ｎ
は２以上の整数）バイト幅の主記憶装置とｎバイト幅の
バッファメモリとの間でｎバイトのデータを連続してｍ
（ｍは２以上の整数）転送する際に用いられ、前記バッ
ファメモリ側アドレスに合わせたデータバイト位置に前
記ｎバイトデータをデータアライメントするためのデー
タアライメント回路であって、前記ｎバイトデータを前
記バッファメモリ側アドレスに合わせるためのシフト値
を求めるシフト値演算手段と、ｎバイト幅を有し該シフ
ト値に基づいて前記ｎバイトデータの位置をシフトさせ
るシフトデータとするデータシフト手段と、該データシ
フト手段によるシフトの結果溢れたバイトデータをバッ
ファデータとしてバッファリングするバッファ手段と、
前記シフトデータ及び前記バッファデータを予め定めら
れた条件で選択して選択データを得前記バッファメモリ
に与える選択手段とを有することを特徴とするデータア
ライメント回路が得られる。
は２以上の整数）バイト幅の主記憶装置とｎバイト幅の
バッファメモリとの間でｎバイトのデータを連続してｍ
（ｍは２以上の整数）転送する際に用いられ、前記バッ
ファメモリ側アドレスに合わせたデータバイト位置に前
記ｎバイトデータをデータアライメントするためのデー
タアライメント回路であって、前記ｎバイトデータを前
記バッファメモリ側アドレスに合わせるためのシフト値
を求めるシフト値演算手段と、ｎバイト幅を有し該シフ
ト値に基づいて前記ｎバイトデータの位置をシフトさせ
るシフトデータとするデータシフト手段と、該データシ
フト手段によるシフトの結果溢れたバイトデータをバッ
ファデータとしてバッファリングするバッファ手段と、
前記シフトデータ及び前記バッファデータを予め定めら
れた条件で選択して選択データを得前記バッファメモリ
に与える選択手段とを有することを特徴とするデータア
ライメント回路が得られる。
【００１５】
【実施例】以下本発明について実施例によって説明す
る。
る。
【００１６】この実施例では情報処理システムの構成は
データアライメント回路を除いて図４に示した情報処理
システムと同様の構成である。
データアライメント回路を除いて図４に示した情報処理
システムと同様の構成である。
【００１７】図１及び図４を参照して、図１においては
データアライメント回路を参照番号１９で示す。プロセ
ッサ１１によってデータ転送制御されてメモリ１２とバ
ッファメモリ１６とで４バイト幅のデータ転送（常にデ
ータは４バイトアドレス境界毎に転送される）が起動さ
れた際、前述したように、送受信バイトアドレスの不整
合によって受信側バイトアドレスに合わせたデータ位置
にデータをアライメントしてデータ転送を行う必要があ
る。ここでは、メモリバイトアドレスが「１」、バッフ
ァメモリバイトアドレスが「３」の際のデータアライメ
ント回路１９の動作について説明する。
データアライメント回路を参照番号１９で示す。プロセ
ッサ１１によってデータ転送制御されてメモリ１２とバ
ッファメモリ１６とで４バイト幅のデータ転送（常にデ
ータは４バイトアドレス境界毎に転送される）が起動さ
れた際、前述したように、送受信バイトアドレスの不整
合によって受信側バイトアドレスに合わせたデータ位置
にデータをアライメントしてデータ転送を行う必要があ
る。ここでは、メモリバイトアドレスが「１」、バッフ
ァメモリバイトアドレスが「３」の際のデータアライメ
ント回路１９の動作について説明する。
【００１８】メモリから送られてきたデータを受信側バ
イトアドレスに合わせ、バイト位置をシフトする。つま
り、メモリ１２のバイトアドレス「１」のデータをバッ
ファメモリ１６のバイトアドレス「３」の位置へバイト
シフト（ずらし）する。このシフト値（ずらし分）はデ
ータアライメント回路１９においてシフト値演算部１９
ａによって送受信バイトアドレス差によって計算され
る。この場合、メモリバイトアドレスが「１」、バッフ
ァメモリアドレスが「３」であるからシフト値は２バイ
トシフトとなる。
イトアドレスに合わせ、バイト位置をシフトする。つま
り、メモリ１２のバイトアドレス「１」のデータをバッ
ファメモリ１６のバイトアドレス「３」の位置へバイト
シフト（ずらし）する。このシフト値（ずらし分）はデ
ータアライメント回路１９においてシフト値演算部１９
ａによって送受信バイトアドレス差によって計算され
る。この場合、メモリバイトアドレスが「１」、バッフ
ァメモリアドレスが「３」であるからシフト値は２バイ
トシフトとなる。
【００１９】メモリ１２からのデータ（バイトアドレス
０から４バイトのデータ）はデータシフタ１９ｂによっ
て２バイトシフトされ、有効な２バイトデータ（Ａ，
Ｂ）はバッファ１９ｃにセットされる。つまり、データ
シフタ出力の第１バイト目及び第２バイト目データを溢
れたデータとみなし、この２バイトデータ（Ａ，Ｂ）が
バッファ１９ｃにセットされる。
０から４バイトのデータ）はデータシフタ１９ｂによっ
て２バイトシフトされ、有効な２バイトデータ（Ａ，
Ｂ）はバッファ１９ｃにセットされる。つまり、データ
シフタ出力の第１バイト目及び第２バイト目データを溢
れたデータとみなし、この２バイトデータ（Ａ，Ｂ）が
バッファ１９ｃにセットされる。
【００２０】図２を参照して、次の転送（第２の転送）
では、メモリ１２から次の４バイトデータがデータアラ
イメント回路１９に入力され、この４バイトデータはデ
ータシフタ１９ｂで２バイトシフトされる。そして、溢
れた２バイトデータ（データＥ及びＦ）はバッファ１９
ｄにセットされる。バッファ１９ｃにセットされたデー
タＡ及びＢは４バイトシフトデータの２バイトデータ
（Ｃ，Ｄ）と合成され、バッファメモリ１６にセットさ
れる。
では、メモリ１２から次の４バイトデータがデータアラ
イメント回路１９に入力され、この４バイトデータはデ
ータシフタ１９ｂで２バイトシフトされる。そして、溢
れた２バイトデータ（データＥ及びＦ）はバッファ１９
ｄにセットされる。バッファ１９ｃにセットされたデー
タＡ及びＢは４バイトシフトデータの２バイトデータ
（Ｃ，Ｄ）と合成され、バッファメモリ１６にセットさ
れる。
【００２１】上記の実施例では溢れたデータを一時的に
蓄えるバッファが２個備えられているが、バッファ１９
ｃにデータをセットした際にはバッファ１９ｄからデー
タが読み出され、逆に、バッファ１９ｄにデータをセッ
トした際にはバッファ１９ｃからデータが読み出され
る。このように、データがセットされるバッファとデー
タが読み出されるバッファとは必ず排他的に書き込み読
みだし制御（排他的セレクト制御）されており、これに
よって先のデータに対して上書きが行われることを防止
することができる。この排他的セレクト制御はバッファ
セレクト制御部１９ｅによって行われる。
蓄えるバッファが２個備えられているが、バッファ１９
ｃにデータをセットした際にはバッファ１９ｄからデー
タが読み出され、逆に、バッファ１９ｄにデータをセッ
トした際にはバッファ１９ｃからデータが読み出され
る。このように、データがセットされるバッファとデー
タが読み出されるバッファとは必ず排他的に書き込み読
みだし制御（排他的セレクト制御）されており、これに
よって先のデータに対して上書きが行われることを防止
することができる。この排他的セレクト制御はバッファ
セレクト制御部１９ｅによって行われる。
【００２２】バッファメモリ１６にセットされるデータ
はデータセレクタ１９ｆによってシフトデータとバッフ
ァデータ（バッファ１９ｃ又は１９ｄにセットされたデ
ータ）とからセレクトされ合成（生成）される。データ
セレクタ１９ｆはデータセレクト制御部２０によって制
御され、データセレクト制御部２０はメモリバイトアド
レスとバッファメモリバイトアドレスによってセレクト
条件を算出する。
はデータセレクタ１９ｆによってシフトデータとバッフ
ァデータ（バッファ１９ｃ又は１９ｄにセットされたデ
ータ）とからセレクトされ合成（生成）される。データ
セレクタ１９ｆはデータセレクト制御部２０によって制
御され、データセレクト制御部２０はメモリバイトアド
レスとバッファメモリバイトアドレスによってセレクト
条件を算出する。
【００２３】上述のような２バイトシフトを行う場合、
データセレクタ１９ｆでは図示のようにバッファセレク
タ１９ｇによってセレクトされたデータをセレクトする
とともにデータシフタ１９ｂのデータをセレクトする。
データセレクタ１９ｆでは図示のようにバッファセレク
タ１９ｇによってセレクトされたデータをセレクトする
とともにデータシフタ１９ｂのデータをセレクトする。
【００２４】上述のような手順によってバイトアドレス
が不整合となった際メモリ−バッファメモリ間の４バイ
トデータ転送処理が行われ、第３の転送においては図３
で示すようにバッファメモリ１６中にデータがセットさ
れることになる。この際、バッファ１９ｃには２バイト
データ（Ｉ，Ｊ）がセットされる。
が不整合となった際メモリ−バッファメモリ間の４バイ
トデータ転送処理が行われ、第３の転送においては図３
で示すようにバッファメモリ１６中にデータがセットさ
れることになる。この際、バッファ１９ｃには２バイト
データ（Ｉ，Ｊ）がセットされる。
【００２５】上述の実施例では４バイトデータの転送に
ついて説明したが、ｎバイトデータの転送においても同
様に処理できることはいうまでもない。
ついて説明したが、ｎバイトデータの転送においても同
様に処理できることはいうまでもない。
【００２６】
【発明の効果】以上説明したように本発明では、１ワー
ド（ｎバイト幅）ｍ組のデータをｎバイトづつｍ回連続
してデータ転送（ブロック転送）を行う場合、（ｍ＋
１）回のブロック転送を行えばよく、処理速度を向上さ
せることができるという効果がある。また、バッファメ
モリへのアクセスを集中させることが可能となり、デー
タバスのスループットを向上させることができるという
効果がある。
ド（ｎバイト幅）ｍ組のデータをｎバイトづつｍ回連続
してデータ転送（ブロック転送）を行う場合、（ｍ＋
１）回のブロック転送を行えばよく、処理速度を向上さ
せることができるという効果がある。また、バッファメ
モリへのアクセスを集中させることが可能となり、デー
タバスのスループットを向上させることができるという
効果がある。
【図１】本発明によるデータアライメント回路の一実施
例において１ブロック転送後の状態を説明するためのブ
ロック図である。
例において１ブロック転送後の状態を説明するためのブ
ロック図である。
【図２】本発明によるデータアライメント回路の一実施
例において２ブロック転送後の状態を説明するためのブ
ロック図である。
例において２ブロック転送後の状態を説明するためのブ
ロック図である。
【図３】本発明によるデータアライメント回路の一実施
例において３ブロック転送後の状態を説明するためのブ
ロック図である。
例において３ブロック転送後の状態を説明するためのブ
ロック図である。
【図４】データアライメント回路を備える情報処理シス
テムを示すブロック図である。
テムを示すブロック図である。
【図５】従来のデータアライメント回路において１ブロ
ック転送後の状態を説明するためのブロック図である。
ック転送後の状態を説明するためのブロック図である。
【図６】従来のデータアライメント回路において２ブロ
ック転送後の状態を説明するためのブロック図である。
ック転送後の状態を説明するためのブロック図である。
【図７】従来のデータアライメント回路において３ブロ
ック転送後の状態を説明するためのブロック図である。
ック転送後の状態を説明するためのブロック図である。
１１ プロセッサ １２ メモリ １３ システムバス １４，１９ データアライメント回路 １５，１７ 入出力装置 １６ バッファメモリ １８ データバス １９ａ シフト値演算部 １９ｂ データシフタ １９ｃ，１９ｄ バッファ １９ｅ バッファセレクト制御部 １９ｆ データセレクタ １９ｇ バッファセレクタ ２０ データセレクト制御部
Claims (1)
- 【請求項１】 ｎ（ｎは２以上の整数）バイト幅の主記
憶装置とｎバイト幅のバッファメモリとの間でｎバイト
のデータを連続してｍ（ｍは２以上の整数）転送する際
に用いられ、前記バッファメモリ側アドレスに合わせた
データバイト位置に前記ｎバイトデータをデータアライ
メントするためのデータアライメント回路であって、前
記ｎバイトデータを前記バッファメモリ側アドレスに合
わせるためのシフト値を求めるシフト値演算手段と、ｎ
バイト幅を有し該シフト値に基づいて前記ｎバイトデー
タの位置をシフトさせるシフトデータとするデータシフ
ト手段と、該データシフト手段によるシフトの結果溢れ
たバイトデータをバッファデータとしてバッファリング
するバッファ手段と、前記シフトデータ及び前記バッフ
ァデータを予め定められた条件で選択して選択データを
得前記バッファメモリに与える選択手段とを有すること
を特徴とするデータアライメント回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11799093A JPH06332793A (ja) | 1993-05-20 | 1993-05-20 | データアライメント回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11799093A JPH06332793A (ja) | 1993-05-20 | 1993-05-20 | データアライメント回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06332793A true JPH06332793A (ja) | 1994-12-02 |
Family
ID=14725303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11799093A Pending JPH06332793A (ja) | 1993-05-20 | 1993-05-20 | データアライメント回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06332793A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671219B1 (en) | 1999-05-28 | 2003-12-30 | Hitachi, Ltd. | Storage, storage method, and data processing system |
| JP2010191511A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | マイクロプロセッサ |
| JP2014182584A (ja) * | 2013-03-19 | 2014-09-29 | Fujitsu Ltd | データ処理装置 |
-
1993
- 1993-05-20 JP JP11799093A patent/JPH06332793A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671219B1 (en) | 1999-05-28 | 2003-12-30 | Hitachi, Ltd. | Storage, storage method, and data processing system |
| JP2010191511A (ja) * | 2009-02-16 | 2010-09-02 | Toshiba Corp | マイクロプロセッサ |
| JP2014182584A (ja) * | 2013-03-19 | 2014-09-29 | Fujitsu Ltd | データ処理装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000222 |