JP2001209617A

JP2001209617A - 並列プロセッサ及びそれを用いた画像処理装置

Info

Publication number: JP2001209617A
Application number: JP2000020130A
Authority: JP
Inventors: Shinichi Yamaura; 慎一山浦; Kazuhiko Hara; 和彦原; Takao Katayama; 貴雄片山; Kazuhiko Iwanaga; 和彦岩永; Kosuke Takato; 浩資高藤
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-01-28
Filing date: 2000-01-28
Publication date: 2001-08-03
Anticipated expiration: 2020-01-28
Also published as: JP4294190B2

Abstract

(57)【要約】【課題】この発明は、非線形処理を効率よく実現する
ことができる並列プロセッサを提供することを課題とす
る。【解決手段】プログラムを解読しプロセッサ全体を制御
するグローバルプロセッサ２と、複数のデータを処理す
るためにレジスタファイルと演算アレイから構成される
プロセッサエレメントを複数個備えたプロセッサエレメ
ントブロック３と、を有するＳＩＭＤ型プロセッサにお
いて、各プロセッサエレメント３ａは、演算部３６と、
複数のレジスタを有するレジスタファイル３１と、条件
レジスタ３５ｃと、条件選択回路３５ｄと、を備え、条
件が成立信号が出力されている複数のプロセッサエレメ
ントのレジスタ３１ｃに、テーブルＲＡＭ２６からの変
換後データを同時に格納させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば、デジタル複
写機やファクリミリ装置等の画像データのデジタル処理
等に用いられる並列プロセッサに関するものであり、特
に画像データの非線形変換処理に用いられるＳＩＭＤ
（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＳｔｒｅａ
ｍＭｕｌｔｉｐｌｅＤａｔａＳｔｒｅａｍ）型マ
イクロプロセッサ及びそれを用いた画像処理装置に関す
るものである。

【０００２】

【従来の技術】近年、デジタル複写機やファクリミリ装
置等の画像処理装置において、画素数を増加したり、或
いはカラー対応にするなど画像の向上が図られている。
そして、この画像の向上に伴い、処理すべきデータ数が
増加している。ところで、複写機等の画像処理装置にお
けるデータ処理は全ての画素に対して同じ演算処理を施
すことが多い。そこで、１つの命令で複数のデータに対
して同時に同じ演算処理を行うＳＩＭＤ方式のプロセッ
サが用いられるようになっている。

【０００３】上記したように、ＳＩＭＤ型マイクロプロ
セッサでは１つの命令で複数のデータに対して同時に同
じ演算処理が実行可能である。ここで、通常の演算処理
は複数の演算器を並べ同じ演算を同時に複数のデータに
対して実行することで実現できる。しかし、画像処理に
おいては、演算処理が式で表すことができない非線形な
処理を行うことが多い。演算処理が式で表すことができ
ない非線形な処理は演算対象のデータによって演算式が
変更となるため同じ処理を同時に実行できない。したが
って、データ毎の逐次処理となりＳＩＭＤ方式の効果が
無くなってしまう。

【０００４】通常のＳＩＳＤ方式のプロセッサにおいて
も演算データにより演算式が変更となる非線形処理はプ
ログラムが非常に複雑になるため、演算前データに対し
て演算後の処理済みデータを全て準備しておきテーブル
化し、演算データを元にテーブル変換を行い演算後デー
タを得る方式が一般的である。具体的にはＲＡＭ上にテ
ーブルを持ち演算前データにテーブルの先頭の番地を加
算した値をアドレスポインタとしてＲＡＭから得られた
データを演算後のデータとしている。

【０００５】演算データが８ビットの場合には２５６バ
イトの変換テーブルが必要となるが演算ビット幅の増加
とともにテーブルのサイズは２のベキ乗で増加するため
演算ビット幅が大きい場合は演算データを任意の区間に
分けてその区間での近似式をテーブルとして持つ場合も
ある。

【０００６】

【発明が解決しようとする課題】さて、このテーブル変
換をＳＩＭＤ型マイクロプロセッサで採用する場合には
それぞれの演算単位でテーブルが必要となる。例えば、
２５６個のプロセッサエレメント（ＰＥ）を有するＳＩ
ＭＤ型プロセッサで８ビットのテーブル変換を行う場合
には２５６バイトのテーブルＲＡＭがそれぞれの演算単
位つまり２５６個必要となりコスト面が増大する問題が
あった。そのため、ＳＩＭＤ型マイクロプロセッサのテ
ーブル変換に対して数々の方式が考案されている。

【０００７】特開平５−６７２０３号公報においては、
各ＳＩＭＤ単位のＰＥ内蔵の出力レジスタから演算前デ
ータを順次外部に出力し、外部で逐次にテーブル変換を
行い、変換後のデータをＰＥ内蔵の入力レジスタに順次
入力する方式が提案されている。この方式では、変換テ
ーブルが１個となるためコストの上昇は抑えられるが、
逐次処理であるため演算処理時間は最低でもＰＥ数だけ
かかってしまい演算速度面で不利であった。また、この
変換処理をＰＥでの通常処理と並行に実行すれば演算処
理時間はトータルとして削減できるが、入力・出力のレ
ジスタがこの変換作業専用に使用され他の用途に使用で
きない、変換処理後のデータが必要な場合には演算処理
時間だけ待つこととなり並行処理が不可能であるといっ
た問題があった。

【０００８】また、特開平９−３０５５５０号公報にお
いては、各プロセッサエレメント（ＰＥ）毎に非線形変
換テーブルの元データと変換対象データとの比較を行う
比較器を設け、この比較器で両データを比較し、一致し
たＰＥには変換後のデータを格納し、この値を演算後デ
ータとする方式が提案されている。この場合には演算処
理時間は演算前データの取りうる値の組み合わせ（変換
テーブルのワード数）となるため、ＰＥ数よりこのワー
ド数が少ない場合には高速化される。８ビットデータの
場合ではＰＥ数によらず２５６回程度のサイクル数とな
る。この場合においても演算処理時間が長い問題があ
る。また、他の処理と並行に行った場合には、上記した
特開平５−６７２０３号公報と同じ問題を持っている。

【０００９】さらに、特許番号第２８１２２９２号にお
いては、ＰＥ数と同数の出力ポートを持つ変換テーブル
用のＲＡＭに対して、それぞれのＰＥから演算前データ
をアドレスポインタとして与えることで演算後データを
得る方法が提案されている。この方式においては、変換
速度は１サイクル程度で終了するが、出力ポートの増加
はＲＡＭのコストを押し上げることとなり、特に数１０
個を超えるポートを持つことは実現不可能である。した
がって、ＰＥ数が多いＳＩＭＤ型プロセッサに対応でき
ないという問題があった。

【００１０】上記したように、従来技術においては、Ｓ
ＩＭＤ型マイクロプロセッサのテーブル変換に代表され
る非線型処理はＳＩＭＤ型の最大の特徴である並列処理
が困難であるため数々の方式が考案されているが、それ
らは、入出力レジスタを介した方法、専用のコンパレー
タを使用したもの、専用テーブル用メモリを使用したも
のであり、速度・コストのいずれかの面で問題があっ
た。

【００１１】すなわち、特開平５−６７２０３号公報
は、出力レジスタからデータを出力し外部テーブルメモ
リのアドレスとして入力、メモリから出力されたデータ
を変換後のデータとして入力シフトレジスタから入力す
る。全データの変換にはＰＥ数以上のサイクルが必要で
あり処理時間が長い問題がある。また、テーブルメモリ
は専用のものとなり、さらに入力シフトレジスタ、入力
シフトレジスタはテーブル変換専用に使用されることと
なる。

【００１２】また、特開平９−３０５５５０号公報は、
各ＰＥに変換前データの比較器を設け、外部から変換前
データと変換後データを入力し変換前データと一致した
ＰＥだけに変換後のデータを格納する。変換前データの
データ数だけのサイクル数が必要であり、さらに専用の
比較器が必要である。

【００１３】さらに、特許番号第２８１２２９２号で
は、テーブルメモリの出力ポート数をＰＥ数だけ用意し
てテーブル変換を行う。変換速度は最も速いがメモリの
ポート数が非常に多いためコストが高くなる。ＰＥ数が
数１０個までしか実現できないと思われる。

【００１４】この発明は、上述した従来の問題点を解決
するためになされたものにして、非線形処理を効率よく
実現することができる並列プロセッサを提供することを
課題とする。

【００１５】

【課題を解決するための手段】この発明は、プログラム
を解読しプロセッサ全体を制御するグローバルプロセッ
サと、データを処理するプロセッサエレメントを複数個
備えて構成されるプロセッサエレメントブロックと、を
有する並列プロセッサにおいて、各プロセッサエレメン
トは、演算部と、複数のレジスタを有するレジスタファ
イルと、演算結果フラグと、を備え、演算結果フラグの
内容が同じである複数のプロセッサエレメントの少なく
とも１つのレジスタに、テーブルメモリからのデータを
同時に格納させることを特徴とする。

【００１６】演算対象データと変換前データを演算部で
比較し、両データが一致すると前記演算結果フラグに条
件成立としてのフラグがセットされ、演算結果フラグの
内容が同じである複数のプロセッサエレメントの少なく
とも１つのレジスタに、テーブルメモリからの変換後デ
ータを同時に格納させるように構成することができる。

【００１７】また、演算対象データと変換前データを演
算部で比較し、演算対象データが大きい場合に前記演算
結果フラグに条件成立としてのフラグがセットされ、演
算結果フラグの内容が同じである複数のプロセッサエレ
メントの少なくとも１つのレジスタに、テーブルメモリ
からの変換後データを同時に格納させるように構成する
ことができる。

【００１８】さらに、この発明は、前記テーブルメモリ
と前記レジスタファイルのレジスタと接続するデータ転
送バスと、前記データ転送バスからレジスタへのデータ
転送を制御するコントロール手段と、を備え、前記コン
トロール手段は前記グローバルプロセッサからの制御信
号と演算結果フラグの条件に応じてデータ転送バスから
データをレジスタに取り込むように構成することができ
る。

【００１９】また、前記変換後データは変換前データか
ら連続した２ⁿ（ｎは整数）のデータとして２ⁿ個のテー
ブルバスから２ⁿ個のレジスタに同時に書き込むように
構成することができる。

【００２０】また、この発明は、前記プロセッサエレメ
ントに内蔵されるテーブルメモリからのデータを同時に
格納することが可能な複数のレジスタは各プロセッサエ
レメントにおける演算対象データとしても使用可能に構
成することができる。

【００２１】また、この発明は、複数のレジスタに格納
するテーブルメモリのデータはグローバルプロセッサに
内蔵されるメモリに格納されており、このメモリはグロ
ーバルプロセッサ演算でのデータ保存用のメモリにも使
用可能に構成することができる。

【００２２】また、この発明の画像処理装置は、複数の
プロセッサエレメントがアレイ状に設けられた並列プロ
セッサにＦＩＦＯを介して画像データが入力され、入力
された画像データを並列演算処理し、演算処理された画
像データがＦＩＦＯを介して並列プロセッサ外部に出力
される画像処理装置であって、前記並列プロセッサの各
プロセッサエレメントは、演算部と、複数のレジスタを
有するレジスタファイルと、演算結果フラグと、を備
え、演算結果フラグの内容が同じである複数のプロセッ
サエレメントの少なくとも１つのレジスタに、テーブル
メモリからの非線形処理の変換後データを同時に格納
し、非線形処理された画像データが外部に出力されるこ
とを特徴とする。

【００２３】また、演算対象データと変換前データを演
算部で比較し、演算対象データが大きい場合に前記演算
結果フラグに条件成立としてのフラグがセットされ、演
算結果フラグの内容が同じである複数のプロセッサエレ
メントの少なくとも１つのレジスタに、テーブルメモリ
からの変換後データを同時に格納させるように構成する
ことができる。

【００２４】また、前記テーブルメモリと前記レジスタ
ファイルのレジスタと接続するデータ転送バスと、前記
データ転送バスからレジスタへのデータ転送を制御する
コントロール手段と、を備え、前記コントロール手段は
前記グローバルプロセッサからの制御信号と演算結果フ
ラグの条件に応じてデータ転送バスからデータをレジス
タに取り込むように構成することができる。

【００２５】前記変換後データは変換前データから連続
した２ⁿ（ｎは整数）のデータとして２ⁿ個のテーブルバ
スから２ⁿ個のレジスタに同時に書き込むように構成す
ることができる。

【００２６】

【発明の実施の形態】以下、この発明に係るＳＩＭＤ型
プロセッサ１の実施の形態を図面を参照して説明する。

【００２７】まず、この発明にかかるＳＩＭＤ型プロセ
ッサの全体構成について、図１に従い説明する。

【００２８】この発明のＳＩＭＤ型プロセッサ１は、図
１に示すように、グローバルプロセッサ２、本実施形態
では２５６組の後述するプロセッサエレメント３ａから
なるプロセッサエレメントブロック３と、インターフェ
ース４から構成される。インタフェース４はグローバル
プロセッサ２の命令に基づき、イメージスキャナなどの
外部入力部から演算対象となるデータをプロセッサ内部
の入出力用のレジスタフィル３１に与えるとともに、演
算処理されたデータをレジスタファイル３１からプリン
タなどの外部出力部へ転送するものである。

【００２９】この外部入出力装置は、ディジタル画像デ
ータなどの演算データを入出力するものである。外部入
力装置としては、イメージスキャナや画像が格納された
画像メモリがあり、外部出力装置としては画像データを
印字するプリンタ、データを格納する画像メモリなどが
ある。

【００３０】グローバルプロセッサ２は、いわゆるＳＩ
ＳＤ（ＳｉｎｇｌｅＩｎｓｔｒｕｃｔｉｏｎＳｔｒ
ｅａｍＳｉｎｇｌｅＤａｔａＳｔｒｅａｍ）タイ
プのプロセッサであり、プログラムＲＡＭとデータＲＡ
Ｍを内蔵し、プログラムを解読し、各種制御信号を生成
する。この制御信号は内蔵する各種ブロックの制御以外
にもレジスタファイル３１、演算アレイ３６に供給され
る。また、ＧＰ（グローバルプロセッサ）命令実行時は
内蔵する汎用レジスタ、ＡＬＵ（算術論理演算器）等を
使用して各種演算処理、プログラム制御処理を行う。

【００３１】レジスタファイル３１はＰＥ（プロセッサ
エレメント）命令で処理されるデータを保持している。
このＰＥ命令はＳＩＭＤ（ＳｉｎｇｌｅＩｎｓｔｒｕ
ｃｔｉｏｎＳｔｒｅａｍＭｕｌｔｉｐｌｅＤａｔ
ａＳｔｒｅａｍ）タイプの命令であり、レジスタファ
イル３１に保持されている複数のデータを同時に同じ処
理を行う。このレジスタファイル３１からのデータの読
み出し／書き込みの制御はグローバルプロセッサ２から
の制御によって行われる。読み出されたデータは演算ア
レイ３６に送られ、演算アレイ３６での演算処理後にレ
ジスタファイル３１に書き込まれる。

【００３２】また、レジスタファイル３１はプロセッサ
外部からのアクセスが可能であり、グローバルプロセッ
サ２の制御とは別に外部から特定のレジスタを読み出し
／書き込みが行われる。

【００３３】演算アレイ３６にてＰＥ命令の演算処理が
行われる。この処理の制御はすべてグローバルプロセッ
サ２から行われる。

【００３４】次に、図２を参照して、ＳＩＭＤ型プロセ
ッサ１のレジスタファイル３１へのデータの読み出し／
書き込みの一例につき説明する。

【００３５】グロバールプロセッサ２にはこのプロセッ
サのプログラム格納用のプログラムＲＡＭ２１と演算デ
ータ格納用のデータＲＡＭ２４が内蔵されている。さら
に、プログラムのアドレスを保持するプログラムカウン
タ（ＰＣ）、演算処理のデータ格納のための汎用レジス
タであるＧ０〜Ｇ３レジスタ、レジスタ退避、復帰時に
退避先データＲＡＭのアドレスを保持しているスタック
ポインタ（ＳＰ）、サブルーチンコール時にコール元の
アドレスを保持するリンクレジスタ（ＬＳ）、同じくＩ
ＲＱ時とＮＭＩ時の分岐元アドレスを保持するＬＩ、Ｌ
Ｎレジスタ、プロセッサの状態を保持しているプロセッ
サステータスレジスタ（Ｐ）のレジスタ群２５が内蔵さ
れている。さらに、グローバルプロセッサ２は、プログ
ラムＲＡＭ２１に基づきグローバルプロセッサ２、プロ
セッサエレメントブロック３、インタフェース４を制御
するシーケンスユニット２２を備える。

【００３６】また、グローバルプロセッサ２は、これら
のレジスタ群２５と図示していない命令デコーダ、算術
論理演算器２３（以下、「ＡＬＵ２３」という。）、図
示していないメモリ制御回路、割り込み制御回路、外部
Ｉ／Ｏ制御回路、ＧＰ演算制御回路を使用してＧＰ命令
の実行が行われる。

【００３７】また、ＰＥ命令実行時は命令デコーダ、図
示していないレジスタファイル制御回路、ＰＥ演算制御
回路を使用して、レジスタファイル３１の制御と演算ア
レイ３６の制御を行う。

【００３８】また、この実施形態では、後述するよう
に、グローバルプロセッサ２の命令に従いテーブルＲＡ
Ｍから複数のプロセッサエレメント３ａにデータが転送
可能に構成されている。

【００３９】上記したように、シーケンスユニット２２
は、プロセッサエレメントブロック３を構成するレジス
タファイル３１、及び演算アレイ３６を制御する。

【００４０】この演算アレイ３６は、マルチプレクサ３
２、シフト拡張回路３３、算術論理演算器３４（以下、
「ＡＬＵ３４」という）、及びＡレジスタ３５ａ及びＦ
レジスタ３５ｂを備える。なお、この図２には記載して
いないが、この実施形態においては、後述するように、
比較手段としての、条件レジスタ及び条件選択レジスタ
を備える。

【００４１】さらに、このシーケンスユニット２２は、
インタフェース４に対してデータ転送のための動作設定
用データ及びコマンド等を送る。インタフェース４は、
シーケンスユニット２２の動作設定用データ及びコマン
ドに基づき、プロセッサエレメント３ａのアドレス指定
のためのアドレス制御信号、プロセッサエレメント３ａ
を構成するレジスタ３１ｂにデータのリード／ライトを
指示するためのリード／ライト制御信号、クロック信号
を与えるためのクロック制御信号を生成する。

【００４２】ここで、リード／ライト制御信号のうちラ
イト制御信号とは、演算処理されるデータをデータバス
４１ｄより取得して、プロセッサエレメント３ａのレジ
スタ３１ｂに保持させるための信号をいう。一方、リー
ド／ライト制御信号のうちリード制御信号とは、プロセ
ッサエレメント３ａのレジスタ３１ｂが保持している演
算処理されたデータを、データバス４１ｄへ与えるよう
レジスタ３１ｂに指示するための信号をいう。

【００４３】インタフェース４は、グローバルプロセッ
サ２からのコマンドを受けて、プロセッサエレメントブ
ロック３を構成するプロセッサエレメント３ａのアドレ
スを指定する信号（以下、「アドレス指定信号」とい
う。）を作成し、アドレスバス４１ａを介してプロセッ
サエレメント３ａのレジスタコントローラ３１ａヘ送
る。また、インタフェース４は、後述するように、プロ
セッサエレメント３ａを構成するレジスタ３１ｂに対し
て、データのリード／ライトを指示するための信号（以
下、「リード／ライト指示信号」という。）を、リード
／ライト信号線４１ｂを介してプロセッサエレメント３
ａの後述するレジスタコントローラ３１ａヘリード／ラ
イト信号が与えられる。

【００４４】また、インタフェース４は、クロック信号
線４１ｃを介してプロセッサエレメント３ａの後述する
レジスタコントローラ３１ａへクロック信号を与える。

【００４５】さらに、外部入出力データバスからは、上
述したように、ＳＩＭＤ型プロセッサ１の外部に設けら
れたイメージスキャナ等で読み込んだデータを、本実施
形態では８ビットのパラレルデータとして、インタフェ
ース４に与える。この８ビットのデータは、データバス
４１ｄに与えられる。この８ビットのパラレルデータに
ついては、データに応じて適宜変更しても問題ない。こ
のデータバス４１ｄは、レジスタ３１ｂに保持されてい
る演算処理されたデータが、ＳＩＭＤ型プロセッサ１の
外部に転送される時にも使用される。

【００４６】また、レジスタ群２５は、プロセッサエレ
メントブロック３の後述するレジスタ３５に接続されて
おり、このレジスタ３５との間でシーケンスユニット２
２の制御によりデータの交換が行われる。

【００４７】プロセッサエレメントブロック３は、図２
に示すように、レジスタファイル３１、マルチプレクサ
３２、シフト・拡張回路３３、算術論理演算器３４（以
下、「ＡＬＵ３４」という。）、レジスタ３５ａ、３５
ｂを一単位とする複数のプロセッサエレメント３ａを備
える。レジスタファイル３１には、１つのプロセッサエ
レメント３ａ単位に８ビットのレジスタが３２本内蔵さ
れており、本実施形態では２５６のプロセッサエレメン
ト分の組がアレイ構成になっている。レジスタファイル
３１は１つのプロセッサエレメント（ＰＥ）３ａごとに
Ｒ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれているレジス
タが内蔵されている。それぞれのレジスタファイル３１
は演算アレイ３６に対して１つの読み出しポートと１つ
の書き込みポートを備えており、８ビットのリード／ラ
イト兼用のバスで演算アレイ３６からアクセスされる。
３２本のレジスタの内、２４本はプロセッサ外部からア
クセス可能であり、外部からクロックとアドレス、リー
ド／ライト制御を入力することで任意のレジスタを読み
書きできる。

【００４８】レジスタの外部からのアクセスは１つの外
部ポートで各プロセッサエレメント３ａの１つのレジス
タがアクセス可能であり、外部から入力されたアドレス
でプロセッサエレメントの番号（０〜２５５）を指定す
る。したがって、レジスタアクセスの外部ポートは全部
で２４組搭載されている。

【００４９】本実施形態では、プロセッサエレメント３
ａの数を２５６個として説明するが、これに限定される
ものでなく適宜変更して使用してもよい。このプロセッ
サエレメント３ａには、グローバルプロセッサ２のシー
ケンスユニット２２により、インタフェース４に近い順
に０から２５５までのアドレスが割り付けられる。

【００５０】プロセッサエレメント３ａのレジスタファ
イル３１は、レジスタコントローラ３１ａ、２種類のレ
ジスタ３１ｂ、３１ｃを備える。本実施形態では、図２
に示すように、一単位のプロセッサエレメント３ａ毎
に、レジスタコントローラ３１ａとレジスタ３１ｂとを
２４組備え、さらにレジスタ３１ｃを８個備えている。
図２中の１プロセッサエレメントとは１つのプロセッサ
エレメント３ａを表している。ここで、本実施形態で
は、レジスタ３１ｂ、３１ｃを８ビットのものとして扱
うが、これに限定されるものでなく適宜変更して使用し
てもよい。

【００５１】レジスタコントローラ３１ａは、図２に示
すように、インタフェース４と、上述したアドレスバス
４１ａ、リード／ライト信号線４１ｂ、クロック信号線
４１ｃを介して接続されている。

【００５２】インタフェース４は、グローバルプロセッ
サ２からデータ転送指示を受け取ると、アドレス指定信
号をアドレスバス４１ａを介してプロセッサエレメント
ブロック３ヘ送る。これにより、プロセッサエレメント
３ａがアドレス指定される。レジスタコントローラ３１
ａは、送られてきたアドレス指定信号をデコードし、デ
コードしたアドレスと、自己に割り付けられたアドレス
とが一致する場合には、クロック信号４１ｃを介して送
られてきたクロック信号に同期して、リード／ライト信
号４１ｂから送られてきたリード／ライト指示信号を得
る。具体的には、レジスタコントローラ３１ａは、リー
ド／ライト信号４１ｂを介してリード／ライト指示信号
を得る。そして、このリード／ライト指示信号はレジス
タ３１ｂに与えられる。

【００５３】レジスタコントローラ３１ａからプロセッ
サエレメント３ａに対し、ライト指示信号が送られてき
た場合には、プロセッサエレメント３ａのレジスタ３１
ｂは、演算処理されるデータ（８ビット）をデータバス
４１ｄより取得して保持する。また、レジスタコントロ
ーラ３１ａからプロセッサエレメント３ａに対し、リー
ド指示信号が送られてきた場合には、プロセッサエレメ
ント３ａのレジスタ３１ｂは、演算処理されたデータ
（８ビット）をデータバス４１ｄへ送る。

【００５４】レジスタ３１ｂは、後述するＡＬＵ３４で
これから演算される外部から入力されたデータを保持し
たり、或いはＡＬＵ３４で演算処理されたデータを外部
へ出力するために保持するものであり、いわゆる入力レ
ジスタとしても、或いは出力レジスタとしても機能す
る。また、演算処理されるデータ、或いは演算されたデ
ータを一時的に保持するといった、後述するレジスタ３
１ｃとしての機能も有する。なお、本実施形態では、レ
ジスタ３１ｂは８ビットのデータを保持できるものとし
て扱うが、データに応じて適宜変更しても問題ない。上
述したレジスタコントローラ３１ａからライト指示信号
が与えられると、レジスタ３１ｂは演算処理されるデー
タをデータバス４１ｄより取得して保持する。一方、レ
ジスタコントローラ３１ａからリード指示信号が送られ
てくると、レジスタ３１ｂは保持している演算処理され
たデータをデータバス４１ｄへ与える。このデータはイ
ンタフェース４から外部データバスを介して外部のプリ
ンタなどへ転送される。

【００５５】また、レジスタ３１ｂは、本実施形態にお
いては８ビットデータをパラレルで転送するデータバス
３７を介してマルチプレクサ３２に接続されている。Ａ
ＬＵ３４で演算処理されるデータ、或いはＡＬＵ３４で
演算処理されたデータは、このデータバス３７を介し
て、レジスタ３１ｂとの間で転送される。この転送は、
グローバルプロセッサ２のシーケンスユニット２２から
の指示によって、グローバルプロセッサ２に接続された
リード信号線２６ａ、ライト信号線２６ｂを介して行わ
れる。具体的には、グローバルプロセッサ２のシーケン
スユニット２２から、リード信号線２６ａを介してリー
ド指示信号が送られてくると、レジスタ３１ｂは保持し
ている演算処理されるデータをデータバスへ置く。この
データはＡＬＵ３４へ送られ演算処理される。一方、グ
ローバルプロセッサ２のシーケンスユニット２２から、
ライト信号線２６ｂを介してライト指示信号が送られて
くると、レジスタ３１ｂはデータバス３７を介して送ら
れてきたＡＬＵ３４で演算処理されたデータを保持す
る。

【００５６】レジスタ３１ｃは、レジスタ３１ｂより与
えられた演算処理されるデータ、或いは演算されたデー
タがレジスタ３１ｂに与えられる前に、そのデータを一
時的に保持するものである。さらに、この実施の形態に
おいては、レジスタ３１ｃは後述するように、グローバ
ルプロセッサ２からのデータが与えられる。

【００５７】演算アレイ３６は、マルチプレクサ３２、
シフト／拡張回路３３、１６ビットＡＬＵ３４及び１６
ビットのレジスタ３５ａ、３５ｂを備えている。このレ
ジスタは、１６ビットのＡレジスタ３５ａ、Ｆレジスタ
３５ｂである。

【００５８】プロセッサエレメント３ａの命令による演
算は、基本的にレジスタファイル３１から読み出された
データをＡＬＵ３４の片側の入力としてもう片側にはレ
ジスタ３５のＡレジスタの内容を入力として結果をＡレ
ジスタに格納する。したがって、Ａレジスタ３５ａとレ
ジスタファイル３１のＲ０〜Ｒ３１レジスタとの演算が
行われることとなる。レジスタファイル３１と演算アレ
イ３６との接続に（７ｔｏ１）のマルチプレクサ３２を
置いており、プロセッサエレメント方向で左に１、２、
３つ離れたデータと右に１、２、３つ離れたデータ、中
央のデータを演算対象として選択している。また、レジ
スタファイル３１の８ビットのデータはシフト／拡張回
路３３により任意ビットの左シフトしてＡＬＵ３４に入
力される。

【００５９】上記したように、マルチプレクサ３２は、
自己のプロセッサエレメント３ａに備えられた上記デー
タバス３７に接続されるとともに、両隣３つのプロセッ
サエレメント３ａに備えられたデータバス３７にも接続
されている。このマルチプレクサ３２は７つのプロセッ
サエレメント３ａから１つを選択し、その選択したプロ
セッサエレメント３ａにおけるレジスタ３１ｂ、３１ｃ
で保持されているデータをＡＬＵ３４へ送る。或いはＡ
ＬＵ３４で演算処理されたデータを、選択したプロセッ
サエレメント３ａにおけるレジスタ３１ｂ、３１ｃへ送
る。これによって、隣のプロセッサエレメント３ａにお
けるレジスタ３１ｂ、３１ｃで保持されているデータを
利用した演算処理が可能になり、ＳＩＭＤ型プロセッサ
１の演算処理能力を高めることができる。

【００６０】シフト／拡張回路３３は、マルチプレクサ
３２から送られてきたデータを所定ビットシフトしてＡ
ＬＵ３４へ送る。或いはＡＬＵ３４から送られてきた演
算処理されたデータを所定ビットシフトしてマルチプレ
クサ３２へ送る。

【００６１】ＡＬＵ３４は、シフト／拡張回路３３から
送られてきたデータと、レジスタ３５に保持されている
データとに基づき算術論理演算を行う。なお、本実施形
態では、ＡＬＵ３４は１６ビットのデータに対応できる
ものとして扱うが、データに応じて適宜変更しても問題
ない。演算処理されたデータは、Ａレジスタ３５ａに保
持され、シフト／拡張回路３３へ転送されたり、或いは
グローバルプロセッサ２の汎用レジスタ２５へ転送され
る。

【００６２】グローバルプロセッサ２からインターフェ
ース４へはＩ／Ｏ用のアドレス、データ、コントロール
信号がバスを介して与えられる。

【００６３】さらに、図示していない条件レジスタ
（Ｔ）により、プロセッサエレメント（ＰＥ）３ａ毎に
演算実行の有効／無効の制御をしており特定のプロセッ
サエレメント（ＰＥ）３ａだけを演算対象として選択で
きるように構成している。

【００６４】上記したように、この実施形態において
は、レジスタファイル３１には１つのＰＥ３ａ単位に８
ビットのレジスタが３２本内蔵されており、２５６ＰＥ
分の組みがアレイ構成になっている。レジスタはＰＥご
とにＲ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれている。
それぞれのレジスタは演算アレイ３６に対して１つの読
み出ししポートと１つの書き込みポートを備えており、
８ビットのリード／ライト兼用のバス３７で演算アレイ
からアクセスされる。３２本のレジスタの内、２４本
（Ｒ０〜Ｒ２３）のレジスタ３１ｂは、プロセッサ外部
からアクセス可能であり、外部からクロックとアドレ
ス、リード／ライト制御を入力することで任意のレジス
タを読み書きできる。

【００６５】残りの８本（Ｒ２４〜Ｒ３１）のレジスタ
３１ｃはＰＥ演算の一時的な演算データ保存用として使
用されるが、グローバルプロセッサ２のデータＲＡＭ２
４からのデータを書き込むこともできる。グローバルプ
ロセッサ２からのライト制御と演算アレイ３６の条件レ
ジスタ３５ｃの条件により、レジスタファイル３１に内
蔵される８本のレジスタ３１ｃにグローバルプロセッサ
２のデータＲＡＭ２４のデータを条件が成立している複
数のＰＥ３ａに同時に書き込みが可能に構成されてい
る。また、この実施形態では、テーブルＲＡＭは６４ビ
ットの出力ポートを持つため１つのＰＥ３ａに対しても
８本のレジスタ３１ｃに同時に６４ビットの書き込みが
可能に構成しているる。

【００６６】上述したように、演算アレイ３６は１６ビ
ットＡＬＵ３４と１６ビットＡレジスタ３５ａ、Ｆレジ
スタ３５ｂを内蔵している。ＰＥ命令による演算はレジ
スタファイル３１から読み出されたデータもしくはグロ
ーバルプロセッサ２から与えられたデータをＡＬＵ３４
の片側の入力としてもう片側にはＡレジスタ３５ａの内
容を入力として結果をＡレジスタに格納する。したがっ
て、Ａレジスタ３５ａとＲ０〜Ｒ３１レジスタ３１ｂ、
３１ｃもしくはグローバルプロセッサ２から与えられた
データとの演算が行われることとなる。

【００６７】次に、この発明の特徴であるグローバルプ
ロセッサ２の命令に従いテーブルＲＡＭのデータを条件
が成立している複数のＰＥ３ａに同時に書き込む態様に
つき図３を参照して説明する。

【００６８】レジスタファイル３１の中のレジスタ３１
ｃはグローバルプロセッサ２のレジスタファイル制御回
路２７を介して、テーブルＲＡＭ２６のデータが入力さ
れる。テーブルＲＡＭ２６は、非線形変換処理のための
データメモリとして用いる。このテーブルＲＡＭ２６か
らレジスタ３１ｃへの書き込みはレジスタファイル制御
回路２７のライト制御信号により行われる。レジスタ３
１ｃにはライトコントロール回路３１ｄが設けられてい
る。このライトコントロール回路３１ｄにライト制御信
号がテーブルライト信号線４１ｇを介して与えられる。
ライトコントロール回路３１ｄには、演算アレイ３６か
ら条件成立信号が与えられる。ライトコントロール回路
３１ｄは、ライト制御信号はレジスタ３１ｃのライトＷ
１に与えられる。

【００６９】各レジスタ３１ｃの書き込み制御を行って
いるライトコントロール回路３１ｄにおいては、演算ア
レイ３６から与えられた条件成立信号が成立を示してい
るＰＥ３ａのレジスタ３１ｃにライト（Ｗ１）制御信号
として与えられる。したがって、レジスタファイル制御
回路２７からは全てのＰＥ３ａのレジスタ３１ｃにテー
ブルデータバス４１ｅを介してからテーブルＲＡＭ２６
のデータを書き込むが、各ＰＥ３ａでは条件が成立して
いるものはデータ（Ｄ１）からデータが書き込まれ、不
成立のものはデータが書き込まれないこととなる。

【００７０】レジスタ３１ｃは演算アレイ３６ともデー
タバス３７を介してデータの転送を行うため、もう一方
の出力ポートを持ち、命令によりグローバルプロセッサ
２で作成され、リード信号線４１ｈを介して与えられた
たリード（Ｒ２）制御信号によりデータ（Ｄ２）からデ
ータの転送が行われる。

【００７１】図３では５個のＰＥ３ａ…分の構成だけを
図示しているが、図２の２５６組のＰＥ３ａの構成と合
わせるためにはライトコントロール回路３１ｄとレジス
タ３１ｃは２５６組み必要となる。データのビット幅も
ここでは８ビットとしているが扱う演算ビット幅により
変化する。

【００７２】また、テーブルＲＡＭ２６は図示しないグ
ローバルプロセッサ２の汎用レジスタ（Ｇ０〜Ｇ３）を
アドレスのポインタとしてアドレスが指定され、同様に
汎用レジスタ（Ｇ０〜Ｇ３）のデータを書き込まれるこ
とで値が設定される。

【００７３】演算アレイ３６には図２で説明したブロッ
クが内蔵されており、ＡＬＵ３４の入力の片側はレジス
タ（Ｒ０〜Ｒ３１）の内容と即値データバス４１ｆの内
容が選択できるようになっている。即値データバス４１
ｆはグローバルプロセッサ２からデータが転送され、命
令コードに組みこまれた値（即値）もしくは汎用レジス
タ（Ｇ０〜Ｇ３）の値が命令により選択されている。

【００７４】さて、図３に示す実施の形態において非線
形処理のためのテーブル変換は以下のステップにより行
う。なお、演算対象データはレジスタファイル３１のレ
ジスタ３１ｂ（図３では図示していない）のうちレジス
タＲ０に格納されているものとして説明する。

【００７５】図示していないレジスタファイル３１の
レジスタ（Ｒ０）に格納された演算（演算前）対象デー
タを各ＰＥ３ａのデータバス３７を介してマルチプレク
サ３２、シフタ３３、マルチプレクサ３９、ＡＬＵ３４
の経路でＡレジスタ３５ａにロードする。

【００７６】グローバルプロセッサ２は即値データバ
ス４１ｆを介して変換前データをＡＬＵ３４に入力す
る。ＡＬＵ３４のもう一方にはで格納されたＡレジス
タ３５ａが入力されており、ＡＬＵ３４において一致演
算処理を行う。一致結果は一致となっているものを条件
成立として８ビットの条件レジスタ３５ｃの任意の１ビ
ットに格納される。

【００７７】グロバールプロセッサ２は変換前データ
に対応した変換後データが格納されているアドレスをテ
ーブルＲＡＭ２６に出力し、変換後データをテーブルデ
ータバス４１ｅを介して全ＰＥ３ａ…のレジスタファイ
ル３１のレジスタ３１ｃに書き込む。演算アレイ部では
で選択された条件レジスタ３５ｃの任意の１ビットを
条件選択回路３５ｄで選択し、条件成立信号としてレジ
スタファイル３１のライトコントロール回路３１ｄに出
力する。レジスタファイル３１のレジスタ３１ｃではラ
イトコントロール回路３１ｄがライト信号と条件成立信
号を受け取り、条件成立のＰＥ３ａだけテーブルデータ
バス４１ｅの内容（変換後データ）をレジスタ３１ｃに
書き込む。

【００７８】グローバルプロセッサ２は次の変換前デ
ータを準備し〜の動作を繰り返す。変換前データの
種類に応じた回数の上記処理の繰り返しでテーブル変換
が終了する。この例では変換後のテーブルデータを１つ
だけ使用していたが実際には以下の処理を行い高速化を
実現している。

【００７９】図示していないレジスタファイル３１の
レジスタ（Ｒ０）に格納された演算（演算前）対象デー
タを各ＰＥ３ａ…のデータバス３７を介してマルチプレ
クサ３２、シフタ３３、マルチプレクサ３９、ＡＬＵ３
４の経路でＡレジスタ３５ａにロードする

【００８０】グローバルプロセッサ２は即値データバ
ス４１ｆを介して変換前データをＡＬＵ３４に入力す
る。ＡＬＵ３４のもう一方にはで格納されたＡレジス
タ３５ａのデータが入力されており、ＡＬＵ３４におい
て大小比較演算処理を行う。演算対象データの比較結果
は大となっているものを条件成立として８ビットの条件
レジスタ３５ｃの任意の１ビットに格納される。

【００８１】グロバールプロセッサ２は変換前データ
に対応した変換後データが格納されているアドレスをテ
ーブルＲＡＭ２６に出力し、変換後データをテーブルデ
ータバス４１ｅを介して全ＰＥ３ａのレジスタファイル
３１のレジスタ３１ｃに書き込む。この時、この実施の
形態においては、図４に示すように、変換後データは変
換前データから連続した８つの変換前データに対応した
データとして８ビットのデータが８組みのテーブルデー
タバス４１ｅに出力される。この実施の形態では、それ
ぞれの組みは各８ビット（Ｒ２４〜Ｒ３１）のレジスタ
に対応して書き込まれる。演算アレイ３６ではで選択
された条件レジスタ３５ｃの任意の１ビットを条件選択
回路３５ｄで選択し、条件成立信号としてレジスタファ
イル３１の各レジスタ３１ｃに出力する。レジスタファ
イル３１のレジスタ３１ｃではライトコントロール回路
３５ｄがライト信号と条件成立信号を受け取り、条件成
立のＰＥ３ａだけテーブルデータバス４１ｅの内容をレ
ジスタ３１ｃに書き込む、この時に書き込まれるレジス
タ３１ｃは８組み（Ｒ２４〜Ｒ３１）同時となる。

【００８２】グローバルプロセッサ２は変換前データ
に８加算を行い、次の８つ先の変換前データを準備し
〜の動作を繰り返す。

【００８３】Ａレジスタ３５ａの演算前データ下位３
ビットを残して上位５ビットをマスクするためＡレジス
タ３５ａの内容と即値７でＡＬＵ３４においてＡＮＤ演
算を行いＡレジスタ３５ａに格納する。

【００８４】Ａレジスタ３５ａをＡＬＵ３４において
１から７まで順次比較する。一致結果を条件レジスタ３
５ｃのＴ１からＴ７まで順次格納する。

【００８５】レジスタ（Ｒ２４）の値をＡレジスタ３
５ａにロードする。ついで条件レジスタ３５ｃのＴ１が
成立したＰＥ３ａはレジスタ（Ｒ２５）の値をＡレジス
タ３５ａにロードし、条件レジスタ３５ｃのＴ２が成立
したＰＥ３ａはレジスタ（Ｒ２６）をＡレジスタ３５ａ
にロード、と順次行い条件レジスタ３５ｃのＴ７が成立
のＰＥ３ａはレジスタ（Ｒ３１）の値をＡレジスタ３５
ａにロードする。

【００８６】以上の処理により、同時に８個の変換後デ
ータを書き込むことで、８倍の高速化が図れる。そし
て、８個の変換後データ中から、そのプロセッサエレメ
ントで必要な１つのデータを選択するために、上記〜
の動作を必要とする。この処理は、上記〜の繰り
返しが終了した後の最後に１回だけ必要であり、オーバ
ーヘッドとしては小さな値となる。ここではαと表す
と、変換前データの種類の１／８＋αの回数でテーブル
変換が終了することになり、高速化が図れる。

【００８７】本実施形態では、変換後のデータを８組と
しているが実際には２、４、８から任意の組を命令によ
り指定可能である。その場合はの加算値は２、４、８
となり、のマスク値は１、３、７となり、の比較は
１、１〜３、１〜７、のロードはＲ２４〜Ｒ２５、Ｒ
２４〜Ｒ２７、Ｒ２４〜Ｒ３１と変更となる。

【００８８】次に、テーブル変換に使用するレジスタ数
を削減する手法につき説明する。レジスタ数を削減する
ためには以下のような手順で処理を行えばよい。

【００８９】図示していないレジスタファイル３１の
レジスタ（Ｒ０）に格納された演算（演算前）対象デー
タを各ＰＥ３ａのデータバス３７を介してマルチプレク
サ３２、シフタ３３、マルチプレクサ３９、ＡＬＵ３４
の経路でＡレジスタ３５ａにロードする

【００９０】グローバルプロセッサ２は即値データバ
ス４１ｆを介して変換前データをＡＬＵ３４に入力す
る。ＡＬＵ３４のもう一方にはで格納されたＡレジス
タ３５ａが入力されており、ＡＬＵ３４において大小比
較演算処理を行う。比較結果は大となっているものを条
件成立として８ビットの条件レジスタ３７の任意の１ビ
ットに格納される。また、条件成立のＰＥ３ａではＡレ
ジスタ３５ａから変換前データを引いた値を変換前デー
タとの差分データとして一時的にレジスタ（Ｒ１）に格
納する。

【００９１】グロバールプロセッサ２は変換前データ
に対応した変換後データが格納されているアドレスをテ
ーブルＲＡＭ２６に出力し変換後データをテーブルデー
タバス４１ｅを介して全ＰＥ３ａのレジスタファイル３
１のレジスタ３１ｃに書き込む。この時、図５に示すよ
うに、変換後データは変換前データに対応したデータと
で使用される次の区間の先頭の変換前データまでの傾
きデータとして８ビットのデータが２組みテーブルデー
タバス４１ｅに出力される、それぞれの組みは各８ビッ
ト（Ｒ２４〜Ｒ２５）のレジスタに対応して書き込まれ
る。演算アレイ部３６ではで選択された条件レジスタ
３５ｃの任意の１ビットを条件選択回路３５ｄで選択し
条件成立信号としてレジスタファイル３１に出力する。
レジスタファイル３１ではライトコントロール回路３１
ｄがライト信号と条件成立信号を受け取り条件成立のＰ
Ｅ３ａだけテーブルデータバス４１ｅの内容をレジスタ
３１ｃに書き込む、この時に書き込まれるレジスタ３１
ｃは２組み（Ｒ２４〜Ｒ２５）同時となる。

【００９２】グローバルプロセッサ２は次の区間の先
頭の変換前データを準備し〜の動作を繰り返す。

【００９３】Ａレジスタ３５ａに一時的に退避された
差分データをレジスタ（Ｒ１）からロードし、傾きデー
タ（Ｒ２５）とＡＬＵ３４で掛け算を行いＡレジスタ３
５ａに格納する。

【００９４】Ａレジスタ３５ａに変換後データ（Ｒ２
４）を加算する。

【００９５】上記した方式は、図６に示すように、変換
前データを任意の区間に分割し、その区間内は共通の一
次式で近似して処理を行うものである。すなわち、図６
に示すように、変換前データと変換後データの非線形曲
線の関係からそれぞれ近似する一次式（傾き）で表せる
区間に分割する。図６に示す非線形処理では、４つの区
間に分割する。そして、その区間内は共通の一次式を用
いて処理を行う。変換前データが区間１の時は、区間１
の先頭の変換後データと傾きデータを用いて変換後デー
タを算出し、変換前データが区間２の時は、区間２の先
頭の変換後データと傾きデータを用いて変換後データを
算出する。以後それぞれの区間でその区間の先頭の変換
後データと傾きデータを用いて、近似的に非線形処理を
行ってゆく。それぞれの区間でこのような手順を用いる
ことで使用するレジスタが２つとなりレジスタ数が削減
できるようになる。また、区間を少なく設定できれば変
換テーブルの削減、処理ステップ数の削減も可能とな
る。

【００９６】次に、この発明の他の実施形態につき図７
に従い説明する。なお、基本的な構成は図３に示す実施
形態と同様の構成であり、同一部分には、同一符号を付
し、説明の重複を避けるために、ここではその説明を割
愛する。

【００９７】図７に示す実施形態は、レジスタファイル
３１のテーブル変換に用いる８本（Ｒ２４〜Ｒ３１）の
レジスタファイルの構成を変更したものである。図３の
基本構成のレジスタ３１ｃからライト信号（Ｗ２）を追
加したレジスタ３１０ｃにその構成を変更したものであ
る。そして、レジスタ３１０ｃのデータ（Ｄ２）には、
データバス３７からデータが入出力可能に構成されてい
る。ライト信号（Ｗ２）には、レジスタファイル制御回
路２７よりライト信号線４１ｉから演算アレイ３６から
のデータを書き込む場合にライト信号が与えられる。こ
のように、演算アレイ３６からのデータをレジスタ３１
０ｃ書き込めるようにしている。

【００９８】この構成によりこのレジスタ３１０ｃでは
演算結果の保持等が可能となり、テーブル変換を行わな
い場合には通常の演算用のレジスタとしても使用が可能
となる。テーブル変換を行う場合には、上述した図４に
示した処理、あるいは図５に示した処理を行うために、
レジスタ３１０ｃが使用される。

【００９９】次に、この発明のさらに異なる実施形態に
つき図８に従い説明する。なお、基本的な構成は図３に
示す実施形態と同様の構成であり、同一部分には、同一
符号を付し、説明の重複を避けるために、ここではその
説明を割愛する。

【０１００】この実施形態は、図３の基本構成からテー
ブルＲＡＭ２６の出力データをマルチプレクサ２８によ
り選択して、グローバルプロセッサ２の演算部に出力す
るように構成したものである。この構成によりテーブル
ＲＡＭ２６のデータをグローバルプロセッサ２の演算デ
ータとして使用可能となり、テーブルＲＡＭ２６を通常
のデータＲＡＭ２４と共用することが可能となる。

【０１０１】テーブルＲＡＭ２６の出力データをマルチ
プレクサ２８により選択している理由はテーブルＲＡＭ
２６が８組みの変換後データを出力可能な場合には合計
で６４ビット（８ビットの８組み）の出力ポートがＲＡ
Ｍには必要である。上述したグローバルプロセッサ２で
は１６ビットまでしか処理できないため、この中の１６
ビット（８ビット２組み）を選択しているためである。
グローバルプロセッサ２の演算データとして別途１６ビ
ットの出力ポートをＲＡＭに追加することでも実現可能
であるが、ＲＡＭが２ポート構成となりコストの増加と
なる問題がある。

【０１０２】なお、図８に示す実施形態では、テーブル
変換に用いるレジスタファイルは図３に示すレジスタ３
１ｃの構成のものを示しているが、図７に示す構成のレ
ジスタ３１０ｃを用いることはもちろん可能である。

【０１０３】次に、この発明のさらに異なる実施形態に
つき図９に従い説明する。なお、基本的な構成は図３に
示す実施形態と同様の構成であり、同一部分には、同一
符号を付し、説明の重複を避けるために、ここではその
説明を割愛する。

【０１０４】この実施の形態においては、レジスタファ
イル３１のレジスタの中で、外部からデータが入力可能
なレジスタの数を変更可能に構成したものである。この
実施の形態では、２組のレジスタを外部からデータを入
力可能なレジスタとして用いる場合と、テーブル変換用
レジスタに使用する場合とが選択できるように構成して
いる。このため、これらレジスタ３１ｃ、３１ｃは、マ
ルチプレクサ４２，４３により、レジスタ３１ｃに与え
るデータを外部入力用からのデータバス４１ｄを用いる
か、テーブルバス３１ｄを用いるかが選択される。この
とき、レジスタファイル制御信号もマルチプレクサ４
２，４３で選択される。

【０１０５】尚、上記した実施形態においては、兼用す
るレジスタの組は２組にしているが、用途に応じてその
個数は変更できる。

【０１０６】このように構成することにより、ＳＩＭＤ
型プロセッサの使用用途に応じて最適なレジスタファイ
ル構成が容易に構成することができる。

【０１０７】上述した実施形態においては、レジスタフ
ァイル３１の外部入出力する方式としてアドレッシング
方式を採用し、レジスタファイル３１をプロセッサ外部
からアクセスし、外部からクロックとアドレス、リード
／ライト制御を入力することで任意のレジスタを読み書
きできるように構成して場合につき説明したが、この発
明は他の方式、例えば、外部入出力にシフトレジスタ方
式を用いたプロセッサにも適用できる。図１０にシフト
レジスタ方式を用いた場合の基本構成を示す。

【０１０８】図１０に示すように、入力画像データを一
時的に蓄積する入力シフトレジスタと、非線形処理され
た画像データが並列入力される外部出力シフトレジスタ
とを備える。入力シフトレジスタには、イメージスキャ
ナなどから送られる外部画像データが外部データバスか
ら入力シフトレジスタに与えられる。入力シフトレジス
タには並列ｎビットデータがビット毎に順次シフトされ
る。この入力シフトレジスタの段数は、プロセッサエレ
メント３ａの組数の段数を有し、この実施形態では２５
６段の段数を有する。入力シフトレジスタに蓄積された
データはレジスタファイル３１へ移される。レジスタフ
ァイル３１への書き込み動作は入力シフトレジスタの各
段において同時に行われる。このように、レジスタファ
イル３１にデータが格納されると、上述したこの発明に
よる手法による非線形処理が演算アレイで行われる。

【０１０９】非線形処理が行われたレジスタファイル３
１に格納されたデータは出力シフトレジスタの各段に転
送される。この出力シフトレジスタのレジスタ段数はプ
ロセッサエレメント３ａの組数分だけであり、レジスタ
ファイル３１からデータが出力シフトレジスタの各段に
同時に転送される。この出力シフトレジスタに与えられ
るクロックでデータがシリアルに出力される。そして、
出力されたデータはバッファメモリなどに一時格納さ
れ、プリンタなどの外部出力装置に与えられる。

【０１１０】このように、上記したシフトレジスタ方式
においても、非線形処理において、この発明を適用すれ
ば、効率よく非線形処理が行える。

【０１１１】次に、この発明のＳＩＭＤ型プロセッサを
ディジタル複写機などの画像処理装置に用いた場合につ
き図１１ないし図１３を参照して説明する。

【０１１２】イメージスキャナで読み取られた画像デー
タ（ｎビットのディジタル画像データ）が外部データバ
スからＦＩＦＯ７に与えられる。ＦＩＦＯ７に１走査ラ
イン分のデータが格納されると、ＳＩＭＤ型プロセッサ
１のグローバルプロセッサ２からの制御信号により、こ
の実施の形態では２５６個の画像データがレジスタファ
イル３１へ与えられる。

【０１１３】上記したように、この実施形態において
は、レジスタファイル３１には１つのＰＥ単位に８ビッ
トのレジスタが３２本内蔵されており、２５６ＰＥ分の
組みがアレイ構成になっている。レジスタはＰＥごとに
Ｒ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれている。それ
ぞれのレジスタは演算アレイに対して１つの読み出しし
ポートと１つの書き込みポートを備えており、８ビット
のリード／ライト兼用のバス３７で演算アレイからアク
セスされる。３２本のレジスタの内、２４本（Ｒ０〜Ｒ
２３）は、プロセッサ外部からアクセス可能であり、外
部からクロックとアドレス、リード／ライト制御を入力
することで任意のレジスタを読み書きできる。

【０１１４】残りの８本（Ｒ２４〜Ｒ３１）のレジスタ
はＰＥ演算の一時的な演算データ保存用として使用され
るが、グローバルプロセッサ２の命令に従いテーブルＲ
ＡＭからのデータを書き込むこともできる。このデータ
の書き込みは、グローバルプロセッサ２からのライト制
御と演算アレイ３６の条件レジスタ３５ｃの条件によ
り、レジスタファイル３１に内蔵される８本のレジスタ
にテーブルＲＡＭのデータを条件が成立している複数の
ＰＥに同時に書き込みが可能に構成されている。

【０１１５】演算アレイ３６は１６ビットＡＬＵと１６
ビットＡレジスタ、Ｆレジスタを内蔵している。ＰＥ命
令による演算はレジスタファイル３１から読み出された
データもしくはグローバルプロセッサ２から与えられた
データをＡＬＵの片側の入力としてもう片側にはＡレジ
スタの内容を入力として結果をＡレジスタに格納する。
したがって、Ａレジスタ３５ａとＲ０〜Ｒ３１レジスタ
もしくはグローバルプロセッサ２から与えられたデータ
との演算が行われることとなる。

【０１１６】ＦＩＦＯ７より転送され、レジスタファイ
ル３１に格納された画像データは、前述した図３等に示
す実施形態に基づき非線形処理のためのテーブル変換が
行われる。すなわち、レジスタファイル３１のレジスタ
（Ｒ０）に格納された演算（演算前）対象データを演算
アレイ３６で一致演算、或いは大小比較により条件成立
の有無を判断し、条件が成立している各ＰＥ３ａにのみ
変換後データが書き込まれる。すなわち、グロバールプ
ロセッサ２が変換前データに対応した変換後データが格
納されているアドレスをテーブルＲＡＭ２６に出力し
て、変換後データをテーブルデータバスを介して全ＰＥ
３ａのレジスタファイル３１のレジスタ３１ｃに与え
る。そして、ライト信号と条件成立信号を受け取り、条
件成立のＰＥ３ａだけテーブルデータバスの内容をレジ
スタに書き込む。そして、上述した図３等に示す実施形
態に基づきテーブル変換が終了する。

【０１１７】非線形処理が行われたレジスタファイル３
１に格納されたデータＦＩＦＯ８に転送される。ＦＩＦ
Ｏ８は１走査ライン分のデータを格納すると、データを
プリンタなどの外部出力装置に転送する。

【０１１８】また、画像データを予めラインメモリ９に
蓄えておき、ラインメモリ９からプロセッサエレメント
ブロック３にデータを転送し、非線形処理を行ったデー
タをラインメモリ９に格納するように構成しても良い。
このときのデータ転送はメモリコントローラ９１を介し
てＲＡＭ９２へ入出力される。

【０１１９】図１２にＦＩＦＯ７の一例を図１３にＦＩ
ＦＯ８の一例をそれぞれ示す。これらＦＩＦＯ７，８は
メモリコントローラ７２（８２）、バッファメモリ７１
（８１）を備える。外部データ入力はメモリコントロー
ラ７２を介してバッファメモリ７１へデータが格納さ
れ、１ライン分のデータをバッファメモリ７１に格納す
ると、メモリコントローラ７２からプロセッサエレメン
トブロック３へデータを転送する。外部データ出力はプ
ロセッサエレメントブロック３からメモリコントローラ
７２を介してバッファメモリ７１へデータが格納され、
１ライン分のデータをバッファメモリ７１に格納する
と、メモリコントローラ７２から外部へデータを出力す
る。

【０１２０】上記した画像処理装置は、イメージスキャ
ナで取り込んだ画像データをプリンタ部へ出力する場合
に付き説明したが、これに限らずデジタルビデオ、ディ
ジタルカメラなどのディジタル画像を非線形処理する場
合にもこの発明は適用できる。また、外部出力もプリン
タに限らず、ディスプレイへの出力、データ転送などの
方式で出力する場合でもこの発明は適用できる。

【０１２１】

【発明の効果】以上説明したように、この発明によれ
ば、テーブルメモリが１つで、かつ特別な比較用の回路
を必要とせずコストを最小限とできる。また、処理時間
も変換後データを取り込むレジスタの数に応じて削減さ
れる。

【０１２２】また、前記プロセッサエレメントに内蔵さ
れるテーブルメモリからのデータを同時に格納すること
が可能な複数のレジスタは各プロセッサエレメントにお
ける演算対象データとしても使用可能に構成すること
で、変換後データを取り込むレジスタに演算部で使用さ
れるデータが自由に読み書きできるため、演算処理用レ
ジスタと変換用レジスタのそれそれの必要数を自由に選
択できるようになる。

【０１２３】また、複数のレジスタに格納するテーブル
メモリのデータはグローバルプロセッサに内蔵されるメ
モリに格納されており、このメモリはグローバルプロセ
ッサ演算でのデータ保存用のメモリにも使用可能に構成
することで、テーブルＲＡＭがデータＲＡＭとして使用
できるようになるため、テーブルＲＡＭ、データＲＡＭ
の必要容量を自由に選択できるようになる。

【図面の簡単な説明】

【図１】この発明にかかるＳＩＭＤ型プロセッサの全体
構成を示すブロック図である。

【図２】この発明が適用されるＳＩＭＤ型プロセッサの
内部構成を示すブロック図である。

【図３】この発明の実施の形態にかかるＳＩＭＤ型プロ
セッサの内部構成を示すブロック図である。

【図４】この発明の実施の形態における変換後データの
転送を示す説明図である。

【図５】この発明の他の実施の形態における変換後デー
タの転送を示す説明図である。

【図６】非線形処理を区間に分割して処理する状態を示
す図である。

【図７】この発明の他の実施の形態にかかるＳＩＭＤ型
プロセッサの内部構成を示すブロック図である。

【図８】この発明の異なる実施の形態にかかるＳＩＭＤ
型プロセッサの内部構成を示すブロック図である。

【図９】この発明のさらに異なる実施の形態にかかるＳ
ＩＭＤ型プロセッサの内部構成を示すブロック図であ
る。

【図１０】この発明が適用される他のＳＩＭＤ型プロセ
ッサの全体構成を示すブロック図である。

【図１１】この発明にかかる画像処理装置を示すブロッ
ク図である。

【図１２】入力用ＦＩＦＯの一例を示すブロック図であ
る。

【図１３】出力用ＦＩＦＯの一例を示すブロック図であ
る。

【符号の説明】

２グローバルプロセッサ３プロセッサエレメントブロック３ａプロセッサエレメント２６テーブルＲＡＭ２７レジスタファイル制御回路３１レジスタファイル３１ｄライトコントロール回路３６演算アレイ３５ｃ条件レジスタ３５ｄ条件選択回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者片山貴雄東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者岩永和彦東京都大田区中馬込１丁目３番６号株式会社リコー内 (72)発明者高藤浩資東京都大田区中馬込１丁目３番６号株式会社リコー内Ｆターム(参考） 5B045 AA01 GG14 5B057 AA11 CB12 CB16 CD11 CH04 CH07 CH08

Claims

【特許請求の範囲】

【請求項１】プログラムを解読しプロセッサ全体を制
御するグローバルプロセッサと、データを処理するプロ
セッサエレメントを複数個備えて構成されるプロセッサ
エレメントブロックと、を有する並列プロセッサにおい
て、各プロセッサエレメントは、演算部と、複数のレジ
スタを有するレジスタファイルと、演算結果フラグと、
を備え、演算結果フラグの内容が同じである複数のプロ
セッサエレメントの少なくとも１つのレジスタに、テー
ブルメモリからのデータを同時に格納させることを特徴
とする並列プロセッサ。
【請求項２】演算対象データと変換前データを演算部
で比較し、両データが一致すると前記演算結果フラグに
条件成立としてのフラグがセットされ、演算結果フラグ
の内容が同じである複数のプロセッサエレメントの少な
くとも１つのレジスタに、テーブルメモリからの変換後
データを同時に格納させることを特徴とする請求項１に
記載の並列プロセッサ。
【請求項３】演算対象データと変換前データを演算部
で比較し、演算対象データが大きい場合に前記演算結果
フラグに条件成立としてのフラグがセットされ、演算結
果フラグの内容が同じである複数のプロセッサエレメン
トの少なくとも１つのレジスタに、テーブルメモリから
の変換後データを同時に格納させることを特徴とする請
求項１に記載の並列プロセッサ。
【請求項４】前記テーブルメモリと前記レジスタファ
イルのレジスタと接続するデータ転送バスと、前記デー
タ転送バスからレジスタへのデータ転送を制御するコン
トロール手段と、を備え、前記コントロール手段は前記
グローバルプロセッサからの制御信号と演算結果フラグ
の条件に応じてデータ転送バスからデータをレジスタに
取り込むこと特徴とする請求項１ないし３のいずれかに
記載の並列プロセッサ。
【請求項５】前記変換後データは変換前データから連
続した２ⁿ（ｎは整数）のデータとして２ⁿ個のテーブル
バスから２ⁿ個のレジスタに同時に書き込まれることを
特徴とする請求項４に記載の並列プロセッサ。
【請求項６】前記プロセッサエレメントに内蔵される
テーブルメモリからのデータを同時に格納することが可
能な複数のレジスタは各プロセッサエレメントにおける
演算対象データとしても使用可能に構成されていること
を特徴とする請求項１ないし５のいずれかに記載の並列
プロセッサ。
【請求項７】複数のレジスタに格納するテーブルメモ
リのデータはグローバルプロセッサに内蔵されるメモリ
に格納されており、このメモリはグローバルプロセッサ
演算でのデータ保存用のメモリにも使用可能であること
を特徴とする請求項１ないし６のいずれかに記載の並列
プロセッサ。
【請求項８】複数のプロセッサエレメントがアレイ状
に設けられた並列プロセッサにＦＩＦＯを介して画像デ
ータが入力され、入力された画像データを並列演算処理
し、演算処理された画像データがＦＩＦＯを介して並列
プロセッサ外部に出力される画像処理装置であって、前
記並列プロセッサの各プロセッサエレメントは、演算部
と、複数のレジスタを有するレジスタファイルと、演算
結果フラグと、を備え、演算結果フラグの内容が同じで
ある複数のプロセッサエレメントの少なくとも１つのレ
ジスタに、テーブルメモリからの非線形処理の変換後デ
ータを同時に格納し、非線形処理された画像データが外
部に出力されることを特徴とする画像処理装置。
【請求項９】演算対象データと変換前データを演算部
で比較し、演算対象データが大きい場合に前記演算結果
フラグに条件成立としてのフラグがセットされ、演算結
果フラグの内容が同じである複数のプロセッサエレメン
トの少なくとも１つのレジスタに、テーブルメモリから
の変換後データを同時に格納させることを特徴とする請
求項８に記載の画像処理装置。
【請求項１０】前記テーブルメモリと前記レジスタフ
ァイルのレジスタと接続するデータ転送バスと、前記デ
ータ転送バスからレジスタへのデータ転送を制御するコ
ントロール手段と、を備え、前記コントロール手段は前
記グローバルプロセッサからの制御信号と演算結果フラ
グの条件に応じてデータ転送バスからデータをレジスタ
に取り込むこと特徴とする請求項８または９に記載の画
像処理装置。
【請求項１１】前記変換後データは変換前データから
連続した２ⁿ（ｎは整数）のデータとして２ⁿ個のテーブ
ルバスから２ⁿ個のレジスタに同時に書き込まれること
を特徴とする請求項１０に記載の画像処理装置。